JP4188640B2 - 半導体記憶装置、半導体記憶装置の制御方法及び半導体記憶装置の試験方法 - Google Patents
半導体記憶装置、半導体記憶装置の制御方法及び半導体記憶装置の試験方法 Download PDFInfo
- Publication number
- JP4188640B2 JP4188640B2 JP2002231644A JP2002231644A JP4188640B2 JP 4188640 B2 JP4188640 B2 JP 4188640B2 JP 2002231644 A JP2002231644 A JP 2002231644A JP 2002231644 A JP2002231644 A JP 2002231644A JP 4188640 B2 JP4188640 B2 JP 4188640B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- access
- internal
- external
- refresh
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は半導体記憶装置、半導体記憶装置の制御方法及び半導体記憶装置の試験方法に係り、詳しくは外部アクセス動作と内部アクセス動作とを処理する機能を備えた半導体記憶装置に関するものである。
【0002】
近年、電子情報機器等には記憶容量の大きい半導体記憶装置(DRAM:Dynamic Random Access Memory )が用いられている。DRAMは、内部回路におけるカウンタ動作に従い、メモリセルに対してセルデータのリフレッシュを行うセルフリフレッシュ機能を有している。このセルフリフレッシュ機能を有するDRAMは、外部からのリフレッシュ操作が不要であるため、低消費電力化が図れると共に、DRAM周辺の回路設計が簡単化できる利点がある。
【0003】
このようなセルフリフレッシュ機能を備えたDRAMにおいては、データ保持のための内部のリフレッシュ要求(内部アクセス)とデータの書込みあるいは読出しのための外部からのアクセス要求(外部アクセス)とが競合する場合がある。その際、内部アクセスが優先して処理される場合は、外部アクセスは内部アクセスが完了してから行われるために、外部アクセスと内部アクセスとが競合しない場合のアクセスタイムと比べて約2倍の時間を要する。このようなアクセスタイムの短縮が求められている。
【0004】
【従来の技術】
図19は、従来のセルフリフレッシュ機能を有した半導体記憶装置(DRAM)の制御回路部分を示すブロック回路図である。
【0005】
この制御回路61は、コマンド検出器62、内部コマンド発生回路63、リフレッシュ判定回路64及びタイミングジェネレータ65を含み、内部コマンド発生回路63とリフレッシュ判定回路64により所謂アービタが構成される。
【0006】
コマンド検出器62は、外部入力されるライトコマンド,リードコマンド等の各種のコマンドをデコードし、該デコードしたコマンドに対応するコマンド検出信号を出力する。尚、同図に示す例では、コマンド検出器62は、リードコマンドrdb を検出し、リードコマンド検出信号rd-cmdを出力する。
【0007】
リフレッシュ判定回路64は、リードコマンド検出信号rd-cmdと図示しない内部リフレッシュタイマから出力されるリフレッシュ要求信号ref-req を入力し、リード動作及びリフレッシュ動作の何れを優先して処理するかを判断する。
【0008】
その際、リフレッシュ要求信号ref-req がリードコマンド検出信号rd-cmdよりも早いタイミングで入力される場合、リフレッシュ判定回路64はリフレッシュ動作を優先する。具体的には、リフレッシュ判定回路64は、リフレッシュ要求信号ref-req に応答して、リフレッシュ開始信号ref-start 及びリフレッシュ状態信号ref-state を生成する。
【0009】
逆に、リードコマンド検出信号rd-cmdがリフレッシュ要求信号ref-req よりも早いタイミングで入力される場合、リフレッシュ判定回路64はリード動作を優先する。具体的には、リフレッシュ判定回路64は、タイミングジェネレータ65から出力されるリード状態信号rd-stateがリセットされるのを待って(即ちリード動作が完了した後)リフレッシュ開始信号ref-start 及びリフレッシュ状態信号ref-state を出力する。
【0010】
内部コマンド発生回路63は、コマンド検出器62からのリードコマンド検出信号rd-cmdに応答してリード開始信号rd-startを生成する。その際、内部コマンド発生回路63は、リフレッシュ判定回路64での判定結果に従い、リフレッシュ動作が選択(優先)される場合にはリフレッシュ状態信号ref-state がリセットされるのを待って(即ちリフレッシュ動作が完了した後)リード開始信号rd-startを出力する。
【0011】
タイミングジェネレータ65は、リフレッシュ判定回路64での判定結果に従い、リフレッシュ動作が選択(優先)される場合には、リフレッシュ開始信号ref-start に応答して、所定のリフレッシュ用アドレスに対応したワード線を活性化させるためのワード線活性タイミング信号wl-timing を生成する。
【0012】
一方、タイミングジェネレータ65は、リード動作が選択(優先)される場合には、リード開始信号rd-startに応答して、リード状態信号rd-stateを出力すると共に、図示しない外部アドレス信号にて与えられる所定のアドレスに対応したワード線を活性化させるためのワード線活性タイミング信号wl-timing を生成する。
【0013】
次に、上記制御回路61を備えたDRAMの動作を説明する。
図20は、外部アクセス(ここではリード動作)と内部アクセス(リフレッシュ動作)が競合する際に、外部アクセスが優先される場合の動作波形図である。
【0014】
コマンド検出器62は、外部入力される制御信号の立ち下がりを検出してリードコマンドrdb をデコードし、リードコマンド検出信号rd-cmdを出力する。
今、そのリードコマンド検出信号rd-cmdがリフレッシュ要求信号ref-req よりも早いタイミングでリフレッシュ判定回路64に入力される。このとき、リフレッシュ判定回路64はリード動作を優先する。タイミングジェネレータ65は、内部コマンド発生回路63から出力されるリード開始信号rd-startに応答してリード状態信号rd-state及びワード線活性タイミング信号wl-timing を出力し、これにより所定のアドレスに対応するセルデータが読み出される。
【0015】
そのデータの読出し完了後、リード状態信号rd-stateがリセットされ(立ち下がる)、それに応答してリフレッシュ判定回路64は、リフレッシュ開始信号ref-start 及びリフレッシュ状態信号ref-state を出力する。そのリフレッシュ開始信号ref-start を受けて、タイミングジェネレータ65はワード線活性タイミング信号wl-timing を出力し、これにより所定のリフレッシュ用アドレスに対応するメモリセルのリフレッシュ動作が行われる。
【0016】
このように、アービタ機能を備える制御回路61において、外部アクセス(リード動作)が優先された場合は、該リード動作が完了した後、リフレッシュ動作が行われる。
【0017】
図21は、外部アクセスと内部アクセスが競合する際に、内部アクセスが優先される場合の動作波形図である。
コマンド検出器62は、外部入力される制御信号の立ち下がりを検出してリードコマンドrdb をデコードし、リードコマンド検出信号rd-cmdを出力する。
【0018】
今、リフレッシュ要求信号ref-req がそのリードコマンド検出信号rd-cmdよりも早いタイミングでリフレッシュ判定回路64に入力される。このとき、リフレッシュ判定回路64はリフレッシュ動作を優先し、リフレッシュ開始信号ref-start 及びリフレッシュ状態信号ref-state を出力する。そのリフレッシュ開始信号ref-start を受けて、タイミングジェネレータ65はワード線活性タイミング信号wl-timing を出力し、これにより所定のリフレッシュ用アドレスに対応するメモリセルのリフレッシュ動作が行われる。
【0019】
そのリフレッシュ動作の完了後、リフレッシュ状態信号ref-state がリセットされ(立ち下がる)、それに応答して内部コマンド発生回路63は、リード開始信号rd-startを出力する。その信号rd-startを受けて、タイミングジェネレータ65はリード状態信号rd-state及びワード線活性タイミング信号wl-timing を出力し、これにより所定のアドレスに対応するセルデータが読み出される。
【0020】
このように、アービタ機能を備える制御回路61において、内部アクセス(リフレッシュ動作)が優先された場合は、該リフレッシュ動作が完了した後、リード動作が行われる。
【0021】
【発明が解決しようとする課題】
ところで、上記のように、外部アクセス(ここではリード動作)と内部アクセス(リフレッシュ動作)とが競合する際にリフレッシュ動作が優先される場合(図21)は、リード動作がリフレッシュ動作の完了後に実行されるため、外部アクセスにアクセス遅延が生じる。この場合、外部アクセスタイムt8(リードコマンドrdb の入力から読出しデータDQの出力までの時間)は、通常のリード動作に要する時間とリフレッシュ動作に要する時間の合計値になり、アクセス競合時にリード動作が優先される場合(図20)の外部アクセスタイムt7に比べて約2倍の時間を要する。このような外部アクセスタイムの増大は、デバイスの高速化を妨げる大きな要因である。
【0022】
本発明は上記問題点を解決するためになされたものであって、その目的は外部アクセスと内部アクセスとが競合する際の外部アクセスタイムを短縮することのできる半導体記憶装置、半導体記憶装置の制御方法及び半導体記憶装置の試験方法を提供することにある。
【0023】
【課題を解決するための手段】
上記目的を達成するため、請求項1,2,9,10に記載の発明によれば、外部エントリー信号と内部エントリー信号とを受付け、外部アクセスと内部アクセスの処理の優先度を前記外部エントリー信号及び内部エントリー信号の入力順序に基づいて決定し、外部モードトリガ信号と内部モードトリガ信号とを前記処理の優先度に従って順次出力するアービタは、内部アクセスの処理を優先した後、所定の期間に入力される外部エントリー信号に応答して、内部アクセスの処理を停止して外部アクセスの処理を優先する。これにより、アクセス競合時には、実質的に内部アクセスに対応するワード線が活性化されるまで外部アクセスを優先できる。従って、外部アクセス実行時におけるアクセス遅延を低減させることができる。また、アービタは、前記所定の期間に於いて外部エントリー信号が入力されたか否かを信号生成回路から出力される内部動作信号に基づいて判定する。
さらに、請求項1,9に記載の発明によれば、信号生成回路は、内部アクセスに対応する所定のワード線が活性化されたか否かを示す判定信号を出力し、この判定信号に基づいて、アービタは外部アクセスを優先するか否かを判定する。
また、請求項2,10に記載の発明によれば、信号生成回路は、内部アクセスに対応する所定のワード線を活性化させるワード線活性化信号を出力し、このワード線活性化信号に基づいて、アービタは外部アクセスを優先するか否かを判定する。
【0024】
請求項3に記載の発明によれば、内部アクセスにて使用するアドレス情報を発生させるためのアドレス発生手段は、前記ワード線活性化信号の入力に基づいてアドレス発生信号を生成する。これにより、リフレッシュ動作が中止された場合に、該中止されたリフレッシュ動作を次のリフレッシュサイクルにて確実に実行可能である。
請求項4に記載の発明によれば、コマンド検出器は、前記外部アクセスをデコードして前記外部エントリー信号を出力し、タイマ回路は、前記内部アクセスに基づいて前記内部エントリー信号を出力する。
請求項5に記載の発明によれば、前記外部アクセスはリード動作又はライト動作であり、前記内部アクセスはリフレッシュ動作である。
【0028】
請求項6に記載の発明によれば、前記アービタは、第1アービタ、第2アービタ及びモードトリガ発生回路を含む。第1アービタは、外部エントリー信号と内部エントリー信号とを入力し、外部アクセスと内部アクセスの何れを優先して処理するかを判定する。そして、モードトリガ発生回路は、その第1アービタの判定結果に基づいて外部モードトリガ信号を生成すると共に、外部エントリー信号が前記所定の期間に於いて第2アービタに入力される場合に外部モードトリガ信号を出力する。
【0029】
請求項7に記載の発明によれば、第2アービタは、前記所定の期間に入力される外部エントリー信号に応答して内部アクセスの処理を停止させるための取消信号を出力する。
【0030】
請求項8に記載の発明によれば、第2アービタは、前記停止させた内部アクセスの処理を前記外部アクセスの処理後に実行するための再内部エントリー信号を出力する。
【0031】
請求項11に記載の発明によれば、上記請求項1〜8の何れかに記載の半導体記憶装置の試験を行う際は、外部端子から内部アクセスを行うための内部エントリー信号を入力した後、外部アクセスを行うための外部エントリー信号の入力をトリガにして前記内部アクセスに対応する所定のワード線を活性化させるようにした。このような試験方法では、外部アクセスにてアクセスタイムが最大となる状態を擬似的に再現することが可能である。
【0032】
【発明の実施の形態】
(第一実施形態)
以下、本発明を具体化した第一実施形態を図1〜図5に従って説明する。
【0033】
図1は、本実施形態のセルフリフレッシュ機能を有した半導体記憶装置(DRAM)の制御回路部分を示すブロック回路図である。尚、説明の便宜上、図19と同様の構成については同一符号を付して説明する。
【0034】
制御回路11は、エントリー検出回路としてのコマンド検出器12、アービタ13及び信号生成回路としてのタイミングジェネレータ14を含む。アービタ13は、モードトリガ発生回路としての内部コマンド発生回路15と、第1アービタとしての第1リフレッシュ判定回路16と、第2アービタとしての第2リフレッシュ判定回路17とを備える。
【0035】
コマンド検出器12は、外部入力されるライトコマンド,リードコマンド等の各種のコマンドをデコードし、該デコードしたコマンドに対応する第1エントリー信号としてのコマンド検出信号を出力する。尚、本実施形態において、例えばコマンド検出器12はリードコマンドrdb をデコードし、リードコマンド検出信号rd-cmdを第1エントリー信号としてを出力する。
【0036】
第1リフレッシュ判定回路16は、コマンド検出器12からのリードコマンド検出信号rd-cmdと図示しない内部リフレッシュタイマから出力される第2エントリー信号としてのリフレッシュ要求信号ref-req とを受付け、それらの入力順序から第1アクセスモードと第2アクセスモードの処理の優先度を決定する。尚、第1アクセスモードは、外部アクセスとしてのリード動作/ライト動作である(本実施形態ではリード動作)。また、第2アクセスモードは、内部アクセスとしてのリフレッシュ動作である。
【0037】
詳述すると、リフレッシュ要求信号ref-req がリードコマンド検出信号rd-cmdよりも早く入力される場合、第1リフレッシュ判定回路16はリフレッシュ動作を優先する。この場合、第1リフレッシュ判定回路16は、リフレッシュ開始信号ref-start (第2モードトリガ信号)とリフレッシュ状態信号ref-state とを出力する。
【0038】
逆に、リードコマンド検出信号rd-cmdがリフレッシュ要求信号ref-req よりも早く入力される場合、第1リフレッシュ判定回路16はリード動作を優先させる。この場合、第1リフレッシュ判定回路16は、後述するタイミングジェネレータ14から出力されるリード状態信号rd-stateがリセットされるのを待って(即ちリード動作が完了した後)、リフレッシュ開始信号ref-start とリフレッシュ状態信号ref-state とを出力する。
【0039】
内部コマンド発生回路15は、リードコマンド検出信号rd-cmdに応答してリード開始信号rd-start(第1モードトリガ信号)を出力する。その際、内部コマンド発生回路15は、第1リフレッシュ判定回路16での判定結果に従い、リフレッシュ動作がリード動作よりも優先される場合には、リフレッシュ状態信号ref-state がリセットされるのを待って(即ちリフレッシュ動作が完了した後)、リード開始信号rd-startを出力する。
【0040】
第2リフレッシュ判定回路17は、リードコマンド検出信号rd-cmdと判定信号としてのリフレッシュ判定タイミング信号ref-judge とに基づいて、リード動作及びリフレッシュ動作の処理の優先度を最終的に決定する。
【0041】
詳述すると、第2リフレッシュ判定回路17は、第1リフレッシュ判定回路16によりリフレッシュ動作が優先された後、所定の期間にリードコマンド検出信号rd-cmdが入力されると、リフレッシュ動作を途中で取り止めてリード動作を優先させる。尚、前記所定の期間とは、後述するタイミングジェネレータ14から出力されるワード線活性化信号としてのワード線活性タイミング信号wl-timing により、リフレッシュ動作の対象となるメモリセルのアドレス(リフレッシュ用アドレス)に対応したワード線が活性化されるまでの期間である。
【0042】
第2リフレッシュ判定回路17は、リフレッシュ動作がその所定期間内の動作段階であるか否かをタイミングジェネレータ14から出力されるリフレッシュ判定タイミング信号ref-judge に基づいて判断する。即ち、第2リフレッシュ判定回路17は、第1リフレッシュ判定回路16によりリフレッシュ動作が優先された後、リフレッシュ判定タイミング信号ref-judge が入力されている間にリードコマンド検出信号rd-cmdが入力される(又は入力されている)と、リフレッシュ取消信号ref-skipを出力する。
【0043】
第1リフレッシュ判定回路16は、第2リフレッシュ判定回路17からのリフレッシュ取消信号ref-skipに応答してリフレッシュ状態信号ref-state をリセットする。そして、内部コマンド発生回路15は、そのリセットされたリフレッシュ状態信号ref-state に応答してリード開始信号rd-startを出力する。
【0044】
タイミングジェネレータ14は、第1リフレッシュ判定回路16での判定結果に従い、リフレッシュ動作が選択(優先)される場合は、リフレッシュ判定タイミング信号ref-judge を出力し、その後、所定のリフレッシュ用アドレスに対応したワード線を活性化させるためのワード線活性タイミング信号wl-timing を出力する。
【0045】
一方、タイミングジェネレータ14は、第1リフレッシュ判定回路16によりリード動作が選択(優先)される場合は、リード状態信号rd-stateを出力するとともに、図示しない外部アドレス信号に基づく所定のアドレスに対応したワード線を活性化させるためのワード線活性タイミング信号wl-timing を出力する。
【0046】
図2は、図1の制御回路11の具体的な一構成例を示す回路図である。
コマンド検出器12は、リードコマンドrdb の立ち下がりに応答してワンショットパルスのリードコマンド検出信号rd-cmdを生成する。
【0047】
同様に、内部コマンド発生回路15は、リードコマンド検出信号rd-cmdの立ち上がりに応答してワンショットパルスのリード開始信号rd-startを生成する。その際、リフレッシュ状態信号ref-state がセット(Hレベル)されている場合には、内部コマンド発生回路15は、そのリフレッシュ状態信号ref-state がリセット(Lレベル)された後、リード開始信号rd-startを出力する。
【0048】
同様に、第1リフレッシュ判定回路16は、リフレッシュ要求信号ref-req の立ち上がりに応答してワンショットパルスのリフレッシュ開始信号ref-start を生成する。その際、リード状態信号rd-stateがセット(Hレベル)されている場合には、第1リフレッシュ判定回路16は、そのリード状態信号rd-stateがリセット(Lレベル)された後、リフレッシュ開始信号ref-start を出力する。
【0049】
この第1リフレッシュ判定回路16は、リフレッシュ開始信号ref-start を出力すると同時に、リフレッシュ状態信号ref-state をセットする。このリフレッシュ状態信号ref-state は、プリチャージ信号precharge 或いは第2リフレッシュ判定回路17からのリフレッシュ取消信号ref-skipによってリセットされる。
【0050】
第2リフレッシュ判定回路17は、リフレッシュ判定タイミング信号ref-judge の入力(Hレベル)時に於いて、リードコマンド検出信号rd-cmdの入力(Hレベル)を検出すると、リフレッシュ取消信号ref-skipを生成する。このリフレッシュ取消信号ref-skipは、リフレッシュ動作を途中で取り止めるための処理(具体的にはリフレッシュ状態信号ref-state をリセットし、且つ、ワード線活性タイミング信号wl-timing の発生を中止する)が完了するまでアクティブ(Hレベル)に保持される。
【0051】
タイミングジェネレータ14は、リード開始信号rd-startの立ち上がりに応答して、リード状態信号rd-state及び図示しない外部アドレス信号に基づく所定のアドレスに対応したワード線を活性化させるためのワード線活性タイミング信号wl-timing を生成する。これらのリード状態信号rd-state及びワード線活性タイミング信号wl-timing は、リード動作が終了した後、プリチャージ信号precharge によってリセットされる。
【0052】
一方、タイミングジェネレータ14は、リフレッシュ開始信号ref-start の立ち上がりに応答して、リフレッシュ判定タイミング信号ref-judge を生成し、その後、リフレッシュ用アドレスに対応したワード線を活性化させるためのワード線活性タイミング信号wl-timing を生成する。尚、リフレッシュ判定タイミング信号ref-judge は、ワード線活性タイミング信号wl-timing が発生する(立ち上がる)直前までアクティブ(Hレベル)となるように生成される。
【0053】
タイミングジェネレータ14は、第2リフレッシュ判定回路17からリフレッシュ取消信号ref-skipが出力される場合にワード線活性タイミング信号wl-timing の発生を中止し、出力されない場合にはそのままワード線活性タイミング信号wl-timing の発生を行う。尚、ワード線活性タイミング信号wl-timing は、リフレッシュ動作が終了した後、プリチャージ信号precharge によってリセットされる。
【0054】
次に、上記のように構成された制御回路11を備えるDRAMの作用を図3〜図5に従って説明する。
図3は、外部アクセス(本例ではリード動作)と内部アクセス(リフレッシュ動作)との競合時に、リードコマンド検出信号rd-cmdがリフレッシュ要求信号ref-req よりも早いタイミングで第1リフレッシュ判定回路16に入力される場合の動作波形図である。
【0055】
コマンド検出器12は、外部から入力される制御信号の立ち下がりを検出してリードコマンドrdb をデコードし、リードコマンド検出信号rd-cmdを出力する。
今、リードコマンド検出信号rd-cmdが、リフレッシュ要求信号ref-req よりも早く第1リフレッシュ判定回路16に入力される。
【0056】
第1リフレッシュ判定回路16は外部アクセスであるリード動作を優先させ、内部コマンド発生回路15は、リードコマンド検出信号rd-cmdの立ち上がりに応答してリード開始信号rd-startを出力する。このリード開始信号rd-startの立ち上がりに応答してタイミングジェネレータ14は、リード状態信号rd-state及びワード線活性タイミング信号wl-timing を出力する。これにより、外部アドレス信号(図示略)に基づく所定のアドレスに対応したワード線が活性化され、セルデータが読み出される。
【0057】
そのデータの読出し完了後、リード状態信号rd-stateがリセットされると、その立ち下がりに応答して第1リフレッシュ判定回路16は、リフレッシュ開始信号ref-start 及びリフレッシュ状態信号ref-state を出力する。タイミングジェネレータ14は、そのリフレッシュ開始信号ref-start の立ち上がりに応答してワード線活性タイミング信号wl-timing を出力する。これにより、所定のリフレッシュ用アドレスに対応したワード線が活性化され、リフレッシュ動作が行われる。
【0058】
このように、リードコマンド検出信号rd-cmdがリフレッシュ要求信号ref-req よりも早いタイミングで第1リフレッシュ判定回路16に入力される場合はリード動作が優先される。即ち、リフレッシュ動作は、リード動作が完了した後に行われる。従って、この場合、外部アクセスタイムt1(リードコマンドrdb が入力された後、読出しデータDQが出力されるまでの時間)は、アクセス遅延を生じない。
【0059】
図4は、アクセス競合時において、タイミングジェネレータ14からリフレッシュ判定タイミング信号ref-judge が出力されたとき、リードコマンド検出信号rd-cmdが第2リフレッシュ判定回路17に入力されている場合の動作波形図である。
【0060】
コマンド検出器12は、外部から入力される制御信号の立ち下がりを検出してリードコマンドrdb をデコードし、リードコマンド検出信号rd-cmdを出力する。今、リフレッシュ要求信号ref-req が、リードコマンド検出信号rd-cmdよりも早く第1リフレッシュ判定回路16に入力される。
【0061】
第1リフレッシュ判定回路16は内部アクセスであるリフレッシュ動作を優先し、リフレッシュ要求信号ref-req の立ち上がりに応答して、リフレッシュ開始信号ref-start 及びリフレッシュ状態信号ref-state を出力する。そのリフレッシュ開始信号ref-start の立ち上がりに応答して、タイミングジェネレータ14はリフレッシュ判定タイミング信号ref-judge を出力する。
【0062】
その際、第2リフレッシュ判定回路17には、リードコマンド検出信号rd-cmdが入力されている(Hレベル)。従って、第2リフレッシュ判定回路17は、リフレッシュ取消信号ref-skipを出力する。
【0063】
第1リフレッシュ判定回路16は、そのリフレッシュ取消信号ref-skipの立ち上がりに応答してリフレッシュ状態信号ref-state をリセットする。また、タイミングジェネレータ14は、同リフレッシュ取消信号ref-skipの立ち上がりに応答してワード線活性タイミング信号wl-timing の発生(図中、一点鎖線で示す)を取り止める。これにより、リフレッシュ動作は途中で中止される。
【0064】
内部コマンド発生回路15は、リフレッシュ状態信号ref-state がリセットされると、その立ち下がりに応答してリード開始信号rd-startを出力する。タイミングジェネレータ14は、そのリード開始信号rd-startの立ち上がりに応答して、リード状態信号rd-state及びワード線活性タイミング信号wl-timing を出力する。これにより、外部アドレス信号(図示略)に基づく所定のアドレスに対応したワード線が活性化されてセルデータが読み出される。
【0065】
このように、リフレッシュ動作が一旦優先された後、リフレッシュ判定タイミング信号ref-judge が入力されている間にリードコマンド検出信号rd-cmdの入力が検出される場合は、リフレッシュ動作が中止されてリード動作が優先される。この場合、外部アクセスタイムt2は、図3に示す外部アクセスタイムt1に比べて若干大きくなるが、リフレッシュ動作が優先されることによるアクセス遅延は生じない。
【0066】
図5は、アクセス競合時において、タイミングジェネレータ14からリフレッシュ判定タイミング信号ref-judge が出力されたとき、リードコマンド検出信号rd-cmdが第2リフレッシュ判定回路17に入力されていない場合の動作波形図である。
【0067】
コマンド検出器12は、外部から入力される制御信号の立ち下がりを検出してリードコマンドrdb をデコードし、リードコマンド検出信号rd-cmdを出力する。今、リフレッシュ要求信号ref-req が、リードコマンド検出信号rd-cmdよりも早く第1リフレッシュ判定回路16に入力される。
【0068】
第1リフレッシュ判定回路16は内部アクセスであるリフレッシュ動作を優先し、リフレッシュ要求信号ref-req の立ち上がりに応答して、リフレッシュ開始信号ref-start 及びリフレッシュ状態信号ref-state を出力する。そのリフレッシュ開始信号ref-start の立ち上がりに応答して、タイミングジェネレータ14はリフレッシュ判定タイミング信号ref-judge を出力する。
【0069】
その際、第2リフレッシュ判定回路17には、そのリフレッシュ判定タイミング信号ref-judge の立ち下がり後にリードコマンド検出信号rd-cmdが入力される。従って、第2リフレッシュ判定回路17はリフレッシュ取消信号ref-skipを出力しない。即ち、リフレッシュ動作は継続され、タイミングジェネレータ14はワード線活性タイミング信号wl-timing を出力する。これにより、所定のリフレッシュ用アドレスに対応したワード線が活性化され、リフレッシュ動作が行われる。
【0070】
そのリフレッシュ動作の完了後、リフレッシュ状態信号ref-state がリセットされると、その立ち下がりに応答して、内部コマンド発生回路15はリード開始信号rd-startを出力する。タイミングジェネレータ14は、そのリード開始信号rd-startの立ち上がりに応答して、リード状態信号rd-state及びワード線活性タイミング信号wl-timing を出力する。これにより、外部アドレス信号(図示略)に基づく所定のアドレスに対応したワード線が活性化されてセルデータが読み出される。
【0071】
このように、リフレッシュ動作が一旦優先された後、リフレッシュ判定タイミング信号ref-judge の入力後(具体的には立ち下がり後)にリードコマンド検出信号rd-cmdが入力される場合は、リフレッシュ動作は継続される。即ち、リード動作は、リフレッシュ動作が完了した後に行われる。従って、この場合、外部アクセスタイムt3は、リフレッシュ動作が優先されることによるアクセス遅延を生じる。
【0072】
ところで、上記したように、本実施形態ではリフレッシュ動作が一旦優先された後も、リフレッシュ判定タイミング信号ref-judge が入力されている間(即ちワード線が活性化されるまで)にリードコマンド検出信号rd-cmdの入力を検出する場合は、リード動作が優先される。このため、本実施形態では、リフレッシュ動作後にリード動作が実施される際の外部アクセスタイムt3は、従来(図21参照)にてリフレッシュ動作後にリード動作が実施される際の外部アクセスタイムt8に比べて(t8−t3)分、短縮される。
【0073】
尚、本実施形態では、リード動作と内部のリフレッシュ動作とが競合する場合について説明したが、リード動作に限らず、ライト動作とリフレッシュ動作とが競合する場合についても同様であり、この場合にも外部アクセスタイムの短縮化を図ることが可能である。
【0074】
以上記述したように、本実施形態によれば、以下の効果を奏する。
(1)外部アクセス(リード動作)と内部アクセス(リフレッシュ動作)との競合時に於いてリフレッシュ動作が一旦優先された後、第2リフレッシュ判定回路17は、リード動作とリフレッシュ動作の何れの処理を優先するかをリフレッシュ判定タイミング信号ref-judge に基づいて最終的に判断する。従って、アクセス競合時には、実質的にリフレッシュ用アドレスに対応するワード線が活性化されるまでリード動作を優先させることができる。これにより、外部アクセス時のアクセス遅延を低減させることができる。
【0075】
(2)本実施形態では、アクセス競合時にリフレッシュ動作が一旦優先された後、所定の期間内に外部からのリードアクセスを受付ける場合に於いては、リフレッシュ動作が優先されることによる外部アクセスの遅延を防止することができる。
【0076】
(3)本実施形態において、アクセス競合時にリード動作がリフレッシュ動作後に行われる場合の外部アクセスタイムt3は、内部アクセス要求(リフレッシュ要求信号ref-req )と外部アクセス要求(リードコマンドrdb )との両入力のタイミング差分にて高速化される。即ち、リフレッシュ動作後にリード動作が行われる場合、最大では、リフレッシュ動作が一旦優先された後、該リフレッシュ動作を途中で中断することのできる時間までのタイミング差分、外部アクセスタイムを短縮することが可能である。
【0077】
(第二実施形態)
以下、本発明を具体化した第二実施形態を図6〜図8に従って説明する。
図6は、第二実施形態の制御回路を示すブロック回路図である。尚、この制御回路21は、第一実施形態(図1及び図2)の第1及び第2リフレッシュ判定回路16,17の構成を一部変更(第1及び第2リフレッシュ判定回路22,23)したものである。このため、その他の第一実施形態と同様の構成部分については同一符号を付して説明する。
【0078】
本実施形態において、第2リフレッシュ判定回路23は、リフレッシュ取消信号ref-skipを出力した後、再第2エントリー信号としてのリフレッシュ再要求信号ref-req2を出力する。第1リフレッシュ判定回路22は、このリフレッシュ再要求信号ref-req2に応答して、リフレッシュ開始信号ref-start とリフレッシュ状態信号ref-state を、リード状態信号rd-stateがリセットされた後(即ちリード動作が完了した後)に出力する。即ち、第2リフレッシュ判定回路23の判定結果に基づいてリフレッシュ動作が一旦取り止めになった場合は、そのリフレッシュ動作がリード動作の完了後に行われる。
【0079】
図7は、図6の制御回路21の具体的な一構成例を示す回路図である。
第2リフレッシュ判定回路23は、リフレッシュ取消信号ref-skipを出力すると、その信号ref-skipの立ち下がりに応答してワンショットパルスのリフレッシュ再要求信号ref-req2を生成する。このリフレッシュ再要求信号ref-req2を受けて、第1リフレッシュ判定回路22は、リード状態信号rd-stateがリセット(Lレベル)された後、リフレッシュ開始信号ref-start を出力する。
【0080】
図8は、本実施形態において、リフレッシュ再要求信号ref-req2が出力される場合の動作波形図である。
今、第1リフレッシュ判定回路22によりリフレッシュ動作が優先された後、第2リフレッシュ判定回路23からリフレッシュ取消信号ref-skipが出力される。これにより、上述した図4と同様、リフレッシュ状態信号ref-state がリセットされるとともに、ワード線活性タイミング信号wl-timing (図中、一点鎖線で示す)の発生が中止される。即ち、リフレッシュ動作が中止され、リード動作が優先される。
【0081】
第2リフレッシュ判定回路23は、そのリフレッシュ取消信号ref-skipの出力後(立ち下がり後)にリフレッシュ再要求信号ref-req2を出力する。
第1リフレッシュ判定回路22は、そのリフレッシュ再要求信号ref-req2の立ち上がりに応答して、リード状態信号rd-stateがリセットされた後(立ち下がり後)にリフレッシュ開始信号ref-start 及びリフレッシュ状態信号ref-state を出力する。これにより、一旦取り止めになったリフレッシュ動作は、リード動作の完了後に行われる。
【0082】
以上記述したように、本実施形態によれば、以下の効果を奏する。
(1)第2リフレッシュ判定回路23は、リフレッシュ取消信号ref-skipを出力すると、リフレッシュ再要求信号ref-req2を出力する。従って、リフレッシュ動作を途中で取り止め、リード動作を優先して行った場合にも、そのリード動作の完了後に該中断されたリフレッシュ動作が行われる。これにより、セルデータが破壊されることが防止される。
【0083】
(第三実施形態)
以下、本発明を具体化した第三実施形態を図9〜図12に従って説明する。
図9は、第三実施形態の制御回路を示すブロック回路図である。尚、この制御回路31は、第一実施形態(図1及び図2)のタイミングジェネレータ14及び第2リフレッシュ判定回路17の構成を一部変更(タイミングジェネレータ32及び第2リフレッシュ判定回路33)したものである。このため、その他の第一実施形態と同様の構成部分については同一符号を付して説明する。
【0084】
本実施形態において、第2リフレッシュ判定回路33には、タイミングジェネレータ32からのワード線活性タイミング信号wl-timing が入力される(タイミングジェネレータ32は、リフレッシュ判定タイミング信号ref-judge を生成しない)。
【0085】
即ち、第1リフレッシュ判定回路16によりリフレッシュ動作が一旦優先された後、第2リフレッシュ判定回路33は、ワード線活性タイミング信号wl-timing を入力するまでにリードコマンド検出信号rd-cmdを入力する場合には、リフレッシュ動作を取り止めて、リード動作を優先させる。言い換えれば、第2リフレッシュ判定回路33は、リードコマンド検出信号rd-cmdの入力時に於いて、ワード線活性タイミング信号wl-timing が既に入力されている場合には、リフレッシュ動作をそのまま継続する。
【0086】
図10は、図9の制御回路31の具体的な一構成例を示す回路図である。
第2リフレッシュ判定回路33は、リードコマンド検出信号rd-cmdが入力されると、ワード線活性タイミング信号wl-timing が入力されているか否かを判定する。その際、入力されていない場合には、そのリードコマンド検出信号rd-cmdに応答してリフレッシュ取消信号ref-skipを出力し、逆に、入力されている場合には、リフレッシュ取消信号ref-skipを出力しない。
【0087】
図11は、アクセス競合時において、リードコマンド検出信号rd-cmdが(リフレッシュ動作時に出力される)ワード線活性タイミング信号wl-timing よりも早いタイミングで第2リフレッシュ判定回路33に入力される場合の動作波形図である。
【0088】
今、第1リフレッシュ判定回路16は内部アクセスであるリフレッシュ動作を優先し、リフレッシュ要求信号ref-req の立ち上がりに応答して、リフレッシュ開始信号ref-start 及びリフレッシュ状態信号ref-state を出力する。
【0089】
次いで、第2リフレッシュ判定回路33にリードコマンド検出信号rd-cmdが入力される。この時、タイミングジェネレータ32から、ワード線活性タイミング信号wl-timing (図中、一点鎖線で示す)は出力されていない。即ち、第2リフレッシュ判定回路33は、リフレッシュ用アドレスに対応するワード線が未だ活性化されていない状態でリードコマンド検出信号rd-cmdを入力する。従って、第2リフレッシュ判定回路33は、そのリードコマンド検出信号rd-cmdの立ち上がりに応答してリフレッシュ取消信号ref-skipを出力する。
【0090】
これにより、上述した図4と同様、リフレッシュ状態信号ref-state がリセットされるとともに、ワード線活性タイミング信号wl-timing の発生が中止される。即ち、リフレッシュ動作は中止され、リード動作が優先される。
【0091】
このように、リフレッシュ動作が一旦優先された後、リードコマンド検出信号rd-cmdがワード線活性タイミング信号wl-timing よりも早いタイミングで第2リフレッシュ判定回路33に入力される場合は、リフレッシュ動作が中止されてリード動作が優先される。
【0092】
図12は、アクセス競合時において、リードコマンド検出信号rd-cmdが(リフレッシュ動作時に出力される)ワード線活性タイミング信号wl-timing よりも遅いタイミングで第2リフレッシュ判定回路33に入力される場合の動作波形図である。
【0093】
今、第1リフレッシュ判定回路16は内部アクセスであるリフレッシュ動作を優先し、リフレッシュ要求信号ref-req の立ち上がりに応答して、リフレッシュ開始信号ref-start 及びリフレッシュ状態信号ref-state を出力する。そのリフレッシュ開始信号ref-start の立ち上がりに応答して、タイミングジェネレータ32はワード線活性タイミング信号wl-timing を出力する。
【0094】
次いで、第2リフレッシュ判定回路33にリードコマンド検出信号rd-cmdが入力される。即ち、第2リフレッシュ判定回路33は、リフレッシュ用アドレスに対応するワード線が活性化されている状態でリードコマンド検出信号rd-cmdを入力する。従って、第2リフレッシュ判定回路33は、リフレッシュ取消信号ref-skipを出力しない。これにより、上述した図5と同様、リフレッシュ動作は中止されずに、そのまま継続される。
【0095】
このように、リフレッシュ動作が一旦優先された後、リードコマンド検出信号rd-cmdがワード線活性タイミング信号wl-timing よりも遅いタイミングで第2リフレッシュ判定回路33に入力される場合は、リード動作は、リフレッシュ動作の完了後に実行される。
【0096】
以上記述したように、本実施形態によれば、以下の効果を奏する。
(1)第2リフレッシュ判定回路33は、リフレッシュ動作実行時にタイミングジェネレータ32から出力されるワード線活性タイミング信号wl-timing に基づいて、リード動作とリフレッシュ動作の何れの処理を優先するかを判断する。即ち、リフレッシュ用アドレスに対応するワード線が活性化されるまでリード動作が優先される。この構成では、リフレッシュ判定タイミング信号ref-judge を不要とするため、第一実施形態よりも回路構成を簡易化することが可能である。
【0097】
(第四実施形態)
以下、本発明を具体化した第四実施形態を図13〜図16に従って説明する。
図13は、第四実施形態の制御回路を示すブロック回路図である。
【0098】
本実施形態は、アクセス競合時において、外部アクセスタイムが最大となる状態を擬似的に再現して試験を行うためのテストモードに対応した構成を説明するものである。尚、この制御回路41は、第一実施形態(図1及び図2)の構成に試験用の論理を追加した構成であるため、第一実施形態と同様の構成部分については同一符号を付して説明する。
【0099】
この制御回路41は、モード切替回路42、コマンド検出器12、アービタ13、タイミングジェネレータ43を含む。コマンド検出器12及びアービタ13は第一実施形態と同様に構成されており、アービタ13は、前記同様に内部コマンド発生回路15、第1及び第2リフレッシュ判定回路16,17を備える。
【0100】
モード切替回路42は、テスト信号testに基づいて、テストモードと通常モード(非テストモード)とを切り替える。即ち、モード切替回路42は、テスト信号testによりスイッチSW1,SW2を相補にオン・オフし、通常モード時は内部生成されるリフレッシュ要求信号ref-req を出力(図中、ref-req1)し、テストモード時は専用試験端子としてのテストパッド44(外部端子)から入力されるパルス信号を出力(ref-req1)する。
【0101】
同様に、タイミングジェネレータ43は、上記テスト信号testにより制御される。詳しくは、タイミングジェネレータ43は、テストモード時にリフレッシュ開始信号ref-start を入力すると、コマンド検出器12から出力されるリードコマンド検出信号rd-cmdに応答してワード線活性タイミング信号wl-timing を出力する。尚、このタイミングジェネレータ43のその他の動作は、第一実施形態と同様であるため、ここでは詳細な説明を省略する。
【0102】
図14は、図13の制御回路41の具体的な一構成例を示す回路図である。
例えば、モード切替回路42は、Hレベルのテスト信号testに応答してテストモードに切り替え、逆に、Lレベルのテスト信号testに応答して通常モードに切り替える。タイミングジェネレータ43は、Hレベルのテスト信号testが入力される時にテストモードとして動作し、リフレッシュ要求信号ref-req1を入力した後、リードコマンド検出信号rd-cmdを入力すると、ワード線活性タイミング信号wl-timing を生成する。
【0103】
図15は、テストモード時における動作波形図である。
今、テストパッド44に所定のパルス信号が供給され、内部生成されるリフレッシュ要求信号ref-req の代替信号としてモード切替回路42の出力信号ref-req1が第1リフレッシュ判定回路16に入力される。
【0104】
第1リフレッシュ判定回路16は、その出力信号ref-req1の立ち上がりに応答してリフレッシュ開始信号ref-start 及びリフレッシュ状態信号ref-state を出力する。
【0105】
タイミングジェネレータ43は、そのリフレッシュ開始信号ref-start の立ち上がりに応答して、リフレッシュ判定タイミング信号ref-judge を出力する。
次に、リードコマンドrdb が外部から入力され、コマンド検出器12からリードコマンド検出信号rd-cmdが出力されると、そのリードコマンド検出信号rd-cmdの立ち上がりに応答して、タイミングジェネレータ43はワード線活性タイミング信号wl-timing を出力する。これにより、所定のリフレッシュ用アドレスに対応したワード線が活性化され、リフレッシュ動作が行われる。
【0106】
その後は、上述した図5と同様、リフレッシュ動作の完了後にリフレッシュ状態信号ref-state がリセットされ、その立ち下がりに応答して、内部コマンド発生回路15はリード開始信号rd-startを出力する。タイミングジェネレータ43は、そのリード開始信号rd-startの立ち上がりに応答して、リード状態信号rd-state及びワード線活性タイミング信号wl-timing を出力する。これにより、所定のアドレスに対応したワード線が活性化されてセルデータが読み出される。
【0107】
このように、リードコマンド検出信号rd-cmdの入力をトリガとしてリフレッシュ動作を開始し、その動作完了後にリード動作を行うようにした場合、外部アクセスタイムt6は最も大きくなる。
【0108】
一般に、リフレッシュ要求信号ref-req が入力されてから、それによりワード線活性タイミング信号wl-timing が出力されるまでの時間には、プロセス等の影響によりばらつきが生じる。このため、タイミングジェネレータ43がリフレッシュ開始信号ref-start に応答してワード線活性タイミング信号wl-timing を出力するまでの時間が変動する場合がある。
【0109】
第一実施形態で述べたように、リフレッシュ判定タイミング信号ref-judge の立ち下がり直後(具体的にはワード線活性タイミング信号wl-timing の立ち上がり直後)にリードコマンド検出信号rd-cmdが入力される場合にリード動作はリフレッシュ動作完了後に行われ、この場合、外部アクセスタイムは最大となる。
【0110】
しかしながら、上記プロセス等の影響によりワード線活性タイミング信号wl-timing の出力タイミングが変動すると、それによって外部アクセスタイムも変動するため、外部アクセスタイムが最大となる状態を精度よく再現することができない。従って、テストモード時には、リードコマンド検出信号rd-cmdの入力(立ち上がり)をトリガとしてワード線活性タイミング信号wl-timing を発生(活性)させるようにすることで、外部アクセスタイムの最大値を正確に測定することが可能となる。
【0111】
尚、本実施形態では、モード切替回路42と接続される専用試験端子としてのテストパッド44(外部端子)を用いて試験を行うが、図16に示すように、モード切替回路45にその他の外部端子としてのパッド46を接続し、このパッド46を用いて本実施形態の試験を行うようにしてもよい。このような構成では、アセンブリ後にも試験を行うことが可能である。
【0112】
(第五実施形態)
以下、本発明を具体化した第五実施形態を図17,図18に従って説明する。
図17は、本実施形態を説明するためのブロック回路図である。尚、本実施形態は、リフレッシュ動作時のアドレス(リフレッシュ用アドレス)を設定するための構成について説明するものであり、第一実施形態と同様な構成部分については同一符号を付して説明する。
【0113】
アドレス発生手段としてのカウントクロック発生回路51は、第1リフレッシュ判定回路16及びタイミングジェネレータ14と接続されている。このカウントクロック発生回路51にはアドレスカウンタ52が接続されている。
【0114】
リフレッシュ動作時、カウントクロック発生回路51は、リフレッシュ状態信号ref-state を入力する状態で、ワード線活性タイミング信号wl-timing の入力を検出すると、アドレス発生信号としてのカウントアップ信号count-upを生成する。アドレスカウンタ52は、このカウントアップ信号count-upに応答してカウントアップを行い、次のリフレッシュサイクルにて使用するアドレス(リフレッシュ用アドレス)を生成する。尚、図18は、カウントクロック発生回路51の一構成例を示す。
【0115】
このようなカウントクロック発生回路51は、ワード線が活性化されてリフレッシュ動作が実際に行われた場合にのみカウントアップ信号count-upを生成するため、リフレッシュ動作が中止された場合に次のアドレスが生成されることが防止される。即ち、一旦中止されたリフレッシュ動作を次のリフレッシュサイクルにて確実に実行することができる。
【0116】
尚、上記各実施形態は、以下の態様で実施してもよい。
・第一実施形態の第2リフレッシュ判定回路17は、リフレッシュ判定タイミング信号ref-judge に基づいて判定動作する構成としたが、リフレッシュ動作を途中で取り止めることのできる期間(第一実施形態中でいう所定の期間)を設定する時間設定手段を内部に備えるようにしてもよい。即ち、このように構成された第2リフレッシュ判定回路は、リフレッシュ判定タイミング信号ref-judge の発生時間に相当する期間にリードコマンド検出信号rd-cmdを受け付ける場合にリフレッシュ動作を取り止める。尚、第二実施形態の第2リフレッシュ判定回路23、第三実施形態の第2リフレッシュ判定回路33においても同様な態様で実施してもよい。
【0117】
・第二実施形態では、リフレッシュ再要求信号ref-req2を生成する第2リフレッシュ判定回路23を第一実施形態に適用したが、このような第2リフレッシュ判定回路23を第三及び第四実施形態に適用することも当然可能である。
【0118】
・第三実施形態では、ワード線活性タイミング信号wl-timing に基づいて判定動作する第2リフレッシュ判定回路33を第一実施形態に適用したが、このような第2リフレッシュ判定回路33を第二及び第四実施形態に適用することも当然可能である。
【0119】
・第五実施形態では、ワード線活性タイミング信号wl-timing に基づいてカウントアップ信号count-upを生成するカウントクロック発生回路51を第一実施形態に適用したが、このようなカウントクロック発生回路51を第二、第三及び第四実施形態に適用することも当然可能である。
【0120】
・第五実施形態では、カウントクロック発生回路51は、ワード線活性タイミング信号wl-timing に基づいてカウントアップ信号count-upを生成する構成としたが、リフレッシュ開始信号ref-start もしくはリフレッシュ状態信号ref-state に基づいてカウントアップ信号count-upを生成する構成にしてもよい。この場合、リフレッシュ取消信号ref-skipが出力された際には、次のリフレッシュサイクルではカウントアップ信号count-upが生成されないようにする。このような構成を持つカウントクロック発生回路を備えるようにしてもよい。
【0121】
・各実施形態では、外部アクセスがリード動作(リードコマンドrdb )である場合について説明したが、ライト動作(即ちライトコマンド)である場合についてもそれぞれ同様の効果を奏する。
【0122】
・各実施形態を具体的した論理構成(図2,図7,図10,図14,図18)は一例であり、それらに限定されるものではない。
上記各実施形態の特徴をまとめると以下のようになる。
(付記1) 第1アクセスモードと第2アクセスモードとを処理する半導体記憶装置であって、
前記第1アクセスモードを要求する第1エントリー信号と前記第2アクセスモードを要求する第2エントリー信号とを受付け、前記第1及び第2アクセスモードの処理の優先度を前記第1及び第2エントリー信号の入力順序に基づいて決定し、前記第1エントリー信号に対応した第1モードトリガ信号と前記第2エントリー信号に対応した第2モードトリガ信号とを前記処理の優先度に従って順次出力するアービタと、
前記第1モードトリガ信号と前記第2モードトリガ信号とに応じた種々の内部動作信号を生成する信号生成回路と、を備え、
前記アービタは、前記第2アクセスモードの処理を優先した後、所定の期間に入力される前記第1エントリー信号に応答して前記第1アクセスモードの処理を優先することを特徴とする半導体記憶装置。
(付記2) 前記アービタは、前記所定の期間に於いて前記第1エントリー信号が入力されたか否かを前記信号生成回路からの内部動作信号に基づいて判定することを特徴とする付記1記載の半導体記憶装置。
(付記3) 前記内部動作信号は、前記第2アクセスモードに対応する所定のワード線が活性化されたか否かを示す判定信号であることを特徴とする付記2記載の半導体記憶装置。
(付記4) 前記内部動作信号は、前記第2アクセスモードに対応する所定のワード線を活性化させるワード線活性化信号であることを特徴とする付記2記載の半導体記憶装置。
(付記5) 前記第2アクセスモードにて使用するアドレス情報を発生させるためのアドレス発生手段を備え、
前記アドレス発生手段は、前記ワード線活性化信号の入力に基づいてアドレス発生信号を生成することを特徴とする付記4記載の半導体記憶装置。
(付記6) 前記アドレス発生手段には、前記第2アクセスモードを示す状態信号が入力されることを特徴とする付記5記載の半導体記憶装置。
(付記7) 前記第2アクセスモードにて使用するアドレス情報を発生させるためのアドレス発生手段を備え、
前記アドレス発生手段は、前記アービタが、前記第2アクセスモードの処理を優先した後、所定の期間に入力される前記第1エントリー信号に応答して前記第1アクセスモードの処理を優先したとき、アドレス発生信号を生成しないことを特徴とする付記1記載の半導体記憶装置。
(付記8) 前記アービタは、前記所定の期間に於いて前記第1エントリー信号が入力されたか否かを判定するための時間設定手段を有することを特徴とする付記1記載の半導体記憶装置。
(付記9) 前記アービタは、
前記第1エントリー信号と前記第2エントリー信号とを受付け、前記第1及び第2アクセスモードの処理の優先度を前記第1及び第2エントリー信号の入力順序に基づいて決定する第1アービタと、
前記第1エントリー信号が前記所定の期間に於いて入力されたか否かを判定する第2アービタと、
前記処理の優先度に従って前記第1モードトリガ信号を生成するモードトリガ発生回路と、を含み、
前記モードトリガ発生回路は、前記第1エントリー信号が前記所定の期間に於いて前記第2アービタに入力されるとき、前記第1モードトリガ信号を生成することを特徴とする付記1乃至8の何れか一記載の半導体記憶装置。
(付記10) 前記第2アービタは、前記所定の期間に入力される前記第1エントリー信号に応答して前記第2アクセスモードの処理を停止させるための取消信号を出力することを特徴とする付記9記載の半導体記憶装置。
(付記11) 前記第2アービタは、前記停止させた第2アクセスモードの処理を前記第1アクセスモードの処理後に実行するための再第2エントリー信号を出力することを特徴とする付記10記載の半導体記憶装置。
(付記12) 前記アービタに入力される前記第2エントリー信号は、専用試験端子から入力されるパルス信号により供給されることを特徴とする付記1乃至11の何れか一記載の半導体記憶装置。
(付記13) 前記アービタに入力される前記第2エントリー信号は、外部端子から入力されるパルス信号により供給されることを特徴とする付記1乃至11の何れか一記載の半導体記憶装置。
(付記14) 前記信号生成回路には、前記ワード線活性化信号の活性を抑止するテスト信号が入力されることを特徴とする付記12又は13記載の半導体記憶装置。
(付記15) 前記信号生成回路には、前記ワード線活性化信号を活性させる前記第1エントリー信号が入力されることを特徴とする付記12乃至14の何れか一記載の半導体記憶装置。
(付記16) 第1アクセスモードと第2アクセスモードを処理する半導体記憶装置の制御方法であって、
前記第1アクセスモードと前記第2アクセスモードの処理の優先度を決定する第1のステップと、
前記処理の優先度に基づいて前記第2アクセスモードの処理を開始させる第2のステップと、
前記第2アクセスモードの処理が開始された後、所定の期間内に於いて前記第1アクセスモードを検出する第3のステップと、
前記第3のステップにて前記第1アクセスモードを検出する場合に該第1アクセスモードの処理を開始させる第4のステップと、
を含むことを特徴とする半導体記憶装置の制御方法。
(付記17) 前記第4のステップは、
前記第1アクセスモードを検出する場合に前記第2アクセスモードの処理を途中で中止させるようにした第1サブステップを含む、ことを特徴とする付記16記載の半導体記憶装置の制御方法。
(付記18) 前記第4のステップは、
前記第1サブステップの終了後に前記中止させた第2アクセスモードの処理の実行を再要求する第2サブステップを含む、ことを特徴とする付記17記載の半導体記憶装置の制御方法。
(付記19) 前記第4のステップの終了後に、前記第2サブステップでの再要求に応答して前記第2アクセスモードの処理を開始させる第5のステップをさらに含むことを特徴とする付記18記載の半導体記憶装置の制御方法。
(付記20) 前記第1アクセスモードは前記半導体記憶装置の外部からデータの読み出し/書き込みを行うモードであり、前記第2アクセスモードは前記半導体記憶装置の内部でデータを保証するためのモードであり、
前記第1アクセスモードと前記第2アクセスモードは互いに非同期で発生するモードであることを特徴とする付記16乃至19の何れか一記載の半導体記憶装置の制御方法。
(付記21) 前記所定の期間は、前記第2アクセスモードの処理が開始された後、該第2アクセスモードに対応する所定のワード線が活性化されるまでの時間であることを特徴とする付記16乃至20の何れか一記載の半導体記憶装置の制御方法。
(付記22) 前記第2アクセスモードの処理のためのアドレス情報の設定動作を、前記ワード線が活性化された後に行うようにしたことを特徴とする付記21記載の半導体記憶装置の制御方法。
(付記23) 前記第2アクセスモードの処理のためのアドレス情報の設定動作を、前記第2アクセスモードの処理を途中で中止させた場合は行わないようにしたことを特徴とする付記17記載の半導体記憶装置の制御方法。
(付記24) 第1アクセスモードと第2アクセスモードを処理する半導体記憶装置の試験方法であって、
外部端子から前記第2アクセスモードを行うためのエントリー信号を入力した後、前記第1アクセスモードを行うためのエントリー信号を入力して前記第2アクセスモードに対応する所定のワード線を活性化させるようにしたことを特徴とする半導体記憶装置の試験方法。
(付記25) 前記第2アクセスモードを行うためのエントリー信号の入力は、通常モードからテストモードに切替えて行うことを特徴とする付記24記載の半導体記憶装置の試験方法。
【0123】
【発明の効果】
以上詳述したように、本発明によれば、外部アクセスと内部アクセスとが競合する際の外部アクセスタイムを短縮することのできる半導体記憶装置、半導体記憶装置の制御方法及び半導体記憶装置の試験方法を提供することができる。
【図面の簡単な説明】
【図1】 第一実施形態の制御回路を示すブロック回路図である。
【図2】 図1の一構成例を示す回路図である。
【図3】 第一実施形態の動作波形図である。
【図4】 第一実施形態の動作波形図である。
【図5】 第一実施形態の動作波形図である。
【図6】 第二実施形態の制御回路を示すブロック回路図である。
【図7】 図6の一構成例を示す回路図である。
【図8】 第二実施形態の動作波形図である。
【図9】 第三実施形態の制御回路を示すブロック回路図である。
【図10】 図9の一構成例を示す回路図である。
【図11】 第三実施形態の動作波形図である。
【図12】 第三実施形態の動作波形図である。
【図13】 第四実施形態を示すブロック回路図である。
【図14】 図13の一構成例を示す回路図である。
【図15】 第四実施形態の動作波形図である。
【図16】 別のモード切替回路を示すブロック回路図である。
【図17】 第五実施形態を説明するためのブロック回路図である。
【図18】 カウントクロック発生回路の一構成例を示す回路図である。
【図19】 従来の制御回路を示すブロック回路図である。
【図20】 従来の動作波形図である。
【図21】 従来の動作波形図である。
【符号の説明】
rd-cmd 第1エントリー信号としてのリードコマンド検出信号
ref-req 第2エントリー信号としてのリフレッシュ要求信号
rd-start 第1モードトリガ信号としてのリード開始信号
ref-start 第2モードトリガ信号としてのリフレッシュ開始信号
ref-judge 判定信号としてのリフレッシュ判定タイミング信号
wl-timing ワード線活性化信号としてのワード線活性タイミング信号
ref-skip 取消信号としてのリフレッシュ取消信号
ref-req2 再第2エントリー信号としてのリフレッシュ再要求信号
count-up アドレス発生信号としてのカウントアップ信号
14,32,43 信号生成回路としてのタイミングジェネレータ
15 モードトリガ発生回路としての内部コマンド発生回路
16,22 第1アービタとしての第1リフレッシュ判定回路
17,23,33 第2アービタとしての第2リフレッシュ判定回路
51 アドレス発生手段としてのカウントクロック発生回路
Claims (11)
- 外部アクセスと内部アクセスとを処理する半導体記憶装置であって、
前記外部アクセスを要求するための外部エントリー信号と前記内部アクセスを要求するための内部エントリー信号とを受付け、前記外部アクセス及び前記内部アクセスの処理の優先度を前記外部エントリー信号及び前記内部エントリー信号の入力順序に基づいて決定し、前記外部エントリー信号に対応した外部モードトリガ信号と前記内部エントリー信号に対応した内部モードトリガ信号とを前記処理の優先度に従って順次出力するアービタと、
前記外部モードトリガ信号と前記内部モードトリガ信号とに応じた種々の内部動作信号を生成する信号生成回路と、を備え、
前記アービタは、前記内部アクセスの処理を優先した後、所定の期間に入力される前記外部エントリー信号に応答して、前記内部アクセスの処理を停止して前記外部アクセスの処理を優先するとともに、前記所定の期間に於いて前記外部エントリー信号が入力されたか否かを前記信号生成回路からの内部動作信号に基づいて判定し、
前記内部動作信号は、前記内部アクセスに対応する所定のワード線が活性化されたか否かを示す判定信号であることを特徴とする半導体記憶装置。 - 外部アクセスと内部アクセスとを処理する半導体記憶装置であって、
前記外部アクセスを要求するための外部エントリー信号と前記内部アクセスを要求するための内部エントリー信号とを受付け、前記外部アクセス及び前記内部アクセスの処理の優先度を前記外部エントリー信号及び前記内部エントリー信号の入力順序に基づいて決定し、前記外部エントリー信号に対応した外部モードトリガ信号と前記内部エントリー信号に対応した内部モードトリガ信号とを前記処理の優先度に従って順次出力するアービタと、
前記外部モードトリガ信号と前記内部モードトリガ信号とに応じた種々の内部動作信号を生成する信号生成回路と、を備え、
前記アービタは、前記内部アクセスの処理を優先した後、所定の期間に入力される前記外部エントリー信号に応答して、前記内部アクセスの処理を停止して前記外部アクセスの処理を優先するとともに、前記所定の期間に於いて前記外部エントリー信号が入力されたか否かを前記信号生成回路からの内部動作信号に基づいて判定し、
前記内部動作信号は、前記内部アクセスに対応する所定のワード線を活性化させるワード線活性化信号であることを特徴とする半導体記憶装置。 - 前記内部アクセスにて使用するアドレス情報を発生させるためのアドレス発生手段を備え、
前記アドレス発生手段は、前記ワード線活性化信号の入力に基づいてアドレス発生信号を生成することを特徴とする請求項2記載の半導体記憶装置。 - 前記外部アクセスをデコードして前記外部エントリー信号を出力するコマンド検出器と、
前記内部アクセスに基づく前記内部エントリー信号を出力するタイマ回路と
を備えることを特徴とする請求項1乃至3の何れか一項記載の半導体記憶装置。 - 前記外部アクセスはリード動作又はライト動作であり、
前記内部アクセスはリフレッシュ動作であることを特徴とする請求項1乃至4の何れか一項記載の半導体記憶装置。 - 前記アービタは、
前記外部エントリー信号と前記内部エントリー信号とを受付け、前記外部アクセス及び 前記内部アクセスの処理の優先度を前記外部エントリー信号及び前記内部エントリー信号の入力順序に基づいて決定する第1アービタと、
前記外部エントリー信号が前記所定の期間に於いて入力されたか否かを判定する第2アービタと、
前記処理の優先度に従って前記外部モードトリガ信号を生成するモードトリガ発生回路と、を含み、
前記モードトリガ発生回路は、前記外部エントリー信号が前記所定の期間に於いて前記第2アービタに入力されるとき、前記外部モードトリガ信号を生成することを特徴とする請求項1乃至5の何れか一項記載の半導体記憶装置。 - 前記第2アービタは、前記所定の期間に入力される前記外部エントリー信号に応答して前記内部アクセスの処理を停止させるための取消信号を出力することを特徴とする請求項6記載の半導体記憶装置。
- 前記第2アービタは、前記停止させた内部アクセスの処理を前記外部アクセスの処理後に実行するための再内部エントリー信号を出力することを特徴とする請求項7記載の半導体記憶装置。
- 外部アクセスと内部アクセスを処理する半導体記憶装置の制御方法であって、
前記外部アクセスと前記内部アクセスの処理の優先度を決定する第1のステップと、
前記処理の優先度に基づいて前記内部アクセスの処理を開始させる第2のステップと、
前記内部アクセスの処理が開始された後、所定の期間内に於いて前記外部アクセスを検出する第3のステップと、
前記第3のステップにて前記外部アクセスを検出する場合に前記内部アクセスの処理を停止して前記外部アクセスの処理を開始させる第4のステップと、を含み、
前記第3のステップでは、前記所定の期間に於いて前記外部アクセスが検出されたか否かを、前記内部アクセスに対応する所定のワード線が活性化されたか否かを示す判定信号に基づいて判定することを特徴とする半導体記憶装置の制御方法。 - 外部アクセスと内部アクセスを処理する半導体記憶装置の制御方法であって、
前記外部アクセスと前記内部アクセスの処理の優先度を決定する第1のステップと、
前記処理の優先度に基づいて前記内部アクセスの処理を開始させる第2のステップと、
前記内部アクセスの処理が開始された後、所定の期間内に於いて前記外部アクセスを検出する第3のステップと、
前記第3のステップにて前記外部アクセスを検出する場合に前記内部アクセスの処理を停止して前記外部アクセスの処理を開始させる第4のステップと、を含み、
前記第3のステップでは、前記所定の期間に於いて前記外部アクセスが検出されたか否かを、前記内部アクセスに対応する所定のワード線を活性化させるワード線活性化信号に基づいて判定することを特徴とする半導体記憶装置の制御方法。 - 請求項1乃至8の何れかに記載の半導体記憶装置を製造するための試験方法であって、
外部端子から前記内部アクセスを行うための前記内部エントリー信号を入力した後、前記外部アクセスを行うための前記外部エントリー信号の入力をトリガにして前記内部アクセスに対応する所定のワード線を活性化させるようにしたことを特徴とする半導体記憶装置製造のための試験方法。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002231644A JP4188640B2 (ja) | 2002-08-08 | 2002-08-08 | 半導体記憶装置、半導体記憶装置の制御方法及び半導体記憶装置の試験方法 |
TW092120220A TWI223279B (en) | 2002-08-08 | 2003-07-24 | Semiconductor memory device and control method therefor |
EP03016890.0A EP1388865B1 (en) | 2002-08-08 | 2003-07-24 | Semiconductor memory device and control method therefor |
CNB2007101068088A CN100555447C (zh) | 2002-08-08 | 2003-08-05 | 半导体存储器件控制方法 |
CN2007101068069A CN101051525B (zh) | 2002-08-08 | 2003-08-05 | 半导体存储器件 |
CN2007101068073A CN101055761B (zh) | 2002-08-08 | 2003-08-05 | 半导体存储器件 |
CNB031496598A CN100346422C (zh) | 2002-08-08 | 2003-08-05 | 半导体存储器件及其控制和测试方法 |
KR1020030054009A KR100919270B1 (ko) | 2002-08-08 | 2003-08-05 | 반도체 기억 장치, 반도체 기억 장치의 제어 방법 및반도체 기억 장치의 시험 방법 |
US10/634,758 US7287142B2 (en) | 2002-08-08 | 2003-08-06 | Memory device and method for arbitrating internal and external access |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002231644A JP4188640B2 (ja) | 2002-08-08 | 2002-08-08 | 半導体記憶装置、半導体記憶装置の制御方法及び半導体記憶装置の試験方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004071097A JP2004071097A (ja) | 2004-03-04 |
JP4188640B2 true JP4188640B2 (ja) | 2008-11-26 |
Family
ID=30437773
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002231644A Expired - Fee Related JP4188640B2 (ja) | 2002-08-08 | 2002-08-08 | 半導体記憶装置、半導体記憶装置の制御方法及び半導体記憶装置の試験方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7287142B2 (ja) |
EP (1) | EP1388865B1 (ja) |
JP (1) | JP4188640B2 (ja) |
KR (1) | KR100919270B1 (ja) |
CN (4) | CN100346422C (ja) |
TW (1) | TWI223279B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6356485B1 (en) * | 1999-02-13 | 2002-03-12 | Integrated Device Technology, Inc. | Merging write cycles by comparing at least a portion of the respective write cycle addresses |
JP3998539B2 (ja) * | 2002-08-28 | 2007-10-31 | 富士通株式会社 | 半導体記憶装置 |
US20050068829A1 (en) * | 2003-09-25 | 2005-03-31 | Infineon Technologies North America Corp. | Refresh rate adjustment |
US7257811B2 (en) | 2004-05-11 | 2007-08-14 | International Business Machines Corporation | System, method and program to migrate a virtual machine |
JP2006155841A (ja) * | 2004-12-01 | 2006-06-15 | Nec Electronics Corp | 半導体記憶装置及びリフレッシュ制御方法 |
CN105656472B (zh) * | 2015-12-30 | 2018-10-16 | 中国电力科学研究院 | 一种优先权判断电路 |
KR102350957B1 (ko) * | 2017-10-26 | 2022-01-14 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 메모리 시스템의 리프레시 제어 방법 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5826394A (ja) * | 1981-08-06 | 1983-02-16 | Fujitsu Ltd | 競合回路 |
GB2265035B (en) * | 1992-03-12 | 1995-11-22 | Apple Computer | Method and apparatus for improved dram refresh operations |
US5343047A (en) * | 1992-06-27 | 1994-08-30 | Tokyo Electron Limited | Ion implantation system |
JPH09251783A (ja) * | 1996-03-14 | 1997-09-22 | Hitachi Ltd | リフレッシュ制御方法、半導体記憶装置、データ処理装置 |
US5641969A (en) * | 1996-03-28 | 1997-06-24 | Applied Materials, Inc. | Ion implantation apparatus |
JP3204190B2 (ja) * | 1997-12-26 | 2001-09-04 | 日本電気株式会社 | 半導体記憶装置 |
JP3313641B2 (ja) * | 1998-02-27 | 2002-08-12 | エヌイーシーマイクロシステム株式会社 | 半導体記憶装置 |
US6735679B1 (en) * | 1998-07-08 | 2004-05-11 | Broadcom Corporation | Apparatus and method for optimizing access to memory |
JP2001076500A (ja) * | 1999-06-28 | 2001-03-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
CN1152421C (zh) * | 1999-07-14 | 2004-06-02 | 国际商业机器公司 | 测试电路的方法 |
JP2001167574A (ja) * | 1999-12-08 | 2001-06-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3778417B2 (ja) * | 2000-02-29 | 2006-05-24 | 富士通株式会社 | 半導体記憶装置 |
JP4000242B2 (ja) * | 2000-08-31 | 2007-10-31 | 富士通株式会社 | 半導体記憶装置 |
JP3531602B2 (ja) * | 2000-11-08 | 2004-05-31 | セイコーエプソン株式会社 | 半導体メモリ装置内のワード線の活性化 |
KR100367690B1 (ko) * | 2000-12-04 | 2003-01-14 | (주)실리콘세븐 | 디램 셀을 이용한 비동기식 에스램 호환 메모리 장치 및그 구동 방법 |
JP4743999B2 (ja) * | 2001-05-28 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
2002
- 2002-08-08 JP JP2002231644A patent/JP4188640B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-24 EP EP03016890.0A patent/EP1388865B1/en not_active Expired - Fee Related
- 2003-07-24 TW TW092120220A patent/TWI223279B/zh not_active IP Right Cessation
- 2003-08-05 CN CNB031496598A patent/CN100346422C/zh not_active Expired - Fee Related
- 2003-08-05 CN CNB2007101068088A patent/CN100555447C/zh not_active Expired - Fee Related
- 2003-08-05 CN CN2007101068069A patent/CN101051525B/zh not_active Expired - Fee Related
- 2003-08-05 CN CN2007101068073A patent/CN101055761B/zh not_active Expired - Fee Related
- 2003-08-05 KR KR1020030054009A patent/KR100919270B1/ko active IP Right Grant
- 2003-08-06 US US10/634,758 patent/US7287142B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN101055761B (zh) | 2012-06-20 |
CN101051525A (zh) | 2007-10-10 |
TW200403685A (en) | 2004-03-01 |
EP1388865A2 (en) | 2004-02-11 |
KR20040014274A (ko) | 2004-02-14 |
CN100346422C (zh) | 2007-10-31 |
EP1388865B1 (en) | 2013-08-28 |
CN100555447C (zh) | 2009-10-28 |
US7287142B2 (en) | 2007-10-23 |
KR100919270B1 (ko) | 2009-09-30 |
JP2004071097A (ja) | 2004-03-04 |
CN1480949A (zh) | 2004-03-10 |
CN101055761A (zh) | 2007-10-17 |
US20040027882A1 (en) | 2004-02-12 |
CN101055762A (zh) | 2007-10-17 |
EP1388865A3 (en) | 2004-03-31 |
TWI223279B (en) | 2004-11-01 |
CN101051525B (zh) | 2012-07-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5063041B2 (ja) | 向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ | |
JP4641094B2 (ja) | 半導体メモリ | |
JP3240348B2 (ja) | シンクロナス・ダイナミック・ランダム・アクセス・メモリの自動活性化 | |
JP4000206B2 (ja) | 半導体記憶装置 | |
JP5098391B2 (ja) | 半導体メモリ、システムおよび半導体メモリの動作方法 | |
US20030031073A1 (en) | Semiconductor memory device | |
JP2008234699A (ja) | 半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法 | |
JP2007066382A (ja) | 半導体記憶装置およびバンク・リフレッシュ方法 | |
KR100968574B1 (ko) | 반도체 메모리 | |
JP4851156B2 (ja) | リフレッシュ方法、メモリシステム、ダイナミックランダムアクセスメモリ装置、メモリシステムの動作方法及びロジックエンベディッドメモリシステム | |
JP4188640B2 (ja) | 半導体記憶装置、半導体記憶装置の制御方法及び半導体記憶装置の試験方法 | |
US7894290B2 (en) | Method and apparatus for performing internal hidden refreshes while latching read/write commands, address and data information for later operation | |
JP4275033B2 (ja) | 半導体記憶装置とテスト回路及び方法 | |
JP5144556B2 (ja) | 半導体記憶装置及びその制御方法 | |
US6577550B2 (en) | Control circuit and semiconductor memory device | |
JP3705276B2 (ja) | 半導体メモリ装置におけるリフレッシュ制御および内部電圧の生成 | |
JP2004342219A (ja) | 半導体メモリ装置および電子機器 | |
JP2004342223A (ja) | 半導体メモリ装置および電子機器 | |
JP3939858B2 (ja) | 同期型dramのアクセス方法、インタフェース回路、及び、半導体集積回路装置 | |
JP7373034B1 (ja) | 擬似スタティックランダムアクセスメモリ | |
JP2864922B2 (ja) | ダイナミックram装置 | |
JP2004342222A (ja) | 半導体メモリ装置および電子機器 | |
TW202407702A (zh) | 虛擬靜態隨機存取記憶體 | |
CN117894353A (zh) | 虚拟静态随机存取存储器 | |
JP2002269981A (ja) | 半導体メモリ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031224 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061025 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061114 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070115 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071106 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080107 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080909 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080911 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4188640 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130919 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |