JP5144556B2 - 半導体記憶装置及びその制御方法 - Google Patents
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Description
以下に、添付した図面を参照して本発明の実施の形態を説明する。図1は、本実施の形態に係る半導体記憶装置1の構成を示す機能ブロック図である。本実施の形態に係る半導体記憶装置1は、DRAMセルを用いた疑似SRAMであって、メモリバンク2と、タイミング割当手段3と、待機手段4とを備える。
tRC=n*tCK,n=8
m*tRC(メモリバンク毎のリフレッシュ)
n'<n
tRC=n*tCK,n=8(本実施の形態)
m*tRC(メモリバンク毎のリフレッシュ)
tRC=n*tCK,n=8
m*tRC(メモリバンク毎のリフレッシュ)
tRC=n*tCK,n=8(本実施の形態)
m*tRC(メモリバンク毎のリフレッシュ)
タイミング制御信号READYを発行するm*(n+n'),n'<nは、テストモードで切り替えられる。
tRC=n*tCK,n=8
m*tRC(メモリバンク毎のリフレッシュ)
m*(n+n'),n'<n
タイマ等でm,n'を決定することにより、HOLDに対する分解能を決定することができる。
2 メモリバンク
3 タイミング割当手段
4 待機手段
CLK クロック信号
READY タイミング制御信号
NUM ナンバリング
Claims (4)
- データを保持するリフレッシュ動作が必要な複数のメモリセルを備え、前記リフレッシュ動作、及び前記データの読み出し/書き込みを行うデータアクセス動作を、複数の前記メモリセルからなるメモリバンク毎に行う半導体記憶装置であって、
前記メモリバンク毎に、前記リフレッシュ動作を優先的に行うリフレッシュタイミングと、前記データアクセス動作を優先的に行うデータアクセスタイミングとを、クロック信号に対応させて設定するタイミング割当手段と、
前記リフレッシュタイミング中に前記データアクセス動作の要求があった場合に、該データアクセス動作の開始を、前記データアクセスタイミングが開始されるまで待機させ、前記データアクセスタイミング中に前記リフレッシュ動作の要求があった場合に、該リフレッシュ動作の開始を、前記リフレッシュタイミングが開始されるまで待機させる待機手段と、
を備える半導体記憶装置。 - 前記リフレッシュタイミング及び前記データアクセスタイミングは、それぞれ前記クロック信号の複数エッジ分の期間が交互に繰り返されるように割り当てられてなる、
請求項1記載の半導体記憶装置。 - データを保持するリフレッシュ動作が必要な複数のメモリセルを備え、前記リフレッシュ動作、及び前記データの読み出し/書き込みを行うデータアクセス動作を、複数の前記メモリセルからなるメモリバンク毎に行う半導体記憶装置の制御方法であって、
前記メモリバンク毎に、前記リフレッシュ動作を優先的に行うリフレッシュタイミングと、前記データアクセス動作を優先的に行うデータアクセスタイミングとを、クロック信号のエッジに対応させて設定するステップと、
前記リフレッシュタイミング中に前記データアクセス動作の要求があった場合に、該データアクセス動作の開始を、前記データアクセスタイミングが開始されるまで待機させるステップと、
前記データアクセスタイミング中に前記リフレッシュ動作の要求があった場合に、該リフレッシュ動作の開始を、前記リフレッシュタイミングが開始されるまで待機させるステップと、
を備える半導体記憶装置の制御方法。 - 前記リフレッシュタイミング及び前記データアクセスタイミングは、それぞれ複数エッジ分の時間が交互に繰り返されるように割り当てられてなる、
請求項3記載の半導体記憶装置の制御方法。
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