JPS63204593A - ダイナミツクメモリアクセス方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記憶装置に係り、特に、リフレッシュによる
メモリアクセスの待ち時間を無くすことができるダイナ
ミックメモリアクセス方法に関する。

〔従来の技術〕

ダイナミックメモリのアクセス方法に関する従来技術と
して、例えば、％囲昭５１−６２６３２号公報等に記載
された技術が知られている。この柚従米技術は、記憶装
ｆｉｔを２グループのダイナミック１（、ＡＭにより栴
成し、一方のグループのダイナミックＲＡＭがアクセス
処理動作を行っている間に、他方のグループのダイナミ
ック）ＬＡＭがリフレッシュ処理動作を行うようにし、
これを交互に繰返え丁ことＫより、記憶装置全体として
、見掛上、リフレッシュ時間が無くなるようにしたもの
でろる。

〔発明が解決しようとする問題点〕

前記従来技術は、アドレスをｌ’ｌｌＮから順次カウン
トアツプしながら、データの書込み、読出しを行う場合
に効果的であるが、ランダムなアドレスによるダイナミ
ックＲＡＭのアクセス処理動作については配属されてお
らず、ランダムなアドレスによるダイナミックＲＡＭの
アクセス時に、リフレッシュによる待ち時間が生じるこ
とがあるという問題点がある。

本発明の目的は、連続的なアドレスによるアクセス時に
も、また、ランダムなアドレスによるアクセス時にも、
リフレッシュによるメモリアクセスの待ち時間を無くす
ことができ、また、記憶装置を構成するダイナミックＲ
ＡＭのバンク分割が多くなるほど、リフレッシュによる
メモリアクセスの待ちが起きる１４率を低くすることが
できるようにしたダイナミックメモリアクセス方法を提
供することにある。

〔問題点を解決するための手段〕

本発明によれば、前記目的は、記憶装置を複数のバンク
に分割し、リフレッシュ可能サイクルをメモリアクセス
サイクルのバンク数倍の周期に設定し、リフレッシュ可
能サイクル内の一番最後のメモリアクセスサイクルをリ
フレッシュ優先とし、その他のメモリアクセスサイクル
をメモリアクセス優先とし、リフレッシュ要求があれば
、メモリアクセス優先のメモリアクセスサイクルにおい
て、メモリアクセスを実行しているバンク以外のバンク
のリフレッシュを実行し、リフレッシュ優先のメモリア
クセスサイクルにおいて、リフレッシュ処理が終了して
いないバンクは、リフレッシュ処理を優先して実行する
ことにより達成される。

〔作　用〕

リフレッシュ可能サイクルは、メモリアクセスサイクル
のバンク数倍の周期に設定され、リフレッシュ可能サイ
クル内の一査最後のメモリアクセスサイクルをリフレッ
シュ優先とし、その他のメモリサイクルをメモリアクセ
ス優先とし、メモリアクセスを実行しているバンク以外
のパフ　り＆−１、リフレッシュ動作が可能とされてい
る。リフレッシュ要求があれは、リフレッシュ可能サイ
クルが始まると同時に、全てのバンクのリフレッシュ要
求フラグがセットされ、リフレッシュを実行し九バンク
は、リフレッシュ要求フラグをリセットし、前配りフレ
ッシュ可能サイクル内の一番最後のメモリアクセスサイ
クルにおいて、リフレッシュ要求フラグがセットされて
いて、かつ、メモリアクセス要求のあるバンクは、リフ
レッシュ処理を優先して実行し、メモリアクセス要求を
待たせるようにする。これにより、誤動作すること無く
、全゛　　てのバンクをリフレッシュすることができ、
ランダムなアドレスによる、おるいは連続的なアドレス
によるメモリアクセス時に、メモリアクセスが待たされ
る確率を少なくすることができろ。

〔実施例〕

以下、本発明によるダイナミックメモリのアクセス方法
の一実施例を図面により詳細に説明する。

第１図は本発Ｅ！Ａを実施する記憶装置の一実施例の偽
成図、第２図、第３図はその動作を説明するタイムチャ
ートである。第１図において、工はバンクセレクタ、２
はリフレッシュ可能サイクルカウンタ、３はリフレッシ
ュアドレスカウンタ、４．５はアドレス切換回路、６．
７はダイナミックメモリ、８．９はリフレッシュ要求フ
ラグセットフリップフロップである。

本発明が実施される記憶装置の一実施例は、第１図に示
すように、記憶装置のメモリバンクを構成するダイナミ
ックメモリ６．７と、アドレス切換回路４．５と、バン
クセレクタ１とを主要な構成狭素として構成されている
。バンクセレクタ１は、図示しない制御回路から与えら
れるデータアドレスの内接により、次にアクセスすべき
バンクを指定する毎号Ａａ、Ａｂを発する。リフレッシ
ュ可能サイクルカウンタ２は、図示しない制御回路から
与えられるりフレッシュ・リクエストパルスＲ鼠Ｐを検
知後、メモリアクセスサイクルをカウントアツプし、そ
の値がバンク数と一致したとき、リフレッシュ優先パル
スＨｐ　ｆ＜発生し、まり、リフレッシュアドレスカウ
ンタ３は、前ｄピリフレッシュ・リクエストパルスＲａ
ｐ　ｋ計数し、リフレッシュアドレス几ｅを発生する。

アドレス切換回路４．５は、前記データアドレスとりフ
レッシュアドレスＲｅが与えられ、リフレッシュ要求信
号Ｒａ１％石２が供給されている間、リフレッシュアド
レス几Ｃを出力し、それ以外の期間にデータアドレスを
出力する。ダイナミックメモリ６．７は、夫々記憶装置
のメモリバンクであり、アドレス切換回路４．５の出力
によつ℃、データのアクセスアドレスまたはリフレッシ
ュアドレスＲ，が与、ｔられ、ＡＮＬ）ゲート１４．１
５からのリフレッシュ豊水侶号几、、、Ｒ１！Ｉ２ある
いはＡＮＤゲート１２．１３かものメモリアクセス要求
信号Ａ翼ｌ、Ａ凰２により、メモリアクセス動作めろい
はリフレッシュ製作を実行する。なお、第１図には省略
されているか、ダイナミックメモリ６．７には、各種制
御１８号、データ入出力信号等が与えられている。フリ
ップフロップ８．９は、リフレッシュ要求フラグでめり
、リフレッシュ要求があればセットされ、対応するバン
クのダイナミックメモリ６．７がりフレッシュされれば
リセットされる。ＡＮＤ回路１０．１１は、’）７レツ
シユ可能サイクルの最後のアクセスサイクルで、リフレ
ッシュ要求フラグがセット状態にるるときのみ１″を出
力し、インバータ１６．１７ｔ−介してＡＮＤゲート１
２．１３の出力をＭＯ”とし、メモリアクセス要求１占
号ＡｊＬ１゜Ａ１２が出力されないようにする。ＡＮＤ
ゲート１２．１３は、リフレッシュ可能サイクルの一査
最後のメモリアクセスサイクルで、かつ、リフレッシュ
要求フラグがセットされていないときめるいはその他の
メモリアクセスサイクルで、バンクセレクタ１により指
定されたバンクのダイナミックメ化り６．７にメモリア
クセス要求１Ｍ号ＡＲ１、Ａ鳳２を出力する。ＡＮＬ）
ゲート１４．１５は、リフレッシュ要求フラグがセット
されていて、かつ、ＡＮＤゲー）１２．１３かもメモリ
アクセス要求信号Ａ　Ｂ　１　。

Ａ１２が出力されていないとき、インバータ１８．１９
を介して制御され、リフレッシュ安求優号Ｒ，１，几、
８２を出力する。

前述のように構成された本発明の笑施例の動作を第２図
、第３図に示すタイミングチャートに鬼づいて、以下に
説明する。

第２図に示すタイミングチャートは、リフレッシュ可能
サイクルの最後のメモリアク礒スサイクルにおいて、メ
モリアクセス動作とリフレッシュ動作が同一のメモリバ
ンクで競合しなかった場合の記憶装置の動作を示してお
り、以下この場合の動作を説明する。

まず、時刻ｌ１ｌｏにおいて、データアドレスが与えら
れ、バンクセレクタ１がバンク指定信号Ａａを”１”と
し、　　Ａｂを０”にするものとし、また。

時刻Ｔ０で始まるメモリアクセスサイクルが、リフレッ
シュ可能サイクルでなく、従って、す７レツクユ・リク
エストパルス几ｌＰがｌＩＯ”であるとする。この場合
、ＡＮＬ）ゲート１３及び１５の出力でおるメモリアク
セス要求佑号ＡＲ２及びリフレッシュ要求信号ＲＢ２は
、共に、′０″とされるので、メモリバンクであるダイ
ナミックメモリ７は、メモリアクセス動作、リフレッシ
ュ動作のいずれも実行しない。ＡＮＤゲート１２の出力
であるメモリアクセス豊水信号ＡＲＩは、バンク指定信
号Ａ。

が１″であることを受けて１１”となり、ＡＮＤゲート
１４の出力であるリフレッシュ要求信号Ｒａｌは０”と
なっているので、アドレス切換回路４は、データアドレ
スを選択してメモリパンクであるダイナミックメモリ６
に与えろ。これにより、ダイナミックメモリ６は、メモ
リアクセス動作を実行する。

時刻Ｔ、において、データアドレスが与えられ、バンク
セレクタｌがバンク指足ｆｇ号Ａａ’６グＯ″とし、　
Ａｂを′１″にするものとし、また、リフレッシュ・リ
クエストパルス几凰Ｐが′１”とされて、時刻Ｔ、より
始まるメモリアクセスサイクルがリフレッシュ可能サイ
クルになるものとする。この場合、７リツプフロツプ８
．９は、リフレッシュ・リクエストパルスＲＢｐにより
セットされ、リフレッシュ要求フラグを１１′とする。

これにより、ＡＮＤゲート１２の出力であるメモリアク
セス要求人Ｍ１は０”とされ、ＡＮＤゲート１４の出力
でめるリフレッシュ要求信号り、は、“１”とされるの
で、アドレス切換回路４は、リフレッシュアドレスカウ
ンタ３の出力であるリフレッシュアドレスＲｅをダイナ
ミックメモリ６に供給して、ダイナミックメモリ６にリ
フレッシュ動作を行わせる。

同時に、７リツプフロツプ８は、リセットされ、リフレ
ッシュ要求フラグをリセットする。前述と並行して、Ａ
ＮＤケート１３の出力であるメモリアクセス要求信号Ａ
ｌＩ２は′″１″とされ、ＡＮＤゲート１５の出力でめ
ろりフレッシュ要求信号は０″とされるので、アドレス
切換回路５は、データアドレスｔＳ択してダイナミック
メモリ７に与える。

これＫより、ダイナミックメモリ７は、メモリアクセス
動作を実行する。

続く時刻Ｉｌ＋、におい℃、新たなデータアドレスが与
えられ、バンクセレクタ１がバンク指定信号Ａｎｔ″′
１”とし、Ａｂを′０′とするものとする。

この場合、リフレッシュ可能サイクルカクンタ２は、第
１図に示″ｆ記憶装置が２バンク構成であるので、リフ
レッシュ可能サイクルの最後のサイクルを伎出し、リフ
レッシュ優先パルス几Ｐを出力する。ＡＮＬ）ゲート１
２の出力でおるメモリアクセス要求信号Ａｌｌは、前回
のメモリアクセスサイクルで、フリップフロップ８がす
でにリセットされているので、′１”とされ、ＡＮｌ）
ゲート１４の出力であるリフレッシュ要求１ｇ号Ｒ，ｌ
はθ′とされる。このため、アドレス切換回路４は、デ
ータアドレスをダイナミックメモリ６に与え、ダイナミ
ックメモリは、メモリアクセス動作ｅ％行する。

前述と並行して、ＡＮｌ）ゲート１３の出力であるメモ
リアクセス要求１ｇ号Ａ１２は′Ｏ”とされ、ＡＮＤゲ
ート１５の出力でめるリフレッシュ要求イぎ号Ｒｍｚは
１”とされるので、アドレス切換回路５は、リフレッシ
ュアドレスｉｔｅ’４ダイナミックメモリ７に供給し、
ダイナミックメモリ７にリフレッシュ動作を行わせる。

同時に、フリップ７０ツブ９はリセットされ、リフレッ
シュ要求フラグ全リセットする。

前述し次第２図に示すタイミングチャートに従った動作
で、リフレッシュ可能サイクル内、図示実施例では、時
刻Ｉｒ、　、　Ｔ８間の２メモリアクセスサイクル内で
、２個のバンクのリフレッシュｍ作が終了し、また、同
時に２回のメモリアクセス動作が行われたことになる。

第３図に示すタイミングチャートは、リフレッシュ可能
サイクルの最後のメモリアクセスサイクルにおいて、メ
モリアクセス動作とりフレッシュ動作が同一のメモリバ
ンクで競合した場合の記憶装置の動作を示しており、次
にこの場合の動作を説明する。

セスブイフチ動作は、第２図で説明した場合と全く同一
である。

いま、時刻Ｔ、において、新たなデータアドレスが与え
られ、バンクセレクタ１が、前回のメモリアクセスサイ
クル時と同じに、バンク指定信号Ａｓｋ″０″として、
Ａｂを１″とするものとする。

この場合、前回のメモリアクセスサイクル時に、ダイナ
ミックメモリ７はリフレッシュされていないため、７リ
ツグ７０ツブ９はセットされたままでおり、また、リフ
レッシュ優先パルスｋＬＰが１とされているので、ＡＮ
Ｌ）回路１１の出力が′１″とされ、この出力″１′が
インバータ１７を介してＡＮＤゲート１３に印加される
。このため、ＡＮＤゲート１３の出力であるメモリアク
セス要求信号は、メモリアクセス要求を待たせたまま０
″とされ、ＡＮＤゲート１５の出力であるリフレッシュ
要求信号Ｒ３２は１”となる。これにより、アドレス切
換回路５は、リフレッシュアドレスＲｅ全ダイナミック
メモリ７に供舖して、ダイナミックメモリ７にリフレッ
シュ動作を行わせる。同時に７リツプフロツク９はリセ
ットされ、リフレッシュ蓋求フラグをリセットする。一
方、ダイナミックメモリ６に対するＡＮＩ）ケート１２
．１４の出力であるメモリアクセス要求信号ＡＲ１及び
リフレッシュ要求信号ＲａｔはｌＯ″とされるので、ダ
イナミックメモリ６は、メモリアクセス動作、リフレッ
シュ動作のいずれも実行しない。

前述した第３図に示すタイミングチャートに従った動作
では、リフレッシュ可能サイクルとして指定された時刻
Ｔ１〜ｔｐ５間で、２個のバンクのリフレッシュ動作か
騒了し、リフレッシュ可能サイクルの最後のメモリアク
セスで、リフレッシュ動作と競合したメモリアクセスが
待たされることになる。

前述した本発明の実施例においては、記憶装置のメモリ
パンク数を２個としたが、本発明は、メモリバンク数を
さらに多数とした場合も全く同様に動作することができ
、しかも、さらに効果的である。

〔発明の効果〕

以上説明したように、本発明によれば、１個のメモリバ
ンクかメモリアクセス処理を行っている間、他の全ての
メモリバンクは、リフレッシュ動作を実行することか可
能であるので、連続的なアドレスによるメモリアクセス
要求に対してだけでなく、ランダムなアドレスによるメ
モリアクセス要求に対しても、リフレッシュ動作のため
に、メモリアクセス要求を待たせることがない。

【図面の簡単な説明】

第１図は本発明を実施する記憶装置の一実施例の構成図
、第２図、第３図はその動作を説明するタイムチャート
でおる。 ｌ・・・・・・バンクセレクタ、２・曲・リフレッシュ
可能サイクルカウンタ、３・・曲リフレッシュアドレス
カウンタ、４．５・・曲アドレス切侯回路、６．７・・
・・・・ダイナミックメモリ、８．９・・・・・・リフ
レッシュ要求フラグセット７リツプフロツク。 代理人　弁理士　　弐　顕次部（外１名）第２図 第３図

Claims (1)

【特許請求の範囲】
1. １、複数のメモリバンクより成る記憶装置において、リ
   フレッシュ可能サイクルをメモリアクセスサイクルのメ
   モリバンク数倍の周期に設定し、リフレッシュ可能サイ
   クル内の一番最後のメモリアクセスサイクルをリフレッ
   シュ処理優先とし、リフレッシュ可能サイクル内のその
   他のメモリアクセスサイクルをメモリアクセス処理優先
   とし、リフレッシュ可能サイクル内のメモリアクセス処
   理優先のメモリアクセスサイクルでメモリアクセスが無
   かつたメモリバンクは、全てリフレッシュ処理を実行し
   、リフレッシュ処理優先のメモリアクセスサイクルで、
   リフレッシュ処理の終了していないメモリバンクがメモ
   リアクセスを受けた場合、そのメモリバンクは、リフレ
   ッシュ処理を優先させて実行し、メモリアクセスを待た
   せるようにすることを特徴とするダイナミックメモリア
   クセス方法。