JPS6323581B2 - - Google Patents
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- JPS6323581B2 JPS6323581B2 JP58166898A JP16689883A JPS6323581B2 JP S6323581 B2 JPS6323581 B2 JP S6323581B2 JP 58166898 A JP58166898 A JP 58166898A JP 16689883 A JP16689883 A JP 16689883A JP S6323581 B2 JPS6323581 B2 JP S6323581B2
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- JP
- Japan
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- pointer
- data
- buffer memory
- circuit
- flip
- Prior art date
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Links
- 230000015654 memory Effects 0.000 claims description 58
- 238000010586 diagram Methods 0.000 description 4
- 238000013500 data storage Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は制御装置等に用いられるバツフアメモ
リに係り、特に該バツフアメモリが２分割で構成
され、一つは偶数アドレス時に他方は奇数アドレ
ス時にデータの書込みが行われ、前記バツフアメ
モリを書込み可能状態とするライトイネーブル信
号はポインタの最下位ビツトの偶数か奇数かによ
り、どちらのバツフアメモリをアクセスするかを
決定するバツフア制御回路に関する。
リに係り、特に該バツフアメモリが２分割で構成
され、一つは偶数アドレス時に他方は奇数アドレ
ス時にデータの書込みが行われ、前記バツフアメ
モリを書込み可能状態とするライトイネーブル信
号はポインタの最下位ビツトの偶数か奇数かによ
り、どちらのバツフアメモリをアクセスするかを
決定するバツフア制御回路に関する。
(b) 技術の背景
一般に制御装置等のマシンサイクルに比べメモ
リ（バツフアメモリ）のサイクルタイムは短い。
そこでバツフアメモリを２分割で構成し、１マシ
ンサイクル内にバツフアメモリへ２回の書込み読
出しを行うことにより、高速化が計られている。
この場合該バツフアメモリのアドレスを保持する
ポインタの最下位ビツトにより、どちらのバツフ
アメモリにデータの書込みをするかを決定し、２
分割されたバツフアメモリを交互にアクセスして
いる。又磁気デイスク制御装置のように、磁気デ
イスク装置からは２バイト単位でデータ転送さ
れ、チヤネルに対しては１バイト単位でデータ転
送される場合のような、データ転送サイズが異な
るものを扱う制御装置ではバツフアメモリを２組
設けて対応する必要がある。この場合一方のバツ
フアメモリには偶数アドレス時に他方のバツフア
メモリには奇数アドレス時にデータの書込みを行
う。これは該バツフアメモリを書込み可能状態と
するライトイネーブル信号をポインタの最下位ビ
ツトにより作成することにより行われる。しかし
バツフアメモリにデータが書込まれてからポイン
タはインクリメントされる為、次のデータの書込
みをしようとする時、ポインタの情報が安定する
までに時間が掛かるという欠点がある。これはポ
インタがLSI等の素子で構成されているためであ
り、素子の特性により決まるものである。従つて
ポインタが安定してからライトイネーブルの信号
を作成していてはデータの書込みに間に合わなく
なる。第１図はこのような従来技術を説明するた
めの回路のブロツク図で、第２図は第１図の動作
を説明するタイムチヤートである。第１図、第２
図を用いて説明する。まず端子Ｄからはクロツク
が入り、ライトイネーブル起動回路４’及びラト
イネーブル作成回路４にタイミングを与える。端
子Ｃからはデータバスレデイ信号がライトイネー
ブル起動回路４’に入力される。このデータバス
レデイ信号が立ち上がるとAND回路１３は端子
Ｄからのクロツクをレジスタ１に与え、端子Ｂよ
り入る書込みデータをレジスタ１に格納する。従
つてレジスタ１にはａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ
と順次格納され、１クロツク遅れて順次読出され
バツフアメモリ２及び３に送出される。転送デー
タが無くなつてデータバスレデイ信号が立ち下が
ると、データの格納を中断する。ライトイネーブ
ル起動回路４’は端子Ｃのデータバスレデイ信号
の立ち上がりでレジスタイネーブル信号２３をラ
イトイネーブル作成回路４に送出する。ライトイ
ネーブル作成回路４はレジスタイネーブル信号２
３によりライトサイクル信号２２をAND回路１
１及びライトイネーブル起動回路４’に送出す
る。ポインタ１２はバツフアメモリ２及び３にレ
ジスタ１から読出されたデータを書込む為のアド
レスを保持するレジスタで、アドレスＡを送出し
てデータａを書込むと、インクリメントされアド
レスＡ＋１を送出しデータｂを書込む。順次前記
動作を繰り返しアドレスＡ＋２、Ａ＋３の如くア
ドレスを進める。そしてバツフアメモリ２又は３
にレジスタ１から読出されたデータが書込まれる
度にインクリメントされ、最下位ビツトは奇数、
偶数と変化する。AND回路１１はポインタ１２
の動作タイミングとしてライトサイクル信号２２
により端子Ｄからのクロツクをポインタ１２に与
える。ポインタ１２の最下位ビツトはライトイネ
ーブル作成回路４に送出され、この最下位ビツト
が奇数か偶数か（“１”か“０”か）によつてバ
ツフアメモリ２又はバツフアメモリ３へライトイ
ネーブル信号２０，２１を送出する。レジスタイ
ネーブル信号２３の送出により、ライトイネーブ
ル作成回路４が起動し、クロツクＤと同期して
ライトイネーブル信号２０をバツフアメモリ２へ
送出する。ポインタ１２の指示するアドレスはあ
らかじめＡに保持されているため、レジスタ１に
格納されたａがバツフアメモリ２へ書込まれる。
そしてポィンタ１２はクロツクＤに時にＡ＋１
にインクリメントされるが、第２図に示すように
ポインタ１２はクロツクＤの半サイクルの間（斜
線で示す部分）は不安定な状態であり、この時に
ライトイネーブル信号は作成されない。ライトイ
ネーブル信号はクロツクＤに同期して送出される
ため、クロツクＤの中間では送出されず、次のク
ロツクＤの到来により、ライトイネーブル信号
２１がバツフアメモリ３へ送出され、レジスタ１
に格納されたｂが書込まれる。そして次のクロツ
クＤによりポインタ１２はＡ＋２にインクリメ
ントされる。以下順次レジスタ１に格納されたデ
ータがバツフアメモリ２，３に書込まれる。この
ようにポインタはクロツクの１サイクル毎に偶
数、奇数のアドレスを送出し、バツフアメモリに
はこのポインタのアドレスによつて交互にデータ
が書込まれる。この書込みに必要なライトイネー
ブル信号はこのクロツクに同期して与えられるが
ポインタはバツフアメモリにデータが書込まれて
からインクリメントされる為、クロツクの中間で
ポインタの情報が安定する。そのためにポインタ
の情報が安定してからライトイネーブル信号を作
成すると１サイクルずれてクロツクの中間でしか
供給出来ないという不都合が生じる。その結果１
サイクル待つてからライトイネーブル信号を作成
してデータの書込みを行うこととなり、連続して
書込みすることが不可能となる為、その対策が求
められている。
リ（バツフアメモリ）のサイクルタイムは短い。
そこでバツフアメモリを２分割で構成し、１マシ
ンサイクル内にバツフアメモリへ２回の書込み読
出しを行うことにより、高速化が計られている。
この場合該バツフアメモリのアドレスを保持する
ポインタの最下位ビツトにより、どちらのバツフ
アメモリにデータの書込みをするかを決定し、２
分割されたバツフアメモリを交互にアクセスして
いる。又磁気デイスク制御装置のように、磁気デ
イスク装置からは２バイト単位でデータ転送さ
れ、チヤネルに対しては１バイト単位でデータ転
送される場合のような、データ転送サイズが異な
るものを扱う制御装置ではバツフアメモリを２組
設けて対応する必要がある。この場合一方のバツ
フアメモリには偶数アドレス時に他方のバツフア
メモリには奇数アドレス時にデータの書込みを行
う。これは該バツフアメモリを書込み可能状態と
するライトイネーブル信号をポインタの最下位ビ
ツトにより作成することにより行われる。しかし
バツフアメモリにデータが書込まれてからポイン
タはインクリメントされる為、次のデータの書込
みをしようとする時、ポインタの情報が安定する
までに時間が掛かるという欠点がある。これはポ
インタがLSI等の素子で構成されているためであ
り、素子の特性により決まるものである。従つて
ポインタが安定してからライトイネーブルの信号
を作成していてはデータの書込みに間に合わなく
なる。第１図はこのような従来技術を説明するた
めの回路のブロツク図で、第２図は第１図の動作
を説明するタイムチヤートである。第１図、第２
図を用いて説明する。まず端子Ｄからはクロツク
が入り、ライトイネーブル起動回路４’及びラト
イネーブル作成回路４にタイミングを与える。端
子Ｃからはデータバスレデイ信号がライトイネー
ブル起動回路４’に入力される。このデータバス
レデイ信号が立ち上がるとAND回路１３は端子
Ｄからのクロツクをレジスタ１に与え、端子Ｂよ
り入る書込みデータをレジスタ１に格納する。従
つてレジスタ１にはａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ
と順次格納され、１クロツク遅れて順次読出され
バツフアメモリ２及び３に送出される。転送デー
タが無くなつてデータバスレデイ信号が立ち下が
ると、データの格納を中断する。ライトイネーブ
ル起動回路４’は端子Ｃのデータバスレデイ信号
の立ち上がりでレジスタイネーブル信号２３をラ
イトイネーブル作成回路４に送出する。ライトイ
ネーブル作成回路４はレジスタイネーブル信号２
３によりライトサイクル信号２２をAND回路１
１及びライトイネーブル起動回路４’に送出す
る。ポインタ１２はバツフアメモリ２及び３にレ
ジスタ１から読出されたデータを書込む為のアド
レスを保持するレジスタで、アドレスＡを送出し
てデータａを書込むと、インクリメントされアド
レスＡ＋１を送出しデータｂを書込む。順次前記
動作を繰り返しアドレスＡ＋２、Ａ＋３の如くア
ドレスを進める。そしてバツフアメモリ２又は３
にレジスタ１から読出されたデータが書込まれる
度にインクリメントされ、最下位ビツトは奇数、
偶数と変化する。AND回路１１はポインタ１２
の動作タイミングとしてライトサイクル信号２２
により端子Ｄからのクロツクをポインタ１２に与
える。ポインタ１２の最下位ビツトはライトイネ
ーブル作成回路４に送出され、この最下位ビツト
が奇数か偶数か（“１”か“０”か）によつてバ
ツフアメモリ２又はバツフアメモリ３へライトイ
ネーブル信号２０，２１を送出する。レジスタイ
ネーブル信号２３の送出により、ライトイネーブ
ル作成回路４が起動し、クロツクＤと同期して
ライトイネーブル信号２０をバツフアメモリ２へ
送出する。ポインタ１２の指示するアドレスはあ
らかじめＡに保持されているため、レジスタ１に
格納されたａがバツフアメモリ２へ書込まれる。
そしてポィンタ１２はクロツクＤに時にＡ＋１
にインクリメントされるが、第２図に示すように
ポインタ１２はクロツクＤの半サイクルの間（斜
線で示す部分）は不安定な状態であり、この時に
ライトイネーブル信号は作成されない。ライトイ
ネーブル信号はクロツクＤに同期して送出される
ため、クロツクＤの中間では送出されず、次のク
ロツクＤの到来により、ライトイネーブル信号
２１がバツフアメモリ３へ送出され、レジスタ１
に格納されたｂが書込まれる。そして次のクロツ
クＤによりポインタ１２はＡ＋２にインクリメ
ントされる。以下順次レジスタ１に格納されたデ
ータがバツフアメモリ２，３に書込まれる。この
ようにポインタはクロツクの１サイクル毎に偶
数、奇数のアドレスを送出し、バツフアメモリに
はこのポインタのアドレスによつて交互にデータ
が書込まれる。この書込みに必要なライトイネー
ブル信号はこのクロツクに同期して与えられるが
ポインタはバツフアメモリにデータが書込まれて
からインクリメントされる為、クロツクの中間で
ポインタの情報が安定する。そのためにポインタ
の情報が安定してからライトイネーブル信号を作
成すると１サイクルずれてクロツクの中間でしか
供給出来ないという不都合が生じる。その結果１
サイクル待つてからライトイネーブル信号を作成
してデータの書込みを行うこととなり、連続して
書込みすることが不可能となる為、その対策が求
められている。
(c) 発明の目的
本発明の目的は上記要望に基づき、ポインタの
最下位ビツトをフリツプフロツプに取り込んでお
き、バツフアメモリに書込みする度に前記フリツ
プフロツプが反転するようにし、該フリツプフロ
ツプの反転でライトイネーブル信号を作成するこ
とで、連続的にバツフアメモリに書込みが可能と
なるようにした効率の良いバツフア制御回路を提
供することにある。
最下位ビツトをフリツプフロツプに取り込んでお
き、バツフアメモリに書込みする度に前記フリツ
プフロツプが反転するようにし、該フリツプフロ
ツプの反転でライトイネーブル信号を作成するこ
とで、連続的にバツフアメモリに書込みが可能と
なるようにした効率の良いバツフア制御回路を提
供することにある。
(d) 発明の構成
本発明の構成は２個のバツフアメモリと、これ
らのバツフアメモリに書込むべきアドレスを指示
しこれらのバツフアメモリに書込まれるたびにイ
ンクリメントされるポインタと、このポインタが
インクリメントされる際に次に現れるこのポイン
タの最下位ビツトが奇数か偶数かを判定する手段
と、この判定手段の結果が奇数の時は第１のバツ
フアメモリにライトイネーブル信号を送出し偶数
の時は第２のバツフアメモリにライトイネーブル
信号を送出するライトイネーブル作成手段とを備
えるようにしたものである。
らのバツフアメモリに書込むべきアドレスを指示
しこれらのバツフアメモリに書込まれるたびにイ
ンクリメントされるポインタと、このポインタが
インクリメントされる際に次に現れるこのポイン
タの最下位ビツトが奇数か偶数かを判定する手段
と、この判定手段の結果が奇数の時は第１のバツ
フアメモリにライトイネーブル信号を送出し偶数
の時は第２のバツフアメモリにライトイネーブル
信号を送出するライトイネーブル作成手段とを備
えるようにしたものである。
(e) 発明の実施例
本発明はポインタの最下位ビツトがバツフアメ
モリにデータが書込まれる度にインクリメントさ
れて、偶数、奇数と変化する周期性を利用し、フ
リツプフロツプを設けてバツフアメモリにデータ
が書込まれる度に前記フリツプフロツプが反転す
るようにし、該フリツプフロツプの反転でライト
イネーブル信号を作成することで、連続的にバツ
フアメモリに書込みが可能となるようにしたもの
で、且つ、バツフアメモリに送出されるライトイ
ネーブル信号の送出順序は、常に前記バツフアメ
モリに交互にデータが書込まれるようにしたもの
である。
モリにデータが書込まれる度にインクリメントさ
れて、偶数、奇数と変化する周期性を利用し、フ
リツプフロツプを設けてバツフアメモリにデータ
が書込まれる度に前記フリツプフロツプが反転す
るようにし、該フリツプフロツプの反転でライト
イネーブル信号を作成することで、連続的にバツ
フアメモリに書込みが可能となるようにしたもの
で、且つ、バツフアメモリに送出されるライトイ
ネーブル信号の送出順序は、常に前記バツフアメ
モリに交互にデータが書込まれるようにしたもの
である。
第３図は本発明の一実施例を示す回路のブロツ
ク図で、第４図は第３図の動作を説明するタイム
チヤートである。同図において第１図、第２図と
同一部分は同一記号で表す。第３図、第４図を用
いて説明する。まず端子Ｄからはクロツクが入
り、フリツプフロツプ１５、AND回路１３，１
１，７及びラトイネーブル作成回路４にタイミン
グを与える。端子Ｃからはデータバスレデイ信号
がAND回路１６，１３及びNOT回路１７に入
る。このデータバスレデイ信号が立ち上がると
AND回路１３は端子Ｄからのクロツクをレジス
タ１に与え、端子Ｂより入る書込みデータをレジ
スタ１に格納する。従つてレジスタ１にはａ，
ｂ，ｃ，ｄ，ｅ，ｆ，ｇと順次格納され、１クロ
ツク遅れて順次読出されバツフアメモリ２及び３
に送出される。転送データが無くなつてデータバ
スレデイ信号が立ち下がると、データの格納を中
断し、再びデータバスレデイ信号の立ち上がりで
次のデータｈ，ｉ，ｊと又転送データを順次格納
し、１クロツク遅れてバツフアメモリ２及び３に
送出する。AND回路１６はフリツプフロツプ１
５がセツトされていない時NOT回路１４の出力
が“１”となる為、端子Ｃのデータバスレデイ信
号の立ち上がりでフリツプフロツプ１５をセツト
する。フリツプフロツプ１５がセツトされるとレ
ジスタイネーブル信号２３がライトイネーブル作
成回路４に送出される。ライトイネーブル作成回
路４はレジスタイネーブル信号２３によりライト
サイクル信号２２をOR回路５、AND回路１１及
び１８に送出する。AND回路１６はフリツプフ
ロツプ１５がセツトされるとNOT回路１４の出
力が“０”となる為、一旦“１”とした出力を又
“０”とする。従つてNAND回路８，９及びOR
回路５にパルスを送出する。ポインタ１２はバツ
フアメモリ２及び３にレジスタ１から読出された
データを書込む為のアドレスを保持するレジスタ
で、アドレスＡを送出してデータａを書込むと、
インクリメントされアドレスＡ＋１を送出しデー
タｂを書込む。順次前記動作を繰り返しアドレス
Ａ＋２、Ａ＋３の如くアドレスを進める。そして
バツフアメモリ２又は３にレジスタ１から読出さ
れたデータが書込まれる度にインクリメントさ
れ、最下位ビツトは奇数、偶数と変化する。
AND回路１１はポインタ１２の動作タイミング
としてライトサイクル信号２２により端子Ｄから
のクロツクをポインタ１２に与える。ポインタ１
２の最下位ビツトはNOT回路１０、NAND回路
８及び９に送出され、前記の如くAND回路１６
から送出されたパルスによりフリツプフロツプ６
のスタート時の出力の極性を決定する。即ちポイ
ンタ最下位ビツトが“１”の時はNOT回路１０
の出力は“０”でNAND回路８の出力は“１”
となる。又NAND回路９は前記AND回路１６か
らのパルスとポインタ１２の最下位ビツトが
“１”の為出力が“０”となる。従つてフリツプ
フロツプ６の端子Ｊが“１”端子Ｋは“０”の為
フリツプフロツプ６の出力は“１”であり、ポイ
ンタ最下位ビツトが“０”ならばその逆でフリツ
プフロツプ６の出力は“０”となる。以後はフリ
ツプフロツプ６のＪ，Ｋ端子共“１”の為、
AND回路７を経て与えられるクロツクによりフ
リツプフロツプ６の出力は“０”“１”と反転を
繰り返す。AND回路７はOR回路５を経て与えら
れるAND回路１６からのパルスと続いてライト
イネーブル作成回路４から送出されるライトサイ
クル信号２２により、前記の如く端子Ｄからのク
ロツクをフリツプフロツプ６に供給する。ライト
イネーブル作成回路４はフリツプフロツプ６から
の反転信号によりライトイネーブル信号２０及び
２１を交互に送出する。この場合ライトイネーブ
ル信号２０を先に送出するか、ライトイネーブル
信号２１を先に送出するかの送出順序は、バツフ
アメモリ２にデータを書込むか、又はバツフアメ
モリ３に書込むかによるが、これは前記のごとく
スタート時のポインタ１２の最下位ビツトの奇
数、偶数でフリツプフロツプ６の出力極性が決定
されるため、該極性によりライトイネーブル作成
回路４が決定する。ポインタのアドレスＡが偶数
で、フリツプフロツプ６の出力が“０”の時ライ
トイネーブル信号２０が送出されるとすれば、書
込みデータａはバツフアメモリ２に書込まれ、次
のライトイネーブル信号２１によりデータｂはバ
ツフアメモリ３に書込まれる。上記動作を繰り返
し、データｃ，ｄ，ｅと順次バツフアメモリ２又
は３に交互に書込まれる。端子Ｃのデータバスレ
デイ信号が立ち下がるとNOT回路１７の出力は
“１”となり、ANDの回路１８はライトサイクル
信号２２とによりオンとなつてフリツプフロツプ
１５をリセツトする。従つてレジスタイネーブル
信号２３が“０”となり、ライトイネーブル作成
回路４は動作を停止する。従つてライトサイクル
信号２２も立ち下がり、フリツプフロツプ６及び
ポインタ１２も停止する。
ク図で、第４図は第３図の動作を説明するタイム
チヤートである。同図において第１図、第２図と
同一部分は同一記号で表す。第３図、第４図を用
いて説明する。まず端子Ｄからはクロツクが入
り、フリツプフロツプ１５、AND回路１３，１
１，７及びラトイネーブル作成回路４にタイミン
グを与える。端子Ｃからはデータバスレデイ信号
がAND回路１６，１３及びNOT回路１７に入
る。このデータバスレデイ信号が立ち上がると
AND回路１３は端子Ｄからのクロツクをレジス
タ１に与え、端子Ｂより入る書込みデータをレジ
スタ１に格納する。従つてレジスタ１にはａ，
ｂ，ｃ，ｄ，ｅ，ｆ，ｇと順次格納され、１クロ
ツク遅れて順次読出されバツフアメモリ２及び３
に送出される。転送データが無くなつてデータバ
スレデイ信号が立ち下がると、データの格納を中
断し、再びデータバスレデイ信号の立ち上がりで
次のデータｈ，ｉ，ｊと又転送データを順次格納
し、１クロツク遅れてバツフアメモリ２及び３に
送出する。AND回路１６はフリツプフロツプ１
５がセツトされていない時NOT回路１４の出力
が“１”となる為、端子Ｃのデータバスレデイ信
号の立ち上がりでフリツプフロツプ１５をセツト
する。フリツプフロツプ１５がセツトされるとレ
ジスタイネーブル信号２３がライトイネーブル作
成回路４に送出される。ライトイネーブル作成回
路４はレジスタイネーブル信号２３によりライト
サイクル信号２２をOR回路５、AND回路１１及
び１８に送出する。AND回路１６はフリツプフ
ロツプ１５がセツトされるとNOT回路１４の出
力が“０”となる為、一旦“１”とした出力を又
“０”とする。従つてNAND回路８，９及びOR
回路５にパルスを送出する。ポインタ１２はバツ
フアメモリ２及び３にレジスタ１から読出された
データを書込む為のアドレスを保持するレジスタ
で、アドレスＡを送出してデータａを書込むと、
インクリメントされアドレスＡ＋１を送出しデー
タｂを書込む。順次前記動作を繰り返しアドレス
Ａ＋２、Ａ＋３の如くアドレスを進める。そして
バツフアメモリ２又は３にレジスタ１から読出さ
れたデータが書込まれる度にインクリメントさ
れ、最下位ビツトは奇数、偶数と変化する。
AND回路１１はポインタ１２の動作タイミング
としてライトサイクル信号２２により端子Ｄから
のクロツクをポインタ１２に与える。ポインタ１
２の最下位ビツトはNOT回路１０、NAND回路
８及び９に送出され、前記の如くAND回路１６
から送出されたパルスによりフリツプフロツプ６
のスタート時の出力の極性を決定する。即ちポイ
ンタ最下位ビツトが“１”の時はNOT回路１０
の出力は“０”でNAND回路８の出力は“１”
となる。又NAND回路９は前記AND回路１６か
らのパルスとポインタ１２の最下位ビツトが
“１”の為出力が“０”となる。従つてフリツプ
フロツプ６の端子Ｊが“１”端子Ｋは“０”の為
フリツプフロツプ６の出力は“１”であり、ポイ
ンタ最下位ビツトが“０”ならばその逆でフリツ
プフロツプ６の出力は“０”となる。以後はフリ
ツプフロツプ６のＪ，Ｋ端子共“１”の為、
AND回路７を経て与えられるクロツクによりフ
リツプフロツプ６の出力は“０”“１”と反転を
繰り返す。AND回路７はOR回路５を経て与えら
れるAND回路１６からのパルスと続いてライト
イネーブル作成回路４から送出されるライトサイ
クル信号２２により、前記の如く端子Ｄからのク
ロツクをフリツプフロツプ６に供給する。ライト
イネーブル作成回路４はフリツプフロツプ６から
の反転信号によりライトイネーブル信号２０及び
２１を交互に送出する。この場合ライトイネーブ
ル信号２０を先に送出するか、ライトイネーブル
信号２１を先に送出するかの送出順序は、バツフ
アメモリ２にデータを書込むか、又はバツフアメ
モリ３に書込むかによるが、これは前記のごとく
スタート時のポインタ１２の最下位ビツトの奇
数、偶数でフリツプフロツプ６の出力極性が決定
されるため、該極性によりライトイネーブル作成
回路４が決定する。ポインタのアドレスＡが偶数
で、フリツプフロツプ６の出力が“０”の時ライ
トイネーブル信号２０が送出されるとすれば、書
込みデータａはバツフアメモリ２に書込まれ、次
のライトイネーブル信号２１によりデータｂはバ
ツフアメモリ３に書込まれる。上記動作を繰り返
し、データｃ，ｄ，ｅと順次バツフアメモリ２又
は３に交互に書込まれる。端子Ｃのデータバスレ
デイ信号が立ち下がるとNOT回路１７の出力は
“１”となり、ANDの回路１８はライトサイクル
信号２２とによりオンとなつてフリツプフロツプ
１５をリセツトする。従つてレジスタイネーブル
信号２３が“０”となり、ライトイネーブル作成
回路４は動作を停止する。従つてライトサイクル
信号２２も立ち下がり、フリツプフロツプ６及び
ポインタ１２も停止する。
例えばデータをｇ迄書込んだところで端子Ｃの
データバスレデイ信号が立ち下がると、ポインタ
１２はバツフアメモリ２にデータｇの書込み完了
と共にインクリメントされて奇数となる。従つて
データｈを書込む時フリツプフロツプ６の出力は
“１”となりバツフアメモリ３からイネーブルと
なるようライトイネーブル信号２１が送出され
る。
データバスレデイ信号が立ち下がると、ポインタ
１２はバツフアメモリ２にデータｇの書込み完了
と共にインクリメントされて奇数となる。従つて
データｈを書込む時フリツプフロツプ６の出力は
“１”となりバツフアメモリ３からイネーブルと
なるようライトイネーブル信号２１が送出され
る。
第４図に示す如くポインタ１２がインクリメン
トされると同時にフリツプフロツプ６が反転す
る。前述したようにポインタ１２の状態が安定す
る迄にはクロツクＤの半サイクルを要するが、フ
リツプフロツプ６の状態はただちに安定する。従
つてクロツクＤの’’’…で発生するフリ
ツプフロツプ６の反転により、ライトイネーブル
信号２０，２１を作成すれば、フリツプフロツプ
６の反転とともにライトイネーブル信号を送出す
ることが可能であり、ポインタ１２の状態が安定
する迄待つ必要はなくなる。
トされると同時にフリツプフロツプ６が反転す
る。前述したようにポインタ１２の状態が安定す
る迄にはクロツクＤの半サイクルを要するが、フ
リツプフロツプ６の状態はただちに安定する。従
つてクロツクＤの’’’…で発生するフリ
ツプフロツプ６の反転により、ライトイネーブル
信号２０，２１を作成すれば、フリツプフロツプ
６の反転とともにライトイネーブル信号を送出す
ることが可能であり、ポインタ１２の状態が安定
する迄待つ必要はなくなる。
(f) 発明の効果
以上説明した如く、フリツプフロツプによりラ
イトイネーブル信号を作成しているため本発明は
ポインタの安定する迄の時間を待つ必要が無く、
連続してバツフアメモリにデータを書込むことが
可能で、且つバツフアメモリに書込む順序もポイ
ンタの最下位ビツトの奇数、偶数により決定され
るため、順序よく交互に書込むことが出来る。
イトイネーブル信号を作成しているため本発明は
ポインタの安定する迄の時間を待つ必要が無く、
連続してバツフアメモリにデータを書込むことが
可能で、且つバツフアメモリに書込む順序もポイ
ンタの最下位ビツトの奇数、偶数により決定され
るため、順序よく交互に書込むことが出来る。
第１図、第２図は従来技術を説明するための
図、第３図は本発明の一実施例を示す回路のブロ
ツク図、第４図は第３図の動作を説明するタイム
チヤートである。 １はレジスタ、２，３はバツフアメモリ、４は
ライトイネーブル作成回路、６，１５はフリツプ
フロツプ、１２はポインタである。
図、第３図は本発明の一実施例を示す回路のブロ
ツク図、第４図は第３図の動作を説明するタイム
チヤートである。 １はレジスタ、２，３はバツフアメモリ、４は
ライトイネーブル作成回路、６，１５はフリツプ
フロツプ、１２はポインタである。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２のバツフアメモリ１，２に交互
に書込みを行うに際し、 該第１及び第２のバツフアメモリに書き込むべ
きアドレスを指示し、該書込みごとにインクリメ
ントされるポインタ１２と、 該ポインタ１２の最下位ビツトを初期値とし、
該書込みごとに反転されるフリツプフロツプ６
と、 該フリツプフロツプ６の出力によつて定まる第
１のバツフアメモリ及び第２のバツフアメモリ
へ、ライトイネーブル信号を送出するライトイネ
ーブル作成手段４とを備えたことを特徴とするバ
ツフア制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16689883A JPS6059433A (ja) | 1983-09-10 | 1983-09-10 | バツフア制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16689883A JPS6059433A (ja) | 1983-09-10 | 1983-09-10 | バツフア制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6059433A JPS6059433A (ja) | 1985-04-05 |
| JPS6323581B2 true JPS6323581B2 (ja) | 1988-05-17 |
Family
ID=15839671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16689883A Granted JPS6059433A (ja) | 1983-09-10 | 1983-09-10 | バツフア制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH035071U (ja) * | 1989-05-24 | 1991-01-18 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62132416A (ja) * | 1985-12-04 | 1987-06-15 | Mitsubishi Electric Corp | デイジタル遅延回路 |
| FR2623349A1 (fr) * | 1987-11-18 | 1989-05-19 | Alcatel Thomson Faisceaux | Dispositif de retard d'au moins un train de donnees binaires a haut debit |
| US5255242A (en) * | 1990-12-17 | 1993-10-19 | Texas Instruments Incorporated | Sequential memory |
| JP4718292B2 (ja) * | 2005-10-05 | 2011-07-06 | 株式会社東海理化電機製作所 | スイッチボディの組付構造 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916049A (ja) * | 1982-07-19 | 1984-01-27 | Mitsubishi Electric Corp | バツフア回路 |
-
1983
- 1983-09-10 JP JP16689883A patent/JPS6059433A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916049A (ja) * | 1982-07-19 | 1984-01-27 | Mitsubishi Electric Corp | バツフア回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH035071U (ja) * | 1989-05-24 | 1991-01-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6059433A (ja) | 1985-04-05 |
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