JPS59116979A - インタフエ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 る２つのデジタル装置間のインタフェース回路に関する
。

この種のインタフェース回路は，記憶回路の書込みと読
出しが非同期で行なわれるから，読出しアドレス信号が
入力されてからセットアツプタイ・　ム内に読み出され
ると誤ったアドレスからデータが読み出される等という
不都合を解決するために。

従来のインタフェース回路は，■，き込み可能か、また
は読出し可能かを互いに知らせるためのフラグ信号を設
け、書き込み側は書き込み終了後に該フラグを上げ、読
み出し側は、該フラグの立っている時に読出しを行ない
、読出し終了後に該フラグを下けるようにしている。ま
た書き込み側は１、上記フラグが上っている時は書き込
みが禁止され、読出し側はフラグの下っている時は読出
しが禁止されるという手法によって情報の授受が行なわ
れる。従って従来のインタフェース回路では、読み出し
側がフラグの上っているのを認識して読み出し動作を終
了した後でなければ、書き込み側が次の書き込み動作が
できない。また、読出し側は、書き込み側がフラグの下
っているのを認識して書込み動作を終了しなければ次の
読出し動作に入れないということが生ずる。すなわち、
互いに相手側の動作に左右されながら書き込みまたは読
出しを制御しなければならないという欠点がある。

本発明の目的は、上述の従来の欠点を解決し、書き込み
側と読み出し側が相手の動作に影響を受けず、さらに読
み出し側が常時読み出し動作を実行できるインタフェー
ス回路を提供することにある０ 本発明のインタフェース回路は、書き込みデータ信号お
よびアドレス信号を入力し書込み信号の後縁によってリ
タイミングして出力する第１のりタイミング回路と、前
記書込み信号の前縁でエツジパルスを発生する微分回路
と、読出し側制御信号によって開閉されｍＪ配微分回路
の出力するエツジパルスを通過または遮断する第１のゲ
ート回路と、該第１のゲート回路を通過した前記エラジ
ノ（ルスによってセットされ前記書込み信号とは非同期
の読出し信号の後縁でリセットされるフリップフロップ
と、該フリップフロップの出力によって開閉され前記読
出し信号を通過させることによってＭ’Ｊ記読出し信号
のＩｉｌ縁変比変化点イミングが制御された書込みイネ
ーブル信号として出力する第２のゲート回路と％前記第
１のりタイミング回路の出力する書込みアドレス信号と
読出し側から入力された読出しアドレス信号とを入力し
前記第２のゲート回路の出力によって択一的に選択出力
する選択回路と、該選択回路の出力をアドレス入力とし
Ａｉｌ記第１のりタイミング回路の出力するデータ信号
を前記第２のゲート回路の出力する書込みイネ−、プル
信号の前縁によって書込むランダムアクセスメモリと、
該ランダムアクセスメモリの出力データを入力し前記読
出し信号の後縁によってリタイミング出力する第２のり
タイミング回路とを備えたことを特徴とする。

次に、本発明について、図面を参照して詳細に説明する
。

第１図は、本発明の一実施例を示すブロック図である。

すなわち、書き込み側から入力されるデータ信号ａ１お
よびアドレス信号ａ２は、入力端子１゜２から第１のり
タイミング回路７に入力され、入力端子３から入力する
書込み信号すの後縁によってリタイミング出力される。

第１のりタイミング回路７は、複数個のデータ入力端子
および出力端子を有するＤタイプエツジトリガのフリッ
プフロップである。第１のりタイミング回路７の出力す
るデータ信号ｃ１はランダムアクセスメモリ１３のデー
タ入力ＤＩに供給され、アドレス信号Ｃ２は選択回路１
２を経由してランダムアクセスメモリ１３のアドレス人
力Ａに供給される。選択回路１２には入力端子６から入
力する読出しアドレス信号ｉも入力されていて、選択回
路１２は上記２つの入力を後述する書込みイネーブル信
号ｊによって択一的に選択出力する。

一方、前記書込み信号すの前縁が微分回路８によっテエ
ッジバルスｄに変換されて第１のゲート回路９に入力さ
れる。第１のゲート回路９は入力端子４から入力する読
出し側の制御信号ｅがローレベルのとき閉じられ）・イ
レベルのとき開かれるＮＡＮＤゲートである。第１のゲ
ート回路９の出力信号ｇによってフリップフロップ１０
がセ・ントされ、入力端子５から入力する読出し信号ｆ
の前縁でフリップフロップ１０がリセットされる。フリ
ップフロップ１０はデータ人力りを接地し、セット人力
Ｓに前記出力信号ｇを入力し、クロック人力Ｔに読出し
信号ｆを入力させたＤタイプフリップフロップである。

フリップフロップ１００反転出力りおよび前記読出し信
号ｆが第２のゲート回路１１に入力され、第２のゲート
回路１１の出力信号は書込みイネーブル信号ｊどして前
記選択回路１２およびランダムアクセスメモリ１３に供
給される。第２のゲート回路１１はＮＡＮＤゲートで構
成されている。ランダムアクセスメモリ１３は、書込み
イネーブル信号ｊの前縁（立上り）で、選択回路１２の
出力する書込みアドレス信号ｃ２で指定されたアドレス
にデータ信号ｃ１を１き込む。その後書込みイネーブル
信号ｊがハイレベルのＭ　間中選択回路１２は前記読出
しアドレス信号ｉを選択出力する。従って、ランダムア
クセスメモリ１３の上記読出しアドレスから読出しデー
タ信号りが出力されて第２のりタイミング回路１４に供
給され、読出し信号ｆの後縁でリタイミングされて、読
出しデータ信号ｍが出力端子１５へ出力される。

次に、本実施例の動作について第２図および第３図のタ
イムチャートを参照して説明する。第２図は、書込み信
号すの立下り（前縁）のタイミングが、読出し側制御信
号ｅのローレベルの期間内にある場合の動作を示すタイ
ムチャートであり、第３図は書込み信号すの前縁が読出
し側制御信号ｅのハイレベルの期間内にある場合の動作
を示すタイムチャーしである。

先ず、第２図の場合について説明する。第２図（ａ）に
示すようなデータ信号ａおよび同図（ｂ）に示すような
読出し信号すが第１のりタイミング回路７に入力される
。アドレス信号ａ２も上記データ信号ａと同様である。

書込み信号すの後縁（立上り）でデータ信号ａがリタイ
ミングされた同図（ｃ）に示すようなデータ信号Ｃがメ
モリ１３のデータ入力ＤＩに供給され、同様なアドレス
信号ｃ２（第１図参照）が選択回路１２に入力される。

一方、前記書込み信号すの前縁（立下り）が微分回路８
によって検出されて同図（ｄ）に示すようなエラジノ（
ルスｄが出力される。しかし、同図（ｅ）に示すように
読出し側制御信号ｅがローレベルであるから上記エツジ
パルスｄは第１のゲート回路９で阻止される。

従って第１のゲート回路９の出力信号ｇは同図（ｇ５に
示すようにハイレベルのままでありフリップフロップ１
０はセットされない。すなわち、フリップフロップ１０
の反転出力りは同図（ｈ）に示すようにハイレベルの１
１である。従って同図（ｆ）に示すような読出し信号ｆ
は、そのまま第２のゲート回路１１で反転され同図Ｕ）
に示すような書込みイネーブル信号ｊが選択回路１２お
よびランダムアクセスメモリ１３に供給される。ランダ
ムアクセスメモリ１３は、データ入力ＤＩに入力してい
るデータ信号Ｃを整込みイネーブル信号ｊの前縁（立上
り）で有込みアドレスＷに書き込む。■込みイネーブル
信号ｊの前縁はエツジパルスｄのタイミングで立上る。

そして書込みイネーブル信号ｊのハイレベルの期間中選
択回路１２は読出しアドレス信号ｉ（同図（ｉ）参照）
を選択出力し、メモリ１３の読出しアドレスＲからデー
タが出力される。選択回路１２の出力するアドレス信号
には、同図（ｋ）に示すように曹込みイネーブル信号ｊ
のローレベルの期間中宵込みアドレスＷを、ハイレベル
の期間では読出しアドレスＲを示す。メモリ１３の読出
しデータ信号ｔは、同図（４に示すように書込みイネー
ブル信号ｊのノーイレベルの期間中出力され、第２のり
タイミング回路１４によってリタイミングされて同図（
ハ）に示すような読出し信号ｍが出力端子１５へ出力さ
れる。上記書込み、イネーブル信号ｊの前縁は、データ
信号Ｃ等の変化点よりも前であり１つ１１■のデータ信
号Ｃの変化点よりもセットアツプタイム以上を経過した
時点であるから、メモリ１３は正しいアドレスに正しい
データを書き込むことができる。捷だ、第２のりタイミ
ング回路１４は、メモリ１３に読出しアドレス信号が与
えられてから、読出し信号ｆのローレベルの期間だけ後
でリタイミングするか′ら、正しいアドレスから読出し
たデータを読出しデータ信号ｍとして出力することが可
能である。女お、入力データ信号が第２図（ａ）にａ′
まだはａ＃で示され、書込み信号が同図（ｂ）にｂ’ｔ
たはｂ”で示されるように読出し側制御信号ｅのローレ
ベル期間中の端に近い位置に前縁（立下り）を有する場
合であっても微分回路８の出力するエツジパルスｄ’、
　ｄ“は同図（ｄ）に示すようになって％第１のゲート
回路９を通過することができないから、書込みイネーブ
ル信号ｊの波形は前述の場合と同一である。従って、寝
込み信号すの前縁が読出し側制御信号ｅのローレベルの
期間内にある場合は、書込み側と読出し側の動作は、相
手を意識することなく非同期で可能となる０ 次に、書込み信号すの前縁が、読出し側制御信号ｅのハ
イレベルの期間内にある場合の動作について、第３図を
参照して説明する。今第３図（ａ）に示すような書込み
側のデータ信号ａが同図すに示すような書込み信号すに
よって第１のりタイミング回路７でリタイミング出力さ
れた信号Ｃは同図（ｃ）に示すように書込み信号すの後
縁（立上り）で変化する。第１のりタイミング回路７の
出力するアドレス信号ｃ２（第１図参照）も同様である
。１込み信号すのｆＡＪ縁（立下り）で微分回路８から
第３図（ｄ）に示すようなエツジパルスｄが出力される
。

今第１のゲート（ロ）路９は読出し側制御信号ｅ（同図
（ｅ）参照）のハイレベルによって開いているから、第
１のゲート（ロ）路９の出力信号ｇは同図（ｇ）に示す
ようなパルスとなる。該パルスによって７リツプフロツ
プ１０がセットされ、読出し信号ｆ（同図（ｆ）参照）
の後縁（立上り）でフリツブフＣ”／プ１０がリセット
される。従ってフリップフロップ１０の反転出力りは同
図（ｈ）に示すようになる。反転出力りと読出し信号ｆ
とが第２のゲート回路１１で結合されて、同図Ｕ）に示
すような書込みイネーブル信号ｊが得られる。該書込み
イネーブル信号ｊのローレベルの期間中選択回路１２は
第１のりタイミング回路７の出力する寝込みアドレス信
号を選択出力してランダムアクセスメモリ１３のアドレ
ス入力に供給している。そして、前記書込みイネーブル
信号ｊの前縁（立上り）でメモリ１３はデータ信号Ｃを
書込みアドレスＷに書き込む０書込みイネーブル信号ｊ
のノ・イレベルの期間中は選択回路１２が読出しアドレ
ス信号ｉ（同図（ｉ）参照）を選択出力する。従って選
択回路１２の出力するアドレス信号には同図面に示すよ
うになる。図中Ｗは書込みアドレス信号が選択されたこ
とを示し、Ｒは読出しアドレス信号を示す。読出しアド
レス信号ｉを選択中であっても同図（ｉ）に示す読出し
アドレス信号ｉが入力されていない期間はアドレス信号
には無出力である。読出しアドレス信号ｉは、少くとも
読出し信号ｆのローレベルの期間に相当する期間だけ与
えられる。そして、メモリ１３のアドレスＲから同図（
４に示すような読出しデータ信号ｔが読出され、読出し
信号ｆの後縁（立上り）でリタイミングされて同図−に
示すような読出しデータ信号ｍが出力端子１５へ出力さ
れる。従って、読出しデータｍは、メモリ１３に読出し
アドレス信号が与えられてからセットアツプタイム経過
後に出力されるから正しいアドレスからの正しい読出し
データである。第３図（ａ）、　（ｂ）、　（ｃ）、　
（ｄ）。

（ｇ）、　（ｈ）、　（ｊ）、　（ｋ）において、それ
ぞれａ’ｌ　ａ“、Ｃ′。

Ｃ“、　ｄ’、　ｄ“、　ｇ’、　ｇ“１　ｈＺ　ｈ″
１　ｊ’＋　ｊ’Ｚ　ｋ’ｌ　ｋ“等で示された信号は
、書込み信号すのＡ＋Ｊ縁が読出し側制御信号ｅのハイ
レベルの期間の端の方にある場合の各部の信号を示すも
のであるが、前述と同様に読出しアドレス信号がメモリ
１３に与えられてからセットアツプタイム経過後にリタ
イミング出力されることが理解される。ぼだ、書込みイ
ネーブル信号ｊの立上り時点は、書込みアドレス信号お
よび書込みデータ信号の変化点より前であり１つ前の変
化点からはセットアツプタイム以上を経過しているから
、書込み動作も正確に行なわれる。すなわち、書込みイ
ネーブル信号の立上りタイミングをデータ信号Ｃ等の変
化点より壱込みイネーブル信号のローレベルの期間だけ
前に前半させることによりメモリ１３の有き換えに発生
する誤りの危険を回避している。

従って、書込み信号すのタイミングが、読出し制御信号
のどの位置にあっても第２図またけ第３図によって説明
したように、正しい書込み動作および正しい読出し動作
がガされる。すガわち、１込み側と読出し側が非同期で
あっても、互に相手に制約されることなく引込みおよび
読出しが回部となる効果がある。

以上のように１本発明においては、第１および第２のゲ
ート回路と、フリップフロップとを設けて、書込み信号
の前縁で発生するエツジパルスによって前記フリップフ
ロップをセットし、読出し信号の後縁によって前記フリ
ップフロップをリセットさせて、該フリップフロップの
反転出力と前記読出し信号とを第２のゲート回路で結合
して書込みイネーブル信号を発生させ、該書込みイネー
ブル信号によってランダムアクセスメモリの１°込み動
作点を与え、かつ、書込みアドレス４Ｍ号と読出しアド
レス信号とを前記イネーブル信号によって切替制御して
前記ランダムアクセスメモリのアドレス入力に与えるよ
うに構成し、該ランダムアクセス回路のデータ入力およ
びアドレス入力は−１記引込み信号の後縁で変化させ、
また、該ランダムアクセスメモリの読出しアドレスが与
えられてからセットアツプタイムが経過した時点で読出
し信号の後縁でリタイミングして出力するようにしたか
ら、１込みアドレス信号が前記ランダムアクセスメモリ
のアドレス入力およびデータ入力が変化してからセット
アツプタイム以上経過した時点で該メモリに書き込まれ
、読出しアドレス信号が与えられてからセットアツプタ
イム経過後に読出しデータをリタイミングして出力する
ことができる。従って、書込み側と読出し側は、互に相
手の動作を意識することなく、非同期で書込みまたは読
出し動作を行なうことができるという効果がある。本発
明は、例えば省き込み側にマイクロプロセッサを想定し
、読み出し側をそれとは無関係なりロック系で動作して
いるデジタル装置を想定している。従って、マイクロプ
ロセッサ等による制御系を必要とするデジタル装置への
利用が多く考えられ、適用範囲は大である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図お
よび第３図は上記実施例の動作を説明するだめの各部信
号を示すタイムチャートである。 図において、１〜６・・・入力端子　　７・・・第１の
りタイミング回路　　８・・・微分回路　　９・・・第
１のゲート回路　　１０・・・フリップフロップ１１・
・・第２のゲート回路　　１２・・・選択回路１３・・
・ランダムアクセスメモリ　　１４・・・第２のりタイ
ミング回路　　１５・・・出力端子。

Claims (1)

【特許請求の範囲】
1. 書き込みデータ信号およびアドレス信号ヲ入力し書込み
   信号の後縁によってリタイミングして出力する第１のり
   タイミング回路と、前記書込み信号の前縁でエツジパル
   スを発生する微分回路と、読出し側制御信号によって開
   閉され前記微分回路の出力するエツジパルスを通過また
   は遮断する第１のゲート回路と、該第１のゲート回路を
   通過した前記エツジパルスによってセットされ＠ｔＪ記
   書込み信号とは非同期の読出し信号の後縁でリセットさ
   れるフリップフロップと、該フリップフロップの出力に
   よって開閉され前記読出し信号を通過させることによっ
   て前記読出し信号の前縁変化点のタイミングが制御され
   た書込みイネーブル信号として出力する第２のゲート回
   路と、前記第１のりタイミング回路の出力する書込みア
   ドレス信号と読出し側から入力された読出しアドレス信
   号とを入力し前記第２のゲート回路の出力によって択一
   的に選択出力する選択回路と、該選択回路の出力をアド
   レス入力とし前記第１のりタイミング回路の出力するデ
   ータ信号を前記第２のゲート回路の出力する書込みイネ
   ーブル信号の前縁によって書込むランダムアクセスメモ
   リと、該ランダムアクセスメモリの出力データを入力し
   前記読出しイ言号の後縁によってリタイミング出力する
   第２のりタイミング回路とを備えたことを特徴とするイ
   ンタフェース回路。