JPS59140793A - 時分割スイツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は出力信号中の未使用タイムスロットに特定のバ
タンを挿入するダブルバッファ形式の時分割スイッチ回
路に関するものである。

従来、書込みランダム・読出しシーケンシャル動作を行
う時分割スイッチ回路において、その出力信号中の未使
用タイムスロットに特定のアイドルバタンを挿入する場
合、第１図に示す構成を採用してい友、入力信号は時分
割スイッチ回路１０１により一旦、タイムスロット変換
される。その後。

更に、出力信号中の未使用タイムスロット情報発生回路
１０４からの情報出力によジアイドルパタンを挿入して
いた。ここで１０２はアイドルバタン発生回路であハま
た１０３は選択回路を示す。

このような構成においては５時分割スイッチ回路の制御
情報の他に、タイムスロット未使用情報も作成する必要
が有先制御情報作成が複雑となる欠点を有してい比。

本発明の目的は、入力信号中に固足の空タイムスロット
が存在する場合のダブルバッファ形式の時分割スイッチ
回路を、書込みランダム読出しシ・−ケンシャルで動作
させたときに、前述の欠蔗ヲ回避できる時分割スイッチ
回路を提供することにある。

本発明の時分割スイッチ回路は、２組のデータメモリ回
路と、前記データメモリ回路のランダム書込みアドレス
を発生するアドレス制御メモリ回路と、前記データメモ
リ回路の読出しアドレスとなるシーケンシャル読出しア
ドレス発生回路と。

前記２組のデータメモリ回路の出力信号を結合する友め
の選択回路、及び、前記シーケンシャル読出しアドレス
に対応した書込みアドレスを発生するアドレス発生回路
と、このアドレス出力を前記ランダム書込みアドレス中
に挿入する友めの選択回路と、入力信号中の空タイムス
ロットに特定バタンを挿入するための選択回路から構成
され、空タイムスロットヲ利用し、出力信号中の未使用
タイムスロットに特定バタンを挿入することを特徴とす
る。

次に本発明の実施例を図面を参照して説明する。

第２図は本発明の一実施例であハ第３図にその動作波形
を示す。第２図は、２組のデータメモリ回ｗｒ１２及び
工３によるダブルバッファ形式の時分割スイッチ回路で
あり、そのデータメモリ回路の書込み読出し制御は、ア
ドレス制御メモリ回路７によるランダム書込み、及びシ
ーケンシャルアドレス発生回路９によるシーケンシャル
読出しである。

この時分割スイッ゛チ回路に入力される信号として第３
図の入力信号３０１ｔ−仮定する。入力信号３０１は（
ｎ＋２）個のタイムスロットで１フレームが構成され、
そのフレームの先頭タイムスロッ）１は固定的に空とす
る。一方、データ信号は、Ｔｏｍ＞らＴ、までの（ｎ＋
１）個のタイムスロット内に配置され１時分割スイッチ
回路により、ＴＯからＴ、、間でタイムスロット変換さ
れる。

今、入力信号３０１はタイムスロットＴ１にのみデータ
信号が存在するとし、このＴ１のデータ信号を時分割ス
イッチ回路によりタイムスロットＴｋに収容変更される
場合を考える。父、出力信号３１５は、使用されている
タイムスロッ）Ｔｋ以外は、ある特定のアイドルバタン
を挿入するものとする。

読出しアドレス発生回路９より発生されるアドレスｔ−
、タイムスロットＴｏからＴＩｌに対応してＡ６からＡ
。、空タイムスロットｔでは八〇＋１のシーケンシャル
アドレス３０９とすると、前記出力信号３１５　ｅ得る
ためには、アドレス３０７として、タイムスロットＴｌ
において書込みアドレスＡｓｃ　ｋ、又、その他のタイ
ムスロットでは、Ａ。

からＡｆｉ＋、１ｇ外のアドレス（例えばオール“１“
）を発生するようにアドレス制御メモリ回路７を設定す
る。

一方、空タイムスロットｔの位置を示す信号３０４を端
子４に、又、端子２にはアイドルバタン全入力する。こ
のとき５選択回路５により入力信号３０１は、空タイム
スロットを上にアイドルバタンを挿入された信号３０５
となる。

更に％　２フレーム毎に変比しｓ　ＡＯからＡ４＋１ま
でのアドレスを発生するシーケンシャルアドレス発生回
路６を用意し、ランダム書込みアドレス３０７のタイム
スロットｔに、前記アドレス発生回路６の出力アドレス
を挿入してアドレス３０８とする。

データメモリ回路１２及び１３は書込み／読出しくＲ／
Ｗ）端子の入力信号により、書込み動作か、読出し動作
かが決定される。　＋、　Ｒ，／Ｗ端子がＨレベル入力
時に読出し動作を、又、Ｌレベル時に書込み動作を行う
とすると、端子３に与えられる入力信号３０３により、
データメモリ回路１２及び１３はｌフレーム毎に交互に
書込み読出し動作を繰り返す。ここで、データメモリ回
路１２、・　１３は一方が読出し動作時は、他方は書込
み動作状態となっている。

このとき、データメモリ回［１２に注目すると。

そのＡＤＨ入力端子には書込み読出しアドレス３１０が
、又、データ入力端子ＩＮには入力データ３０５が与え
られる。こうして、データメモリ回＠ｆ！ｒ１２には、
１フレーム飛にタイムスロットＴ１のデータ信号がアド
レスＡｋに書込まれると同時に、空タイムスロットｔで
は、アイドルバタンかアドレスＡ、からＡ　、、＋１ま
で順に書込まれていく。ここで、アドレスＡｋに書込ま
れたアイドルバタンは、同一書込みサイクル内のＴｌタ
イムスロットの書込み先アドレスＡｋにより、アイドル
バタンから更にＴｌタイムスロットのデータに書き替え
られる。

この結果、書込サイクルに続く次のフレーム（読出しサ
イクル）では、シーケンシャル読出シアドレスに従い、
データメモリ回路１２の内容３１２が読出されるウ 一方、データメモリ回路１３も、前述のデータメモリ回
［１２の動作と同等に動作し、その出力３１３　を得る
。

これら出力信号を選択回路１４で結合させると。

タイムスロットＡｋにのみデータ信号が、又他のタイム
スロットはアイドルバタンか挿入された出力信号３１５
が得られる。

以上の説明から明らかなように５本発明の時分割スイッ
チ回路によれば、アイドルバタン挿入動作を時分割スイ
ッチ回路内に取り込むことにより、小さな回路規模でよ
り簡易な制御が実現できる。

【図面の簡単な説明】

第１図は、従来例を示す構成図、第２図は本発明による
時分割スイッチ回路の実施例を示す構成図、第３図は第
２図の動作全示す波形図である。 １０１・・・・・・時分割スイッチ回路、１０２・・・
・・・アイドルパクン発生向路、１０３・・・・・・選
択回路、１０４・・・・・・未使用タイムスロット情報
発生回路。 １〜４・・・・・・入力端子、　　５．　８．　１０．
　１１．　１４・・・・・・選択回路、６・・・・・・
アドレス発生回路、７・・・・・・アドレス制御メモ９
回＠、９・・・・・・読出しアドレス発生回路、１２．
１３・・・・・・データメモリ回路。 １５・・・・・・出力端子。

Claims (1)

1. 【特許請求の範囲】 ２組のデータメモリ回路と、前記データメモリ回路のラ
   ンダム書込みアドレスを発生するアドレス制御メモリ回
   路と、前記データメモリ回路の読出しアドレスとなるシ
   ーケンシャル読出しアドレス発生回路と、前記２組のデ
   ータメモリ回路の出力信号を結合するための選択回路、
   及び、前記シーケンシャル読出しアドレスに対応した書
   込みアドレスを発生するアドレス発生回路と、このアド
   レス出力を前記ランダム書込みアドレス中に挿入するた
   めの選択回路と、入力信号中の空タイムスロットに特定
   バタンを挿入するための選択回路か１′ ら構成され、空タイムスロットを利用し％出力信号中の
   未使用タイムスロットに特定バタンを挿入することを特
   徴とする時分割スイッチ回路。