JPH04315234A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH04315234A JPH04315234A JP8212491A JP8212491A JPH04315234A JP H04315234 A JPH04315234 A JP H04315234A JP 8212491 A JP8212491 A JP 8212491A JP 8212491 A JP8212491 A JP 8212491A JP H04315234 A JPH04315234 A JP H04315234A
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- write
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- bus
- write pulse
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- 230000001360 synchronised effect Effects 0.000 claims description 4
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract description 26
- 238000010586 diagram Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はデータの誤書き込みを
防止するメモリシステムに関するものである。
防止するメモリシステムに関するものである。
【０００２】
【従来の技術】図２は従来のメモリシステムを示すブロ
ック図である。同図に示すように、読み出しアドレスバ
ス１と書き込みアドレスバス２がアドレス切り換え回路
３に接続されている。アドレス切り換え回路３は、読み
出しアドレスバス１と書き込みアドレスバス２のうちの
一方を選択して出力する。アドレス切り換え回路３の出
力はアドレスバス４を介してＲＡＭ５のアドレス入力に
与えられている。また、データバス６がＲＡＭ５のデー
タ入力端子に接続されている。さらに、基準タイミング
信号線９がアドレス切り換え回路３と書き込みパルス発
生回路７の入力端子に接続されている。書き込みパルス
発生回路７は、ＲＡＭ５にデータを書き込む時に用いる
書き込みパルスを発生する。書き込みパルス発生回路７
の出力は書き込みパルス信号線８を介してＲＡＭ５に与
えられている。
ック図である。同図に示すように、読み出しアドレスバ
ス１と書き込みアドレスバス２がアドレス切り換え回路
３に接続されている。アドレス切り換え回路３は、読み
出しアドレスバス１と書き込みアドレスバス２のうちの
一方を選択して出力する。アドレス切り換え回路３の出
力はアドレスバス４を介してＲＡＭ５のアドレス入力に
与えられている。また、データバス６がＲＡＭ５のデー
タ入力端子に接続されている。さらに、基準タイミング
信号線９がアドレス切り換え回路３と書き込みパルス発
生回路７の入力端子に接続されている。書き込みパルス
発生回路７は、ＲＡＭ５にデータを書き込む時に用いる
書き込みパルスを発生する。書き込みパルス発生回路７
の出力は書き込みパルス信号線８を介してＲＡＭ５に与
えられている。
【０００３】次に図２のメモリシステムの動作について
説明する。このメモリシステムでは通常、ＲＡＭ５から
のデータの読み出しが行われている。このときアドレス
切り換え回路３は、読み出しアドレスバス１と書き込み
アドレスバス２のうち、読み出しアドレスバス１を選択
している。この選択は、基準タイミング信号線９上の基
準タイミング信号に同期して行われる。このモードでは
、読み出しアドレスバス１上のアドレス信号がアドレス
切り換え回路３，アドレスバス４を介してＲＡＭ５のア
ドレス入力に与えられる。ＲＡＭ５は与えられたアドレ
ス入力に従って記憶データを読み出す。読み出しデータ
はデータバス６上に出力される。またこのとき、書き込
みパルス発生回路７は書き込みパルスを発生しない。 （なお、読み出しアドレスバス１と書き込みアドレスバ
ス２のうちのどちらを選択するかは図示しない外部から
の指令によって決まる。また、書き込みパルスを発生さ
せないための手段は図示しない。）また、ＲＡＭ５に対
するデータの書き込みが行われる場合は、アドレス切り
換え回路３は読み出しアドレスバス１と書き込みアドレ
スバス２のうち、書き込みアドレスバス２を選択してい
る。この選択も、基準タイミング信号線９上の基準タイ
ミング信号に同期して行われる。このモードでは、書き
込みアドレスバス２上のアドレス信号がアドレス切り換
え回路３，アドレスバス４を介してＲＡＭ５のアドレス
入力に与えられる。また、書き込みパルス発生回路７は
、基準タイミング信号線９上の基準タイミング信号に同
期して書き込みパルスを発生する。発生された書き込み
パルスは、書き込みパルス信号線８を介してＲＡＭ５の
書き込みパルス入力に与えられる。ＲＡＭ５は、受けた
書き込みパルスに同期して、データバス６上のデータを
、アドレス入力により指定されるアドレスに書き込む。
説明する。このメモリシステムでは通常、ＲＡＭ５から
のデータの読み出しが行われている。このときアドレス
切り換え回路３は、読み出しアドレスバス１と書き込み
アドレスバス２のうち、読み出しアドレスバス１を選択
している。この選択は、基準タイミング信号線９上の基
準タイミング信号に同期して行われる。このモードでは
、読み出しアドレスバス１上のアドレス信号がアドレス
切り換え回路３，アドレスバス４を介してＲＡＭ５のア
ドレス入力に与えられる。ＲＡＭ５は与えられたアドレ
ス入力に従って記憶データを読み出す。読み出しデータ
はデータバス６上に出力される。またこのとき、書き込
みパルス発生回路７は書き込みパルスを発生しない。 （なお、読み出しアドレスバス１と書き込みアドレスバ
ス２のうちのどちらを選択するかは図示しない外部から
の指令によって決まる。また、書き込みパルスを発生さ
せないための手段は図示しない。）また、ＲＡＭ５に対
するデータの書き込みが行われる場合は、アドレス切り
換え回路３は読み出しアドレスバス１と書き込みアドレ
スバス２のうち、書き込みアドレスバス２を選択してい
る。この選択も、基準タイミング信号線９上の基準タイ
ミング信号に同期して行われる。このモードでは、書き
込みアドレスバス２上のアドレス信号がアドレス切り換
え回路３，アドレスバス４を介してＲＡＭ５のアドレス
入力に与えられる。また、書き込みパルス発生回路７は
、基準タイミング信号線９上の基準タイミング信号に同
期して書き込みパルスを発生する。発生された書き込み
パルスは、書き込みパルス信号線８を介してＲＡＭ５の
書き込みパルス入力に与えられる。ＲＡＭ５は、受けた
書き込みパルスに同期して、データバス６上のデータを
、アドレス入力により指定されるアドレスに書き込む。
【０００４】なお、ＲＡＭ５に対するデータの書き込み
は連続して行われず、１回のデータ書き込みの後は常に
データの読み出しが行われる。
は連続して行われず、１回のデータ書き込みの後は常に
データの読み出しが行われる。
【０００５】
【発明が解決しようとする課題】従来のメモリシステム
は以上のように構成されているので、特に書き込みモー
ドにおいて次のような問題がある。すなわち、基準タイ
ミング信号線９上の基準タイミング信号に同期して、ア
ドレス切り換え回路３による書き込みアドレスバス２の
選択及び書き込みパルス発生回路７による書き込みパル
スの発生が同時に行われた場合でも、配線遅延などによ
り、書き込みパルス発生回路７の出力が書き込みパルス
信号線８を介してＲＡＭ５に与えられるタイミングより
も、アドレス切り換え回路３により選択された書き込み
アドレスバス２上のアドレス信号がアドレスバス４を介
してＲＡＭ５に与えられるタイミングの方が遅い場合が
発生する。
は以上のように構成されているので、特に書き込みモー
ドにおいて次のような問題がある。すなわち、基準タイ
ミング信号線９上の基準タイミング信号に同期して、ア
ドレス切り換え回路３による書き込みアドレスバス２の
選択及び書き込みパルス発生回路７による書き込みパル
スの発生が同時に行われた場合でも、配線遅延などによ
り、書き込みパルス発生回路７の出力が書き込みパルス
信号線８を介してＲＡＭ５に与えられるタイミングより
も、アドレス切り換え回路３により選択された書き込み
アドレスバス２上のアドレス信号がアドレスバス４を介
してＲＡＭ５に与えられるタイミングの方が遅い場合が
発生する。
【０００６】このとき、書き込みデータは書き込みアド
レスバス２の前に選択された読み出しアドレスバス１に
より指定されたアドレスに書き込まれてしまうという問
題点があった。
レスバス２の前に選択された読み出しアドレスバス１に
より指定されたアドレスに書き込まれてしまうという問
題点があった。
【０００７】この発明は以上のような問題点を解消する
ためになされたもので、書き込みデータが本来指定され
たアドレスとは異なるアドレスに書き込まれることを防
止するメモリシステムを得ることを目的としている。
ためになされたもので、書き込みデータが本来指定され
たアドレスとは異なるアドレスに書き込まれることを防
止するメモリシステムを得ることを目的としている。
【０００８】
【課題を解決するための手段】この発明に係るメモリシ
ステムは、基準タイミング信号に同期して読み出しアド
レスを指定するための読み出しアドレスバス及び書き込
みアドレスを指定するための書き込みアドレスバスの一
方を選択し、書き込みアドレスバスが選択されたときに
アドレス切り換え信号を出力するアドレス切り換え回路
と、アドレス切り換え信号と基準タイミング信号を受け
、アドレス切り換え信号が出力されたときに基準タイミ
ンク信号を出力するゲート回路と、ゲート回路から出力
される基準タイミング信号を受け、その受けた基準タイ
ミング信号に同期した書き込みパルスを出力する書き込
みパルス発生回路と、アドレス切り換え回路により選択
されたアドレスバス上のアドレス信号により指定される
アドレスに対し、データの読み出し或いは、書き込みパ
ルスに同期したデータの書き込みを行うメモリとを備え
て構成されている。
ステムは、基準タイミング信号に同期して読み出しアド
レスを指定するための読み出しアドレスバス及び書き込
みアドレスを指定するための書き込みアドレスバスの一
方を選択し、書き込みアドレスバスが選択されたときに
アドレス切り換え信号を出力するアドレス切り換え回路
と、アドレス切り換え信号と基準タイミング信号を受け
、アドレス切り換え信号が出力されたときに基準タイミ
ンク信号を出力するゲート回路と、ゲート回路から出力
される基準タイミング信号を受け、その受けた基準タイ
ミング信号に同期した書き込みパルスを出力する書き込
みパルス発生回路と、アドレス切り換え回路により選択
されたアドレスバス上のアドレス信号により指定される
アドレスに対し、データの読み出し或いは、書き込みパ
ルスに同期したデータの書き込みを行うメモリとを備え
て構成されている。
【０００９】
【作用】この発明においては、アドレス切り換え回路は
、書き込みアドレスバスを選択したときにアドレス切り
換え信号を出力する。ゲート回路は、このアドレス切り
替え信号が出力されたときに基準タイミンク信号を書き
込みパルス発生回路に与える。書き込みパルス発生回路
は、ゲート回路からの基準タイミング信号に同期して書
き込みパルスを出力する。このため、必ず書き込みアド
レスバスへの切り換えが完了した後に書き込みパルスが
出力されることになる。
、書き込みアドレスバスを選択したときにアドレス切り
換え信号を出力する。ゲート回路は、このアドレス切り
替え信号が出力されたときに基準タイミンク信号を書き
込みパルス発生回路に与える。書き込みパルス発生回路
は、ゲート回路からの基準タイミング信号に同期して書
き込みパルスを出力する。このため、必ず書き込みアド
レスバスへの切り換えが完了した後に書き込みパルスが
出力されることになる。
【００１０】
【実施例】図１はこの発明の一実施例を示すメモリシス
テムのブロック図である。同図に示すように、読み出し
アドレスバス１と書き込みアドレスバス２がアドレス切
り換え回路３に接続されている。アドレス切り換え回路
３は、読み出しアドレスバス１と書き込みアドレスバス
２のうちの一方を選択して出力する。アドレス切り換え
回路３の出力はアドレスバス４を介してＲＡＭ５のアド
レス入力に与えられている。また、データバス６がＲＡ
Ｍ５のデータ入力端子に接続されている。さらに、アド
レス切り換え回路３は、書き込みアドレスバス２を選択
したときにアドレス選択信号線１０上のアドレス選択信
号をアクティブ状態にし、このアドレス選択信号がゲー
ト回路１１の制御入力に与えられている。また、基準タ
イミング信号線９がアドレス切り換え回路３とゲート回
路１１の入力端子に接続されている。ゲート回路１１の
出力はＲＡＭ５にデータを書き込む時に用いる書き込み
パルスを発生する書き込みパルス発生回路７の入力に与
えられている。また、書き込みパルス発生回路７の出力
が書き込みパルス信号線８を介してＲＡＭ５に与えられ
ている。
テムのブロック図である。同図に示すように、読み出し
アドレスバス１と書き込みアドレスバス２がアドレス切
り換え回路３に接続されている。アドレス切り換え回路
３は、読み出しアドレスバス１と書き込みアドレスバス
２のうちの一方を選択して出力する。アドレス切り換え
回路３の出力はアドレスバス４を介してＲＡＭ５のアド
レス入力に与えられている。また、データバス６がＲＡ
Ｍ５のデータ入力端子に接続されている。さらに、アド
レス切り換え回路３は、書き込みアドレスバス２を選択
したときにアドレス選択信号線１０上のアドレス選択信
号をアクティブ状態にし、このアドレス選択信号がゲー
ト回路１１の制御入力に与えられている。また、基準タ
イミング信号線９がアドレス切り換え回路３とゲート回
路１１の入力端子に接続されている。ゲート回路１１の
出力はＲＡＭ５にデータを書き込む時に用いる書き込み
パルスを発生する書き込みパルス発生回路７の入力に与
えられている。また、書き込みパルス発生回路７の出力
が書き込みパルス信号線８を介してＲＡＭ５に与えられ
ている。
【００１１】次に図１のメモリシステムの動作について
説明する。このメモリシステムでは通常、ＲＡＭ５から
のデータの読み出しが行われている。このときアドレス
切り換え回路３は読み出しアドレスバス１と書き込みア
ドレスバス２のうち、読み出しアドレスバス１を選択し
ている。この選択は、基準タイミング信号線９上の基準
タイミング信号に同期して行われる。このモードでは、
読み出しアドレスバス１上のアドレス信号がアドレス切
り換え回路３，アドレスバス４を介してＲＡＭ５に与え
られる。ＲＡＭ５は与えられたアドレス入力に従って記
憶データを読み出す。読み出しデータはデータバス６上
に出力される。またこのとき、アドレス切り換え回路３
はアドレス切り換え信号線１０上のアドレス切り換え信
号をイナクテイブ状態にする。したがって、基準タイミ
ング信号線９上の基準タイミング信号は書き込みパルス
発生回路７に与えられず、書き込みパルス発生回路７は
書き込みパルスを発生しない。
説明する。このメモリシステムでは通常、ＲＡＭ５から
のデータの読み出しが行われている。このときアドレス
切り換え回路３は読み出しアドレスバス１と書き込みア
ドレスバス２のうち、読み出しアドレスバス１を選択し
ている。この選択は、基準タイミング信号線９上の基準
タイミング信号に同期して行われる。このモードでは、
読み出しアドレスバス１上のアドレス信号がアドレス切
り換え回路３，アドレスバス４を介してＲＡＭ５に与え
られる。ＲＡＭ５は与えられたアドレス入力に従って記
憶データを読み出す。読み出しデータはデータバス６上
に出力される。またこのとき、アドレス切り換え回路３
はアドレス切り換え信号線１０上のアドレス切り換え信
号をイナクテイブ状態にする。したがって、基準タイミ
ング信号線９上の基準タイミング信号は書き込みパルス
発生回路７に与えられず、書き込みパルス発生回路７は
書き込みパルスを発生しない。
【００１２】また、ＲＡＭ５に対するデータの書き込み
が行われる場合は、アドレス切り換え回路３は読み出し
アドレスバス１と書き込みアドレスバス２のうち、書き
込みアドレスバス２を選択している。この選択も基準タ
イミング信号線９上の信号に同期して行われる。このモ
ードでは、書き込みアドレスバス２上のアドレス信号が
アドレス切り換え回路３，アドレスバス４を介してＲＡ
Ｍ５のアドレス入力に与えられる。またこのとき、アド
レス切り換え回路３はアドレス切り換え信号線１０のア
ドレス切り換え信号をアクティブ状態にする。したがっ
て、基準タイミング信号線９上の基準タイミング信号が
書き込みパルス発生回路７に与えられ、書き込みパルス
発生回路７は基準タイミング信号に同期した書き込みパ
ルスを発生する。このパルスは、書き込みパルス信号線
８を介してＲＡＭ５の書き込みパルス入力に与えられる
。ＲＡＭ５は、受けた書き込みパルスに同期して、デー
タバス６上のデータを、アドレス入力により指定される
アドレスに書き込む。
が行われる場合は、アドレス切り換え回路３は読み出し
アドレスバス１と書き込みアドレスバス２のうち、書き
込みアドレスバス２を選択している。この選択も基準タ
イミング信号線９上の信号に同期して行われる。このモ
ードでは、書き込みアドレスバス２上のアドレス信号が
アドレス切り換え回路３，アドレスバス４を介してＲＡ
Ｍ５のアドレス入力に与えられる。またこのとき、アド
レス切り換え回路３はアドレス切り換え信号線１０のア
ドレス切り換え信号をアクティブ状態にする。したがっ
て、基準タイミング信号線９上の基準タイミング信号が
書き込みパルス発生回路７に与えられ、書き込みパルス
発生回路７は基準タイミング信号に同期した書き込みパ
ルスを発生する。このパルスは、書き込みパルス信号線
８を介してＲＡＭ５の書き込みパルス入力に与えられる
。ＲＡＭ５は、受けた書き込みパルスに同期して、デー
タバス６上のデータを、アドレス入力により指定される
アドレスに書き込む。
【００１３】以上のように、この実施例では、書き込み
パルス発生回路７はアドレス切り換え回路３によって書
き込みアドレスバス２が選択された後に書き込みパルス
を発生する。したがって、書き込みアドレス２により指
定されるアドレスが決定してから書き込みが行われ、書
き込みデータが本来書き込むアドレスとは異なるアドレ
スに書き込まれるのを防ぐことができる。
パルス発生回路７はアドレス切り換え回路３によって書
き込みアドレスバス２が選択された後に書き込みパルス
を発生する。したがって、書き込みアドレス２により指
定されるアドレスが決定してから書き込みが行われ、書
き込みデータが本来書き込むアドレスとは異なるアドレ
スに書き込まれるのを防ぐことができる。
【００１４】
【発明の効果】以上のように、この発明によれば、基準
タイミング信号に同期して読み出しアドレスを指定する
ための読み出しアドレスバス及び書き込みアドレスを指
定するための書き込みアドレスバスの一方を選択し、書
き込みアドレスバスが選択されたときにアドレス切り換
え信号を出力するアドレス切り換え回路と、アドレス切
り換え信号と基準タイミング信号を受け、アドレス切り
換え信号が出力されたときに基準タイミンク信号を出力
するゲート回路と、ゲート回路から出力される基準タイ
ミング信号を受け、その受けた基準タイミング信号に同
期した書き込みパルスを出力する書き込みパルス発生回
路と、アドレス切り換え回路により選択されたアドレス
バス上のアドレス信号により指定されるアドレスに対し
、データの読み出し或いは、書き込みパルスに同期した
データの書き込みを行うためのメモリとを設けたので、
書き込みデータが書き込みアドレスバスにより指定され
るアドレスとは異なるアドレスに書き込まれることを防
止することができるという効果がある。
タイミング信号に同期して読み出しアドレスを指定する
ための読み出しアドレスバス及び書き込みアドレスを指
定するための書き込みアドレスバスの一方を選択し、書
き込みアドレスバスが選択されたときにアドレス切り換
え信号を出力するアドレス切り換え回路と、アドレス切
り換え信号と基準タイミング信号を受け、アドレス切り
換え信号が出力されたときに基準タイミンク信号を出力
するゲート回路と、ゲート回路から出力される基準タイ
ミング信号を受け、その受けた基準タイミング信号に同
期した書き込みパルスを出力する書き込みパルス発生回
路と、アドレス切り換え回路により選択されたアドレス
バス上のアドレス信号により指定されるアドレスに対し
、データの読み出し或いは、書き込みパルスに同期した
データの書き込みを行うためのメモリとを設けたので、
書き込みデータが書き込みアドレスバスにより指定され
るアドレスとは異なるアドレスに書き込まれることを防
止することができるという効果がある。
【図１】この発明の一実施例を示すメモリシステムのブ
ロック図である。
ロック図である。
【図２】従来のメモリシステムを示すブロック図である
。
。
１ 読み出しアドレスバス
２ 書き込みアドレスバス
３ アドレス切り換え回路
４ アドレスバス
５ ＲＡＭ
６ データバス
７ 書き込みパルス発生回路
８ 書き込みパルス信号線
９ 基準タイミング信号線
１０ アドレス切り換え信号線
１１ ゲート回路
Claims (1)
- 【請求項１】 基準タイミング信号に同期して、読み
出しアドレスを指定するための読み出しアドレスバス及
び書き込みアドレスを指定するための書き込みアドレス
バスの一方を選択し、前記書き込みアドレスバスが選択
されたときにアドレス切り換え信号を出力するアドレス
切り換え回路と、前記アドレス切り換え信号と前記基準
タイミング信号を受け、前記アドレス切り換え信号が出
力されたときに前記基準タイミンク信号を出力するゲー
ト回路と、前記ゲート回路から出力される基準タイミン
グ信号を受け、その受けた基準タイミング信号に同期し
た書き込みパルスを出力する書き込みパルス発生回路と
、前記アドレス切り換え回路により選択されたアドレス
バス上のアドレス信号より指定されるアドレスに対し、
データの読み出し或いは、前記書き込みパルスに同期し
たデータの書き込みを行うメモリとを備えるメモリシス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8212491A JPH04315234A (ja) | 1991-04-15 | 1991-04-15 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8212491A JPH04315234A (ja) | 1991-04-15 | 1991-04-15 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04315234A true JPH04315234A (ja) | 1992-11-06 |
Family
ID=13765667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8212491A Pending JPH04315234A (ja) | 1991-04-15 | 1991-04-15 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04315234A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60179837A (ja) * | 1984-02-28 | 1985-09-13 | Toshiba Audio Video Eng Corp | 受信デ−タバツフア回路 |
| JPS61153730A (ja) * | 1984-12-27 | 1986-07-12 | Hitachi Ltd | デ−タバツフア装置 |
| JPH01162925A (ja) * | 1987-12-18 | 1989-06-27 | Fujitsu Ltd | 非同期式速度変換回路 |
| JPH02183486A (ja) * | 1989-01-09 | 1990-07-18 | Nec Corp | Ｒａｍ制御回路 |
-
1991
- 1991-04-15 JP JP8212491A patent/JPH04315234A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60179837A (ja) * | 1984-02-28 | 1985-09-13 | Toshiba Audio Video Eng Corp | 受信デ−タバツフア回路 |
| JPS61153730A (ja) * | 1984-12-27 | 1986-07-12 | Hitachi Ltd | デ−タバツフア装置 |
| JPH01162925A (ja) * | 1987-12-18 | 1989-06-27 | Fujitsu Ltd | 非同期式速度変換回路 |
| JPH02183486A (ja) * | 1989-01-09 | 1990-07-18 | Nec Corp | Ｒａｍ制御回路 |
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