JPH0254496A - 半導体記億装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、内部同期式メモリであってコンパイル方式を
採用可能な半導体記憶装置に関する。

［従来の技術］ 情報を読み書きするためのメモリセルを指定するアドレ
ス信号の変化を検出することで、クロック信号を発生す
る回路を備え、このクロック信号を同期信号とし動作す
る従来の内部同期型半導体記憶装置の構成を第８図に示
し、面記半導体記ｆα装置の動作状態を示すタイムチャ
ートを第９図に示す。

アドレス信号入力端子ｌより供給されるアドレス信号は
、アドレスバッファ２を介して、メモリセルアレイ５内
の各メモリセルに接続されるワードライン及びビットラ
インへアドレス信号に応じてメモリセルを特定する信号
を送出するＸデコーダ３及びＹデコーダ４へ送出される
とともに、アドレス信号の変化に対応して種々のクロッ
ク信号を発生するクロック発生回路６へ送出される。

クロック発生回路６は、第９図に示すように、アドレス
信号の変化を検知し立上る例えばＡＴＤＯ信号、ＡＴＤ
Ｉ信号等をＡＳＤ発生回路７へ送出する。ＡＳＤ発生回
路７は、供給される最初のＡＴＤ信号の立上りで立上り
、供給される最後のＡＴＤ信号の立下りで立下るＡＳＤ
信号を発生するものである。すなわち第９図において、
ＡＴＤＯ信号が立上る時刻ＴＩからＡＴＤＩ信号が立下
る時刻Ｔ３までＡＳＤ発生回路７は、プリチャージ信号
発生回路８及びＸデコーダ作動信号発生回路９へＡＳＤ
信号を送出する。

フリチャージ信号発生回路８は、メモリセルアレイ５に
備えられ情報を記憶するメモリセルが接続されるビット
ラインをプリチャージするプリチャージ回路ＩＯへプリ
チャージの開始及び終了を制御するＰＲＣ信号を送出す
る。プリチャージ信号発生回路８がＰＲＣ信号の送出を
維持する時間は、プリチャージ信号発生回路８に供給さ
れるＡＳＤ信号の立上り、第９図に示す時刻ＴＩ、より
ｔｄ２時間又は、時刻ＴＩよりＡＳＤ信号の立下りにｔ
ｄ１時間を加えた時間のどちらか長い方である。尚、ｔ
ｄ１時間及びｔｄ２時間は、前記プリチャージに必要な
時間より長く設定されるものである。　尚、スタティッ
クＲＡＭにおいてプリチャージ回路ＩＯは、第３図に示
すように、３つのトランジスタ２０ないし２２より構成
され、メモリセルアレイ５内の各メモリセルが接続する
２５ａ及びビットライン（以下反転ビットラインと記す
）２５ｂのそれぞれは、トランジスタ２０及び２１を介
しプリチャージ電源２３に接続される。又トランジスタ
２２がビットライン２５ａと反転ビットライン２５ｂと
を接続しており、３つのトランジスタ２０ないし２２の
ゲートは、プリチャージ信号発生回路８の出力側に接続
される。よってプリチャージ信号発生回路８がＨレベル
のＰＲＣ信号を送出すれば、３つのトランジスタ２０な
いし２２はオン状態となりビットライン２５ａ及び反転
ビットライン２５ｂにはプリチャージ電源２３の電位が
印加される。

Ｘデコーダ作動信号発生回路９は、前記メモリセルヘア
ドレス信号に応じた信号を送出するＸデコーダ３へ前記
信号の送出開始を指示するＸＤＥ信号を送出する。Ｘデ
コーダ作動信号発生回路９がＸＤＥ信号の送出を開始す
る時刻は、Ｘデコーダ作動信号発生回路９に供給される
ＡＳＤ信号の立上り、第９図に示す時刻Ｔ１、よりｔｄ
４時間後又は、前記ＡＳＤ信号の立下り、第９図に示す
時刻Ｔ３、よりｔｄ３時間後のどちらか長い方の時刻で
ある。

尚、ｔｄ３時間及びｔｄ４時間は、メモリセルのプリチ
ャー°ジ終了後にＸデコーダ３がワードラインを作動状
態とするように設定される。

そしてＸデコーダ３が特定のワードラインを作動状態と
することで、メモリセルアレイ５内の特定のメモリセル
に記録されている情報が、センスアンプ回路ｉｔ及び情
報出力回路１２を介して出力端子１３へ送出される。

［発明が解決しようとする課題］ 従来の内部同期式半導体記憶装置において、上述したｔ
ｄｌないしｔｄ４時間は、メモリセルアレイ内のビット
・ワード構成に合わせて設定される。

よって半導体記憶装置を構成する機能ブロックを予め準
備しておき、顧客が要求するビット・ワード構成を成す
ためソフトウェアにより前記機能ブロックを合成する、
いわゆるコンパイル方式を従来の内部同期式半導体記憶
装置に採用した場合、前記ｔｄｌないしｔｄ４の時間が
既に固定されていることより前記半導体記憶装置は、例
えばビットラインのプリチャージが終了しないうちにワ
ードラインに信号が送出される等、安定した作動が円錐
であるという問題点がある。尚、上記問題点を解決する
方法で、前記ｔｄｌないしｔｄ４の時間を可変とするた
めに、抵抗、コンデンサ等を組み合せて前述した回路に
付加する場合、半導体記憶素子へのデータの読み書きが
確実に行なえるために前記抵抗、コンデンサ等の品質の
バラツキあるいは温度変動等を考慮すると前記ｔｄｌな
いしｔｄ４時間には１０％ないし１００％の余裕時間が
付加されることになり、半導体記憶素子へのアクセス時
間が遅くなるという問題点が発生する。

本発明は、上述した問題点を解決するためになされたも
ので、コンパイル方式を採用できる内部同期型半導体記
憶装置であり、高速かつ安定して作動する半導体記憶装
置を提供することを目的とする。

［課題を解決するための手段］ 本発明は、アドレス信号の変化を検出することでクロッ
ク信号を発生し、このクロック信号を内部回路の同期信
号として用いる内部同期式半導体記憶装置であって、記
憶部へ情報の出入れを行なうビットラインのプリチャー
ジを行なう際、前記ビットラインの電位が所定値を越え
たとき信号を発生するプリチャージ終了検出回路と、前
記ビットラインのプリチャージを行なう信号を送出し、
前記プリチャージ終了検出回路より供給される信号にて
プリチャージを終了する信号を送出するプリチャージ信
号発生回路と、前記プリチャージ終了検出回路より信号
が供給されることで、記憶部を選択するデコーダを作動
状態とするデコーダ作動信号発生回路とを備えたことを
特徴とする。

［作用］ プリチャージ終了検出回路は、ビットラインのプリチャ
ージ電位が所定値を越えたとき、信号をプリチャージ信
号発生回路とデコーダ作動信号発生回路とに送出する。

プリチャージ信号発生回路は、プリチャージ終了検出回
路が送出する信号にてビットラインのプリチャージを終
了する信号をプリチャージ回路へ送出する。

デコーダ作動信号発生回路は、プリチャージ終了検出回
路が送出する信号にてデコーダを作動させる。

［実施例コ 本発明の一実施例を示す第１図において、第８図と同じ
構成部分については同じ符号を付している。

ＡＳＤ発生回路７は、前記プリチャージ信号発生回路８
のみに接続され、プリチャージ信号発生回路８はプリチ
ャージ回路ｌＯに接続される。

又、スタティックＲＡＭ（以下ＳＲＡＭと記す）に使用
されるプリチャージ終了検出回路１５は、第３図に示す
ように、メモリセルアレイ５内のメモリセル５ａが接続
されるビットライン２５ａ及び反転ビットライン２５ｂ
の電位が印加されるＮＡＮＤ回路１５ａ及びＮＡＮＤ回
路１５ａの出力信号を反転するインバータ１５ｂを有し
、前記ビットライン２５ａ及び反転ビットライン２５ｂ
の両方の電位がＮＡＮＤ回路１５ａに設定されるしきい
電位を越えたときプリチャージ終了検出回路１５は、プ
リチャージ終了信号（以下ＰＥＳ信号と略す）をプリチ
ャージ信号発生回路８及びＸデコーダ作動信号発生回路
９へ送出する。よってプリチャージ信号発生回路８は、
プリチャージ回路を介してメモリセルアレイ５のプリチ
ャージを終了し、Ｘデコーダ作動信号発生回路９はＸデ
コーダ３を作動させる。尚、プリチャージ終了検出回路
１５の構成は、第４図に示すように、ビットライン２５
ａ及び反転ビットライン２５ｂの電位がそれぞれインバ
ータ［５ｅを介してＡＮＤ回路１５ｆに印加し、ＡＮＤ
回路１５ｆの出力側がインバータ１５ｂに接続される構
成の回路でもよい。

尚、読み出し専用メモリ即ちＲＯＭに使用されるプリチ
ャージ終了検出回路１５°は、第５図に示すように、ビ
ットラインの電位が印加されるインバータＩ　５’ｃ及
びこのインバータ１５’ｃの出力信号を反転するインバ
ータｌ　５’ｂを有し、前記ビットラインの電位がイン
バータ１５゛Ｃに設定したしきい電位を越えときプリチ
ャージ終了検出回路１５゛はＰＥＳ信号をプリチャージ
信号発生回路８及びＸデコーダ作動信号発生回路９へ送
出する。

尚、プリチャージ終了検出回路１５°を構成するインバ
ータｌ　５’ｃは、第６図に示すように全人力を短絡し
たＮＡＮＤ回路１５’ｇや第７図に示すように全入力を
短絡したＮＯＲ回路１５’ｈとしてもよい。

以上のような構成の本発明の内部同期型半導体記憶装置
における動作を第２図を参照し説明する。

尚、アドレス信号の変化に対応してＡＳＤ発生回路７が
プリチャージ信号発生回路８へＡ、ＳＤ倍信号送出する
までの過程は従来例と同じ作用であるので説明を省略す
る。

プリチャージ信号発生回路８は、供給されるＡＳＤ信号
が時刻ＴＩに立上った後若干遅れてＨレベルのＰＲＣ信
号をプリチャージ回路！０へ送出する。よってプリチャ
ージ回路ＩＯは、ビットライン２５ａ及び反転ビットラ
イン２５ｂのプリチャージを開始し時刻Ｔ４にプリチャ
ージ終了検出回路１５はビットライン２５ａ及び反転ビ
ットライン２５ｂのプリチャージが終了したことを検出
し、Ｉ（レベルのＰＥＳ信号をプリチャージ信号発生回
路８及びＸデコーダ作動信号発生回路９へ送出する。よ
ってプリチャージ信号発生回路８が送出するＰＲＣ信号
は、時刻Ｔ５にてＩ（レベルよりＬレベルへ変化し、プ
リチャージ回路１０は前記ビットライン２５ａ及び２５
ｂのプリチャージを終了する。モしてＸデコーダ作動信
号発生回路９は、前記ＰＥＳ信号によってＨレベルのＸ
ＤＥ信号を時刻Ｔ６にＸデコーダ３へ送出する。よって
例えば情報を読み出す場合Ｘデコーダ３は、指定される
ワードラインを介して記録される情報を読み出すために
メモリセルを指定する信号を送出し、指定されたメモリ
セルより記録される情報がセンスアンプ回路１１及びデ
ータ出力回路１２を介して出力端子１３へ送出される。

このように、前記ビットライン２５ａ及び２５ｂのプリ
チャージが所定里以上行なわれたことを検出しプリチャ
ージを終了させたり、Ｘデコーダ３を作動させたりする
ＰＥＳ信号を送出するプリチャージ終了検出回路を備え
たことより、従来例のようにＨレベルのＰＲＣ信号を送
出するための時間ｔｄｌ及びｔｄ２と、ＸＤＥ信号を送
出開始するための時間ｔｄ３及びｔｄ４とは、考慮する
必要がなくなる。したがってコンパイル方式のようにビ
ット・ワード構成が変化しても半導体記憶素子の作動に
おけるデータの書き込み読み出しは安定して行なうこと
ができることより、コンパイル方式を内部同期型半導体
記憶装置に採用することができる。

又、前記ｔｄｌないしｔｄ４の時間は不要であることよ
り、半導体記憶装置の作動確実性のために付加した余裕
時間を考慮する必要もなく、半導体記憶素子へのアクセ
ス時間が遅くなることもない。

［発明の効果］ 以上詳述したように本発明によれば、コンパイル方式を
採用することで記憶部の構成が変化しビットラインのプ
リチャージに要する時間は変化するが、プリチャージ終
了検出回路は、ビットラインのプリチャージが所定値を
越えたことを検出し、プリチャージ信号発生回路に対し
てビットラインのプリチャージを終了する信号を発生さ
せたり、デコーダ作動信号発生回路に対し、デコーダを
作動させる信号を発生させたりする。

したがって、本発明に係る半導体記憶装置は、内部同期
型半導体記憶装置であってもコンパイル方式を採用する
ことができ、又動作の確実性を測るために付加された余
裕時間は不要となることより高速かつ安定して作動する
ことができる。

【図面の簡単な説明】

第１図は、本発明の半導体記憶装置の一実施例を示すブ
ロック図、第２図は第１図に示す半導体記憶装置の作動
状態を示すタイムチャート、第３図は第１図に示すプリ
チャージ終了検出回路の構成を示すブロック図、第４図
は第３図に示すプリチャージ終了検出回路の他の構成を
示すブロック図、第５図はＲＯＭに使用されるプリチャ
ージ終了検出回路の構成を示すブロック図、第６図及び
第７図は第５図に示すプリチャージ終了検出回路の他の
構成を示すブロック図、第８図は従来の半導体記憶装置
を示すブロック図、第９図は第８図に示す半導体記憶装
置の動作状態を示すタイムチャートである。 ３・・・Ｘデコーダ、５・・・メモリセルアレイ、８・
・・プリチャージ信号発生回路、 ９・・・Ｘデコーダ作動信号発生回路、１０・・・プリ
チャージ回路、 １５・・・プリチャージ終了検出回路。 特許出願人　株式会社　リ　コ　− 代理人　弁理士　青　山　　葆　外１名第２図 Ｔ１ Ｔ３　丁４丁５丁６ 第３図 第４図 第６図 第５図 第７図 第９図

Claims (1)

【特許請求の範囲】
1. （１）アドレス信号の変化を検出することでクロック信
   号を発生し、このクロック信号を内部回路の同期信号と
   して用いる内部同期式半導体記憶装置であって、 記憶部へ情報の出入れを行なうビットラインのプリチャ
   ージを行なう際、前記ビットラインの電位が所定値を越
   えたとき信号を発生するプリチャージ終了検出回路と、 前記ビットラインのプリチャージを行なう信号を送出し
   、前記プリチャージ終了検出回路より供給される信号に
   てプリチャージを終了する信号を送出するプリチャージ
   信号発生回路と、 前記プリチャージ終了検出回路より信号が供給されるこ
   とで、記憶部を選択するデコーダを作動状態とするデコ
   ーダ作動信号発生回路 とを備えたことを特徴とする半導体記憶装置。