KR100328751B1 - Ｒａｓ 액세스 시간에 응답하여 컬럼 디코더를 활성화하는반도체 기억 장치 - Google Patents

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Abstract

본 발명은 컬럼 디코더를 활성화시키는 동작허가신호의 출력 타이밍을 RAS 액세스 시간에 응답하여 적절히 결정할 수 있는 반도체 기억 장치를 제공한다. 반도체 기억 장치는 메모리 셀 어레이, 워드라인을 지시하는 로우 어드레스 데이타를 디코딩하는 로우 디코더, 데이타라인을 지시하는 컬럼 어드레스 데이타를 디코딩하는 컬럼 디코더 및 컬럼 디코더를 활성화시키는 동작허가신호를 컬럼 디코더에 출력하는 컬럼 디코더 제어부를 포함한다. 컬럼 디코더 제어부는 충분한 RAS 액세스 시간이 얻어지는지의 여부에 대한 결정에 따라서 동작허가신호의 출력 타이밍을 결정한다.

Description

ＲＡＳ 액세스 시간에 응답하여 컬럼 디코더를 활성화하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE FOR MAKING COLUMN DECODER OPERABLE ACCORDING TO RAS ACCESS TIME}
본 발명은 반도체 기억장치에 관한 것으로, 특히, DRAM (다이내믹 랜덤 액세스 메모리) 등의 반도체 기억 장치내에 있는 컬럼 디코더의 동작 개시 타이밍을 제어하기 위한 구성에 관한 것이다.
본 출원은 일본 특허출원번호 평성 11-23289 호에 기초하고 있고, 그 내용들을 본 발명에 참조한다.
종래 DRAM 등의 반도체 기억 장치로부터 데이타를 독출할 때, 센스 증폭기의 동작완료를 나타내는 센스 증폭기 동작완료 신호를 (독출되어질) 목표의 메모리 셀 에 접속된 데이타라인을 지시하는 컬럼 어드레스를 디코딩하는 컬럼 디코더를 활성화하는 신호로서, 이용하고 있다.
도 8 은 DRAM 에서 데이타를 독출할 때의 동작 타이밍 챠트이다.
이 타이밍 챠트는 동기 클록신호들 (RAS ; 로우 어드레스 스트로브, CAS ; 컬럼 어드레스 스트로브, 어드레스 데이타 및 데이타 출력 'D out') 의 타이밍을 나타내고 있다. 도 8 에서, 시간 tRCD은 동기 클록신호 (RAS) 와 (CAS) 간의 지연시간을 나타내며, 이 지연시간은 신호 (RAS) 가 출력되는 시점으로부터 신호 (CAS) 가 출력되는 시점까지의 시간에 해당한다. 여기서, 동기 클록신호 (RAS) 는 목표 메모리 셀에 접속된 워드라인을 지시하는 로우 어드레스 데이타를 확정하는 타이밍을 결정하는 제어 신호로서 기능하지만, 동기 클록신호 (CAS) 는 컬럼 어드레스 데이타를 확정하는 타이밍을 결정하는 제어 신호로서 기능한다. 시간 tCAC은 동기 클록신호 (CAS) 가 출력되는 (그리고, 컬럼 어드레스가 확정됨) 시점으로부터 데이타가 출력되는 시점까지의 기간을 나타내는 CAS 액세스 시간이다.
기간 tRAC은 동기 클록신호 (RAS) 가 하강하는 시점으로부터 데이타가 목표 메모리 셀로부터 출력되는 시점까지의 기간을 나타내는 RAS 액세스 시간이다. 이 RAS 액세스 시간은 지연시간 (tRCD; RAS 와 CAS 의 출력사이의 기간) 과 CAS 액세스 시간 tCAC의 합계 시간에 해당한다.
또한, 기간 tRAS은 RAS 활성시간을 나타내고, 기간 tRCS은 독출 명령 셋-업 시간을 나타내며, 기간 tRAD은 컬럼 어드레스 지연시간까지의 RAS 액세스 시간을 나타낸다.
종래 반도체 기억 장치에서는, 센스 증폭기 동작완료신호가 출력된 후에, 컬럼 디코더가 동작가능하게 된다. 즉, 종래 기술에서는, 긴 RAS 액세스 시간 tRAC을 가지는 반도체 기억 장치는, 충분한 RAS-CAS 지연시간 tRCD을 갖도록 하기위하여, 동기 클록신호 (RAS) 가 출력되는 시점으로부터 컬럼 디코더가 동작가능한 시점까지 긴 기간을 가지도록, 제어한다.
그러나, 이와 같은 종래 반도체 기억 장치에서는, RAS 액세스 기간 tRAC의 길이에 관계없이, 센스 증폭기 동작완료신호가 출력된 후에, 컬럼 디코더는 항상 동작가능하게 되며, 따라서, 기간 tRAC이 센스 증폭기 동작완료신호를 기다리는 시간에 의해, 제한되게 된다.
즉, 도 7 에 도시된 바와 같이, (목표 메모리 셀이 접속되어 있는) 워드라인의 전위는 로우 어드레스가 확정되는 시점 t1에서 상승하고, 센스 증폭기를 동작시키는 센스 인에이블 신호 (SE) 는 시점 t2에서 센스 증폭기로 출력되게 된다. 그 결과, 메모리 셀내의 커패시터에 충전되는 '데이타' 전압 ( 데이타 1 또는 0 에 해당함) 이 증폭되고, 그 데이타 전압에 해당하는 '신호' 전압이 프리-차지 전압과 중첩되어, 1 쌍의 데이타 (또는 비트) 라인에 나타나게 된다.
센스 증폭기의 증폭 동작완료 타이밍은 각 제품 (예를 들어, 반도체 기억 장치) 의 제조 조건의 차이에 따라서 편차 (△t) 를 가지기 때문에, 센스 증폭기 동작완료신호 (SEEND) 에 대한 마진 (△tm) 을 고려하는 것이 필요하게 된다.
또한, 동기 클록신호 (RAS) 가 소정의 시간만큼 지연되어 센스 증폭기 동작완료신호 (SEEND) 가 발생되기 때문에, 지연시간이 분산되어, 더 많은 마진을 요할 수도 있다. 따라서, RAS 액세스 시간 tRAC또한 마진 (△tm) 에 의해서 제약을 받게 된다.
본 발명의 목적은, 상기 상황을 고려하여, 컬럼 디코더를 활성화시키는 동작허가신호의 출력 타이밍을, RAS 액세스 시간 tRAC에 응답하여 적절히 결정할 수 있는 반도체 기억 장치를 제공하는 데에 있다.
따라서, 본 발명은,
데이타를 기입하거나 또는 독출하는 워드라인과 데이타라인에 각각의 메모리 셀이 접속되어 있는 복수개의 메모리 셀을 포함하는 메모리 셀 어레이;
상기 메모리 셀내에 지시된 워드라인에 접속되며, 목표 메모리 셀에 데이타를 기입하거나 또는 목표 메모리 셀로부터 데이타를 독출하는 워드라인을 지시하는 로우 어드레스 데이타를 디코딩하기 위한 로우 디코더;
목표 메모리 셀에 접속된 데이타라인을 선택하기 위하여, 데이타라인을 지시하는 컬럼 어드레스 데이타를 디코딩하는 컬럼 디코더;
목표 메모리 셀로부터 독출된 데이타를 전송하는 신호를 증폭하는 센스 증폭기; 및
컬럼 디코더를 동작가능하게 하는 동작허가신호를 컬럼 디코더로 출력하는 컬럼 디코더 제어부를 포함하고,
컬럼 디코더 제어부는, 데이타가 독출될 때, 충분한 RAS (로우 어드레스 스트로브) 액세스 시간이 얻어졌는지의 여부에 대한 결정에 따라서 동작허가신호의 출력 타이밍을 결정하고, RAS 액세스 시간은 로우 어드레스 데이타를 확정하는 타이밍을 결정하는 제어 신호인 RAS 의 하강시점으로부터 목표 메모리 셀로부터 데이타가 출력되는 시점까지의 기간인, 반도체 기억장치를 제공한다.
상기 구성에 따르면, 컬럼 디코더를 동작가능하게 하는 타이밍을 RAS 액세스 시간에 응답하여 적절히 결정할 수 있다.
일반적으로, 데이타를 독출하는 경우에는 컬럼 디코더 제어부가 센스 증폭기의 증폭동작완료를 나타내는 센스 증폭기 동작완료신호와 충분한 RAS 액세스 시간이 얻어졌는지를 나타내는 식별신호중에서 1개 이상의 신호에 기초하여 출력 타이밍을 결정하며, 그 방법은 다음과 같다:
충분한 RAS 액세스 시간을 얻지 못하는 경우, 센스 증폭기 동작완료신호의 출력 타이밍을 동작허가신호의 출력 타이밍으로서 이용하고, 충분한 RAS 액세스 시간을 얻게 되는 경우에는, 센스 증폭기 동작완료신호의 출력 타이밍을 소정의 시간만큼 지연시켜, 그 지연된 타이밍을 동작허가신호의 출력 타이밍으로서 이용한다.
컬럼 디코더 제어부는,
센스 증폭기 동작완료신호를 소정의 시간만큼 지연시킴으로써 얻는 신호와 식별신호간의 논리곱을 연산 및 출력하는 제 1 논리곱 연산부; 및
센스 증폭기 동작완료신호와 제 1 논리곱 연산부의 출력간의 논리곱을 연산 및 출력하기 위한 제 2 논리곱 연산부를 포함하고,
제 1 논리곱 연산부에 식별신호가 입력될 때, 제 2 논리곱 연산부는 소정의 시간만큼 지연된 센스 증폭기 동작완료신호를 출력한다.
따라서, 충분한 RAS 액세스 시간을 얻는 경우에는, 컬럼 디코더가 센스 증폭기 동작완료신호의 출력 타이밍을 충분한 마진으로 동작가능하게 할 수 있다. 이와는 반대로, 충분한 RAS 액세스 시간을 얻을 수 없는 경우, 즉, 컬럼 디코더를 고속으로 동작시키는 것이 바람직한 경우에는, 센스 증폭기 동작완료신호가 출력될 때에, 컬럼 디코더를 동작시킨다.
또한, 본 발명은 유사한 기본 구성을 가지는 반도체 기억 장치를 제공하며, 데이타를 독출할 때 컬럼 디코더 제어부가 로우 어드레스 데이타를 확정하는 타이밍을 결정하는 제어신호인 RAS 의 하강시점으로부터 데이타가 목표의 메모리 셀로부터 출력되는 시점까지의 시간인 RAS (로우 어드레스 스트로브) 액세스 시간에 응답하여, 센스 증폭기의 증폭동작의 완료를 나타내는 센스 증폭기 동작완료신호가 출력된 후에 동작허가신호가 출력되어야 하는지의 여부를 결정한다.
컬럼 디코더 제어부는, 센스 증폭기 동작완료신호와 충분한 RAS 액세스 시간이 얻어졌는지를 나타내는 식별신호간의 논리곱을 연산 및 출력하기 위한 제 1 논리곱 연산부 및 제 1 논리곱 연산부의 출력과 로우 어드레스 데이타를 확정하기 위한 제어신호인 CAS (컬럼 어드레스 스트로브) 또는 이 CAS 와 등가인 신호간의 논리곱을 연산 및 출력하기 위한 제 2 논리곱 연산부를 포함하고,
식별신호가 제 1 논리곱 연산부에 입력되지 않는 경우 제 2 논리곱 연산부는 동작허가신호로서 CAS 또는 이 CAS 와 등가인 신호를 출력하게 되고, 식별신호가 제 1 논리곱 연산부에 입력되는 경우 제 2 논리곱 연산부는 센스 증폭기 동작완료신호와 CAS 또는 이 CAS 와 등가인 신호간의 논리곱에 응답하여 신호를 출력하게 된다.
따라서, 충분한 RAS 액세스 시간을 얻을 수 있는 경우, 상기 컬럼 디코더는 센스 증폭기 동작완료신호가 출력된 후에 동작가능하게 된다. 이와는 달리, 충분한 RAS 액세스 시간을 얻을 수 없는 경우에는, 상기 컬럼 디코더는 센스 증폭기 동작완료신호가 출력되기전 예를 들어, CAS 또는 CAS 와 등가인 신호가 출력될 때에 동작가능하게 된다.
또한, 본 발명은, 데이타를 기입하거나 또는 독출하는 워드라인 및 데이타라인에 각각의 메모리 셀이 접속되는 복수개의 메모리셀을 포함하는 메모리셀 어레이;
메모리 셀 어레이내에 지시된 워드라인에 접속되고 목표 메모리 셀에 데이타를 기입 또는 목표 메모리 셀로부터 데이타를 독출하기 위하여 워드라인을 지시하는 로우 어드레스 데이타를 디코딩하기 위한 로우 디코더;
목표 메모리 셀이 접속된 데이타라인을 선택하기 위하여 데이타라인을 지시하는 컬럼 어드레스 데이타를 디코딩하기 위한 컬럼 디코더;
목표 메모리 셀로부터 독출된 데이타를 전송하는 신호를 증폭하기 위한 센스 증폭기; 및
로우 어드레스 데이타를 확정하는 타이밍을 결정하기 위한 제어신호인 RAS 의 하강시점으로부터 상기 데이타가 목표의 메모리 셀로부터 출력되는 시점까지의 시간인 RAS (로우 어드레스 스트로브) 액세스 시간에 응답하여, 상기 컬럼 디코더에 입력되는 컬럼 어드레스 데이타의 입력 타이밍을 결정하기 위한 타이밍 조정부를 제공하되,
상기 타이밍 조정부는,
컬럼 어드레스 데이타의 입력 타이밍을 지연시키기 위한 지연회로;
컬럼 어드레스 데이타를 직접 전송하기 위한 신호 전송라인; 및
RAS 액세스 시간에 응답하여 지연회로 또는 신호 전송라인을 통하여 컬럼 디코더에 컬럼 어드레스 데이타를 선택적으로 입력하기 위한 스위칭부를 포함한다.
따라서, 상기 경우에도, 컬럼 디코더를 동작시키는 타이밍을 상기 RAS 액세스 시간에 따라서 적절히 결정할 수 있게 된다.
도 1 은 본 발명의 제 1 실시예인 반도체 기억 장치의 전체 구성을 도시한 블록도.
도 2 는 도 1 의 반도체 기억 장치내에 있는 컬럼 디코더 활성화회로의 내부 구성을 도시한 회로도.
도 3 은 도 1 의 반도체 기억 장치내에 있는 컬럼 디코더 활성화회로의 동작의 일예를 나타낸 타이밍 챠트.
도 4 는 도 1 의 반도체 기억 장치내에 있는 컬럼 디코더 활성화회로의 동작의 일예를 나타낸 타이밍 챠트.
도 5 는 본 발명의 제 2 실시예인 반도체 기억 장치내에 있는 컬럼 디코더 활성화회로의 내부 구성을 도시한 회로도.
도 6 은 본 발명의 제 3 실시예인 반도체 기억 장치의 구별되는 구성부를 도시한 회로도.
도 7 은 종래 반도체 기억 장치의 동작을 나타낸 타이밍 챠트.
도 8 은 반도체 기억 장치의 데이타-독출 동작을 나타낸 타이밍 챠트.
※도면의 주요 부분에 대한 부호의 설명
10 : 내부 동기 신호 발생회로
12 : 명령 디코더
14 : 내부 어드레스 발생회로
16 : RAS 계 제어 신호 발생회로
18 : 컬럼 디코더 활성화회로
20 : 로우 디코더
22 : 컬럼 디코더
24 : 메모리 셀 어레이
26, 52, 70 : 지연 소자
28, 30 : 데이타 플립플롭
50, 56, 62, 64 : NAND 게이트
54, 58, 60, 66 : 인버터
72 : 신호 전송라인
200 : 타이밍 조절부
100 : CLT 결정회로
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.
하기의 실시예들에서, 반도체 기억 장치는 DRAM 이다.
도 1 은 본 발명에 따른 제 1 실시예의 반도체 기억 장치의 전체 구성을 도시한 블록도이다. 도 3 및 도 4 는 각 부분의 동작을 나타낸 타이밍 챠트이다. 도 3 은 인덱스 (CLT) 가 2 인 경우의 동작을 나타내는 한편, 도 4 는 인덱스 (CLT) 가 3 인 경우의 동작을 나타낸다. 여기서, 상기 인덱스 (CLT) 는 컬럼 어드레스가 확정되는 시점으로부터 데이타가 데이타 출력단자 (DQ) 에 출력되는 시점까지의 기간동안에 출력되는 클록 펄스의 갯수를 이용하여 CAS 액세스 시간을 나타낸다.
이 실시예에서는, 데이타를 독출할 때, 동작허가신호의 출력 타이밍을 충분한 RAS 액세스 시간이 얻어지는 지의 여부에 대한 결정에 따라서 결정하며, 상기 RAS 액세스 시간은 로우 어드레스 데이타를 확정하는 타이밍을 결정하는 제어신호 인 RAS 의 하강시점으로부터 상기 데이타가 목표의 메모리 셀로부터 출력되는 시점까지의 기간이다.
도 1 에 도시된 반도체 기억 장치는, 기준 클록 (CLK) 을 수신하여 내부 클록 (ICLK) 을 발생시키고, 이 발생된 신호를 내부 동기신호 발생회로에 접속되어 있는 관련된 구성 소자들에 출력하는 내부 동기신호 발생회로 (10); 명령 디코더 (12); 내부 어드레스 발생회로 (14); RAS 계 제어신호 발생회로 (16); 컬럼 디코더 활성화회로 (18); 로우 디코더 (20); 컬럼 디코더 (22); 메모리 셀 어레이 (24);지연 소자 (26); 데이타 플립-플롭 회로 (28 및 30); 스위치 (SW1 및 SW2); 및 CLT 결정 회로 (100) 를 포함한다.
데이타 플립-플롭 회로 (28 및 30) 는 CLT (= 2 또는 3) 에 응답하여 데이타 출력 타이밍을 제어하기 위하여 제공된다. 상기 내부 클록 (ICLK) 은 데이타 플립-플롭 회로 (28) 의 클록 단자 (C) 에 지연소자 (26) 를 통하여 인가되고, 데이타 플립-플롭 회로 (30) 의 클록 단자 (C) 에는 직접 인가된다.
CLT 결정회로 (100) 는 명령 디코더 (12) 로부터 출력된 명령 데이타 및 외부 장치로부터 공급된 어드레스 신호 (ADD) 를 수신하고, 컬럼 디코더 활성화회로 (18) 및 스위치 (SW1 및 SW2) 에 결정된 현재 CLT 에 따라서 제어신호를 출력한다. 이들 스위치 (SW1 및 SW2) 의 접속 상태는 상기 제어신호에 응답하여 결정된다.
CLT 결정회로 (100) 에 의해서 2 개의 스위치 (SW1 및 SW2) 가 모두 접점-a (도 1 의 접점 'a' 를 참조) 로 선택되는 경우에는, 상기 CLT 는 2 가 되며 즉, 내부 클록 (ICLK) 의 2 개의 펄스들은 컬럼 어드레스가 확정되는 시점부터 데이타가 데이타 단자 (DQ) 에 출력되는 시점까지 출력되게 된다. 한편, CLT 결정회로 (100) 에 의해서 2 개의 스위치 (SW1 및 SW2) 가 모두 접점-b (도 1 의 접점 'b' 를 참조) 로 선택되는 경우에는, 상기 CLT 는 3 이 되며 즉, 내부 클록 (ICLK) 의 3 개의 펄스들은 데이타가 데이타 단자 (DQ) 에 출력되기전 시점까지 출력되게 된다. 여기서, 컬럼 디코더 활성화회로 (18) 는 본 발명의 컬럼 디코더 제어부에 해당한다.
이하, 도 2 에 도시되어 있는 컬럼 디코더 활성화회로 (18) 의 구성을 설명한다.
도 2 에서, 컬럼 디코더 활성화회로 (18) 는, 센스 증폭기 동작완료신호 (SEEND) 를 소정의 시간만큼 지연시키는 지연소자 (52); 지연소자 (52) 의 출력을 반전시키는 인버터 (54); 인버터 (54) 의 출력과 충분한 RAS 액세스 시간이 얻어졌는지를 나타내는 CLT3 플래그간의 NAND 논리곱을 연산 및 출력하는 NAND 게이트 (56); 센스 증폭기 동작완료신호 (SEEND) 와 상기 NAND 게이트 (56) 의 출력간의 NAND 논리곱을 연산 및 출력하는 NAND 게이트 (50); 및 NAND 게이트 (50) 의 출력을 반전하여 이 반전된 신호를 상기 컬럼 디코더 (22) 에 출력하는 인버터 (58) 를 포함한다.
인버터 (54) 및 NAND 게이트 (56) 는 본 발명의 제 1 논리곱 연산부에 해당하고, NAND 게이트 (50) 및 인버터 (58) 는 본 발명의 제 2 논리곱 연산부에 해당한다.
CLT3 플래그가 입력되는 경우, 제 1 논리곱 연산부의 기능을 하는 인버터 (54) 및 NAND 게이트 (56) 는 지연된 신호 (센스 증폭기 동작완료신호를 소정의 시간만큼 지연시킴으로써 얻어짐) 를 출력한다.
즉, 상기 CLT3 플래그가 리셋 (예를 들어, CLT = 2) 이 되는 경우, 센스 증폭기 동작완료신호 (SEEND) 는 NAND 게이트 (50) 및 인버터 (58) 를 통하여 컬럼 디코더 (22) 에 직접 출력되게 된다. 이와는 달리, 상기 CLT3 플래그가 세트되는 경우에는, 센스 증폭기 동작완료신호가 지연소자 (52) 에 의해서 소정의 시간만큼 지연되어, 인버터 (58) 를 통하여 컬럼 디코더 (22) 에 출력되게 된다.
도 1 을 다시 참조하면, 컬럼 디코더 (12) 는 동기 클록신호들 (RAS, CAS, WE 및 CS) 을 수신하고, 리얼 명령 (READCMD) 및 액티브 명령 (ACTCMD) 등의 명령을 발생하여, 관련된 부분들에 출력한다. 상기 액티브 명령 (ACTCMD) 은 동기 클록신호 (RAS) 에 해당하고, 상기 리얼 명령 (READCMD) 은 동기 클록신호 (CAS) 에 해당한다.
도 1 의 내부 어드레스 발생회로 (14) 는 어드레스 신호 (외부 장치에서 어드레스 단자로 입력됨) 를 로우 어드레스 데이타 및 컬럼 어드레스 데이타로 변환하여, 이들 데이타를 로우 디코더 (20) 및 컬럼 디코더 (22) 로 각각 출력한다. 도 1 의 RAS 계 제어신호 발생회로 (16) 는 동기 클록신호 (RAS) 의 출력 타이밍에 응답하여, 센스 증폭기를 동작시키는 센스 인에이블 신호 (SE) 와 센스 증폭기의 동작완료 타이밍을 나타내는 센스 증폭기 동작완료신호 (SEEND) 등의 제어신호를 발생하여, 출력한다.
로우 어드레스는 로우 디코더 (20) 에 의해서 디코딩되고, 해당 워드라인 (WL) 이 선택되어, 데이타는 워드라인 (WL) 이 접속된 목표의 메모리 셀 (MC) 로부터 센스 증폭기 (SA) 를 통하여 데이타라인 (D) 으로 독출된다.
컬럼 디코더 활성화회로 (18) 는 RAS 계 제어신호 발생회로 (16) 에서 발생한 센스 증폭기 동작완료신호 (SEEND) 를 수신하며, 또한, 명령 디코더 (12) 로부터 독출 명령 (READCMD; CAS 에 해당함) 을 수신하고, 이들 수신된 신호들에 응답하여, 컬럼 디코더 (22) 를 동작가능하게 하는 동작허가신호 (COLUMN ENABLE) 를 컬럼 디코더 (22) 에 출력한다. 상술한 바와 같이, CLT3 플래그가 리셋되면, 즉, CLT 가 2 인 경우에는, 센스 증폭기 동작완료신호 (SEEND) 가 동작허가신호 (COLUMN ENABLE) 로서 직접 출력되고, 한편 CLT3 플래그가 세트되는 경우에는, 센스 증폭기 동작완료신호 (SEEND) 를 지연시킴으로써 얻어진 신호가 출력된다. 그 결과, 컬럼 디코더 (22) 가 동작하고, 내부 어드레스 발생회로 (14) 로부터 수신된 컬럼 어드레스 데이타 (COLUMN ADD) 는 디코딩되어 목표 메모리 셀 (데이타 독출용) 에 접속된 데이타라인이 선택되게 된다. 데이타라인에 나타나는 데이타는, 컬럼 디코더 (22) 에 의해서 선택되는 데이타라인상의 데이타만이 유효하고, 이 유효 데이타는 메모리 셀 어레이 (24) 의 출력 (D1) 으로서 출력된다.
CLT 가 2 인 경우에는, 스위치 (SW1 및 SW2) 는 a-접점으로 선택되므로, 데이타라인 (D1) 에 출력된 데이타가 데이타 플립-플롭 회로 (28) 를 통하지 않고 데이타 플립-플롭 회로 (30) 의 데이타 입력단자 (D) 에 입력된다. 따라서, 컬럼 어드레스가 확정되고 내부 클록 신호 (ICLK) 의 2 개의 펄스가 출력된 후에 (도 3 을 참조), 데이타가 데이타 플립-플롭 회로 (30) 의 출력단자 (DQ) 로부터 출력되게 된다.
CLT 가 3 인 경우에는, 스위치 (SW1 및 SW2) 는 b-접점으로 선택되므로, 출력라인 (D1) 에 출력되는 데이타가 데이타 플립-플롭 회로 (28 및 30) 를 통하여 데이타 단자 (DQ) 에 출력되게 된다. 따라서, 컬럼 어드레스가 확정되고 내부 클록 신호 (ICLK) 의 3 개의 펄스가 출력된 후 (도 4 를 참조), 상기 데이타는 출력단자 (DQ) 에 출력되게 된다.
이상 설명한 바와 같이, 이 실시예에서는, 데이타를 독출할 때, 컬럼 디코더 활성화회로가 센스 증폭기의 증폭 동작의 완료를 나타내는 센스 증폭기 동작완료신호와 충분한 RAS 액세스 시간이 얻어졌는지의 여부를 나타내는 식별신호에 근거하여, 동작허가신호의 출력 타이밍을 결정한다. 이 과정에서, 충분한 RAS 액세스 시간을 얻지 못하는 경우에는 센스 증폭기 동작완료신호의 출력 타이밍을 동작허가신호의 출력 타이밍으로서 이용하지만, 충분한 RAS 액세스 시간을 얻는 경우에는, 센스 증폭기 동작완료신호의 출력 타이밍을 소정의 시간만큼 지연시키고, 그 지연된 타이밍을 동작허가신호의 출력 타이밍으로서 이용한다. 따라서, 충분한 RAS 액세스 시간을 얻을 수 있는 경우, 컬럼 디코더는 센스 증폭기 동작완료신호의 출력 타이밍에 대해 충분한 마진을 가지고 동작가능하게 된다. 이와는 달리, 충분한 RAS 액세스 시간을 얻을 수 없는 경우 즉, 컬럼 디코더를 고속으로 동작하는 것이 바람직한 경우에는, 센스 증폭기 동작완료신호가 출력될 때에, 컬럼 디코더가 동작할 수 있다.
이하, 본 발명에 따른 제 2 실시예의 반도체 기억장치를 설명한다.
제 1 실시예와 이 실시예의 구성상 차이점은 컬럼 디코더 활성화회로 (18) 의 내부 구성에 있다. 이외의 구성 요소들은 제 1 실시예의 구성요소와 동일하므로, 이에 대한 설명을 생략하기로 한다. 제 2 실시예의 컬럼 디코더 활성화회로 (18) 의 내부 구성이 도 5 에 도시되어 있다.
이 실시예에서는, 데이타를 독출할 때 컬럼 디코더 제어부는 센스 증폭기 동작완료신호가 출력된 후 동작허가신호가 출력되어야 하는지의 여부를 RAS 액세스시간에 응답하여 결정한다.
도 5 에서, 컬럼 디코더 활성화회로 (18) 는, 센스 증폭기 동작완료신호 (SEEND) 를 반전하는 인버터 (60); 인버터 (60) 의 출력과 충분한 RAS 액세스 시간이 얻어졌는지의 여부를 나타내는 CLT3 플래그간의 NAND 논리곱을 연산 및 출력하는 NAND 게이트 (62); NAND 게이트 (62) 의 출력과 컬럼 어드레스를 확정하는 CAS (제어신호) 인 CAS 계 신호 또는 이 CAS 와 등가인 신호와의 NAND 논리곱을 연산 및 출력하는 NAND 게이트 (64); 및 그 NAND 게이트 (64) 의 출력을 반전하는 인버터 (66) 를 포함한다.
상기 인버터 (60) 및 NAND 게이트 (62) 는 본 발명의 제 1 논리곱 연산부에 해당하며, 상기 NAND 게이트 (64) 및 인버터 (66) 는 본 발명의 제 2 논리곱 연산부에 해당한다.
식별신호가 NAND 게이트 (62 ; 제 1 논리곱 연산부의 구성요소) 에 입력되지 않을 동안, 즉, CLT3 플래그가 리셋되는 동안, NAND 게이트 (64 ; 제 2 논리곱 연산부의 구성요소) 의 입력단자중 1 개의 단자레벨이 NAND 게이트 (62) 의 출력에 의해서 하이레벨에 고정되기 때문에, 상기 CAS (제어신호) 또는 이와 등가인 신호가 컬럼디코더 (22) 를 동작시키는 동작허가신호 (COLUMN ENABLE) 로서 인버터 (66) 로부터 출력되게 된다.
한편, 식별신호가 입력되는 동안, 즉, CLT3 플래그가 세트되는 동안에는, NAND 게이트 (62) 로부터 센스 증폭기 동작완료신호 (SEEND) 가 NAND 게이트 (64) 의 입력단자중 1 개의 입력단자에 직접 입력되며, 따라서, 이 경우에는, 센스증폭기 동작완료신호 (SEEND) 및 CAS (제어신호) 또는 이와 등가인 신호와의 NAND 논리곱 결과에 근거한 신호가 동작허가신호 (COLUMN ENABLE) 로서 컬럼디코더 (22) 로 출력되게 된다.
따라서, 충분한 RAS 액세스 시간을 얻을 수 있는 경우에는 (예를 들어, CLT3 플래그가 세트되는 동안), 센스 증폭기 동작완료신호가 출력된 후에 상기 컬럼 디코더를 동작시킬 수 있다. 이와는 반대로, 충분한 RAS 액세스 시간을 얻을 수 없는 경우에는, 센스 증폭기 동작완료신호가 출력되기 전 즉, 상기 CAS 또는 이와 등가인 신호가 출력될 때 컬럼 디코더를 동작시킬 수 있다.
이하, 본 발명에 따른 제 3 실시예의 반도체 기억 장치를 설명한다.
제 1 및 제 2 실시예와 제 3 실시예가 구성상 다른점은, 컬럼 디코더에 공급되는 컬럼 어드레스 데이타의 입력 타이밍을 (RAS 액세스 시간에 응답하여) 결정하기 위한 타이밍 조정부가 제공된다는 점이다. 이 타이밍 조정부는, 컬럼 디코더 활성화회로 (18) 를 대신하여, 제공되며, 제 3 실시예의 다른 구성요소들은 제 1 실시예의 구성요소와 동일하므로, 이에 대한 설명을 생략하기로 한다.
본 발명에 따른 제 3 실시예의 반도체 기억 장치의 구별되는 부분의 구성이 도 6 에 도시되어 있다. 도 6 에서, 타이밍 조정부 (200) 는, 내부 어드레스 발생회로 (14) 로부터 컬럼 디코더 (22) 에 전송되는 컬럼 어드레스 데이타의 입력 타이밍을 지연시키는 지연소자 (70 ; 본 발명의 지연회로에 해당); 상기 컬럼 어드레스 데이타를 지연없이 전송하는 신호 전송라인 (72); 및 RAS 액세스 시간에 응답하여, 지연소자 (70) 또는 신호전송라인 (72) 을 통해서 상기 컬럼 어드레스 데이타를 선택적으로 컬럼 디코더 (22) 에 입력하는 스위치 (SW3 및 SW4 ; 본 발명의 스위칭부에 해당) 를 포함한다.
상기 구성에서는, CLT3 플래그가 리셋되는 동안, 스위치 (SW3 및 SW4) 가 모두 a-접점으로 선택되므로, 상기 컬럼 어드레스 데이타가 내부 어드레스 발생회로 (14) 에서 컬럼 디코더 (22) 에 직접 입력되게 된다. 이와는 반대로, CLT3 플래그가 세트되는 동안에는, 상기 스위치가 모두 b-접점으로 선택되므로, 컬럼 어드레스 데이타가 지연소자 (70) 에 의해서 지연된 후, 컬럼 디코더 (22) 에 공급되게 된다.
따라서, 상기 타이밍 조정부를 이용함으로써, 컬럼 디코더를 동작시키는 타이밍을 RAS 액세스 시간에 응답하여 적절히 결정할 수 있게 된다.
본 발명은,
데이타를 기입하거나 또는 독출하는 워드라인과 데이타라인에 각각의 메모리 셀이 접속되어 있는 복수개의 메모리 셀을 포함하는 메모리 셀 어레이;
상기 메모리 셀내에 지시된 워드라인에 접속되며, 목표 메모리 셀에 데이타를 기입하거나 또는 목표 메모리 셀로부터 데이타를 독출하는 워드라인을 지시하는 로우 어드레스 데이타를 디코딩하기 위한 로우 디코더;
목표 메모리 셀에 접속된 데이타라인을 선택하기 위하여, 데이타라인을 지시하는 컬럼 어드레스 데이타를 디코딩하는 컬럼 디코더;
목표 메모리 셀로부터 독출된 데이타를 전송하는 신호를 증폭하는 센스 증폭기; 및
컬럼 디코더를 동작가능하게 하는 동작허가신호를 컬럼 디코더로 출력하는 컬럼 디코더 제어부를 포함하고,
컬럼 디코더 제어부는,
데이타가 독출될 때, 충분한 RAS (로우 어드레스 스트로브) 액세스 시간이 얻어졌는지의 여부에 대한 결정에 따라서 동작허가신호의 출력 타이밍을 결정하고, RAS 액세스 시간은 로우 어드레스 데이타를 확정하는 타이밍을 결정하는 제어 신호인 RAS 의 하강시점으로부터 목표 메모리 셀로부터 데이타가 출력되는 시점까지의 기간인, 반도체 기억장치를 제공한다.
이상 본 발명에 따르면, 컬럼 디코더를 동작가능하게 하는 타이밍을 RAS 액세스 시간에 응답하여 적절히 결정할 수 있는 효과가 있다.

Claims (7)

  1. 워드라인 및 데이타라인에 각각의 메모리 셀이 접속되어, 데이타를 기입 또는 독출하는 복수개의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀내의 지시된 워드라인에 접속된 목표 메모리 셀에 데이타를 기입 또는 목표 메모리 셀로부터 데이타를 독출하기 위하여, 워드라인을 지시하는 로우 어드레스 데이타를 디코딩하는 로우 디코더;
    상기 목표 메모리 셀이 접속되어 있는 데이타라인을 선택하기 위하여, 데이타라인을 지시하는 컬럼 어드레스 데이타를 디코딩하는 컬럼 디코더;
    상기 목표 메모리 셀로부터 독출된 데이타를 전송하는 신호를 증폭하는 센스 증폭기; 및
    상기 컬럼 디코더를 동작시키는 동작허가신호를 컬럼 디코더에 출력하는 컬럼 디코더 제어부를 포함하되,
    상기 컬럼 디코더 제어부는, 데이타가 독출될 때, 충분한 RAS (로우 어드레스 스트로브) 액세스 시간이 얻어지는지의 여부에 대한 결정에 따라서 동작허가신호의 출력 타이밍을 결정하고, 상기 RAS 액세스 시간은 로우 어드레스 데이타를 확정하는 타이밍을 결정하기 위한 제어신호인 RAS 의 하강시점으로부터 목표 메모리 셀로부터 데이타가 출력되는 시점까지의 기간인 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    충분한 RAS 액세스 시간을 얻지 못하는 경우, 센스 증폭기 동작완료신호의 출력 타이밍을 동작허가신호의 출력 타이밍으로서 이용하고, 충분한 RAS 액세스 시간이 얻어지는 경우에는, 센스 증폭기 동작완료신호의 출력 타이밍을 소정의 시간만큼 지연시켜 그 지연된 타이밍을 동작허가신호의 출력 타이밍으로서 이용하는 방식으로,
    데이타가 출력될 때, 컬럼 디코더 제어부는, 센스 증폭기의 증폭 동작완료를 나타내는 센스 증폭기 동작완료신호 및 충분한 RAS 액세스 시간이 얻어지는 지를 나타내는 식별신호중 1 개 이상의 신호에 근거하여, 상기 출력 타이밍을 결정하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 2 항에 있어서,
    컬럼 디코더 제어부는,
    센스 증폭기 동작완료신호를 소정의 시간만큼 지연시켜 구한 신호와 식별신호와의 논리곱을 연산 및 출력하는 제 1 논리곱 연산부; 및
    센스 증폭기 동작완료신호와 제 1 논리곱 연산부의 출력과의 논리곱을 연산 및 출력하는 제 2 논리곱 연산부를 포함하되,
    상기 식별신호가 제 1 논리곱 연산부에 입력될 때, 제 2 논리곱 연산부는 소정의 시간만큼 지연된 센스 증폭기 동작완료신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  4. 워드라인 및 데이타라인에 각각의 메모리 셀이 접속되어, 데이타를 기입 또는 독출하는 복수개의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀내의 지시된 워드라인에 접속된 목표 메모리 셀에 데이타를 기입 또는 목표 메모리 셀로부터 데이타를 독출하기 위하여, 워드라인을 지시하는 로우 어드레스 데이타를 디코딩하는 로우 디코더;
    상기 목표 메모리 셀이 접속된 데이타라인을 선택하기 위하여, 데이타라인을 지시하는 컬럼 어드레스 데이타를 디코딩하는 컬럼 디코더;
    상기 목표 메모리 셀로부터 독출된 데이타를 전송하는 신호를 증폭하는 센스 증폭기; 및
    상기 컬럼 디코더를 동작시키는 동작허가신호를 컬럼 디코더에 출력하는 컬럼 디코더 제어부를 포함하되,
    데이타가 독출될 때, 상기 컬럼 디코더 제어부는, 로우 어드레스 데이타를 확정하는 타이밍을 결정하기 위한 제어신호인 RAS 의 하강시점으로부터 목표 메모리 셀로부터 데이타가 출력되는 시점까지의 기간인 RAS (로우 어드레스 스트로브) 액세스 시간에 응답하여, 센스 증폭기의 증폭 동작완료를 나타내는 센스 증폭기 동작완료신호가 출력된 후 상기 동작허가신호가 출력되어야 하는지의 여부를 결정하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 4 항에 있어서,
    컬럼 디코더 제어부는,
    센스 증폭기 동작완료신호와 충분한 RAS 액세스 시간이 얻어졌는지의 여부를 나타내는 식별신호와의 논리곱을 연산 및 출력하는 제 1 논리곱 연산부 및
    제 1 논리곱 연산부의 출력과 로우 어드레스 데이타를 확정하는 제어신호인 CAS (컬럼 어드레스 스트로브) 또는 이 CAS 와 등가인 신호와의 논리곱을 연산 및 출력하는 제 2 논리곱 제어부를 포함하되,
    상기 식별신호가 제 1 논리곱 연산부에 입력되지 않는 동안, 제 2 논리곱 연산부는 동작허가신호로서 CAS 또는 이 CAS 와 등가인 신호를 출력하고, 상기 식별신호가 제 1 논리곱 연산부에 입력되는 동안, 제 2 논리곱 연산부는 센스 증폭기 동작완료신호와 CAS 또는 이 CAS 와 등가인 신호와의 논리곱에 해당하는 신호를 동작허가신호로서 출력하는 것을 특징으로 하는 반도체 기억 장치.
  6. 워드라인 및 데이타라인에 각각의 메모리 셀이 접속되어, 데이타를 기입 또는 독출하는 복수개의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀내의 지시된 워드라인에 접속된 목표 메모리 셀에 데이타를 기입 또는 목표 메모리 셀로부터 데이타를 독출하기 위하여, 워드라인을 지시하는 로우 어드레스 데이타를 디코딩하는 로우 디코더;
    상기 목표 메모리 셀이 접속된 데이타라인을 선택하기 위하여, 데이타라인을 지시하는 컬럼 어드레스 데이타를 디코딩하는 컬럼 디코더;
    상기 목표 메모리 셀로부터 독출된 데이타를 전송하는 신호를 증폭하는 센스증폭기; 및
    로우 어드레스 데이타를 확정하는 타이밍을 결정하는 제어신호인 RAS 의 하강시점으로부터 목표 메모리 셀로부터 데이타가 출력되는 시점까지의 기간인 RAS (로우 어드레스 스트로브) 액세스 시간에 응답하여, 컬럼 디코더에 공급되는 컬럼 어드레스 데이타의 입력 타이밍을 결정하는 타이밍 조정부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 6 항에 있어서,
    타이밍 조정부는,
    상기 컬럼 어드레스 데이타의 입력 타이밍을 지연하는 지연회로;
    컬럼 어드레스 데이타를 직접 전송하는 신호 전송라인; 및
    RAS 액세스 시간에 응답하여, 지연회로 또는 신호전송라인을 통하여 컬럼 어드레스 데이타를 컬럼 디코더에 선택적으로 입력하는 스위칭부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
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