KR970007525B1 - 어드레스 프로세싱 회로와 이를 이용한 반도체 기억장치 - Google Patents

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Description

어드레스 프로세싱 회로와 이를 이용한 반도체 기억장치

제 1 도는 종래의 행 어드레스 프로세싱회로의 블럭도.

제 2 도는 종래의 행 어드레스 프로세싱 회로의 동작을 나타내는 타이밍 챠트.

제 3a 도는 RAS를 근거로 한 신호발생기의 회로도.

제 3b 도는 제 1 도에 도시한 CBR판정회로의 회로도.

제 3c 도는 제 1 도에 도시한 행 어드레스 버퍼 구동회로의 회로도.

제 3d 도는 제 1 도에 도시한 행 어드레스 버퍼의 회로도.

제 3e 도는 제 1 도에 도시한 행 어드레스 복호기의 회로도.

제 4a 도는 본 발명의 실시예에 따른 어드레스 프로세싱 회로의 분석도.

제 4b 도는 제 4a 도에 도시한 행 어드레스 버퍼의 블럭도.

제 5 도는 제 2 도에 도시한 어드레스 프로세싱 회로의 동작을 나타내는 타이밍 챠트.

제 6a 도는 제 4a 도에 도시한 RAS를 근거로 한 신호발생기의 회로도.

제 6b 도는 CBR판정 구동회로의 회로도.

제 6c 도는 제 4a 도에 도시한 CBR판정 구동회로와 클럭발생기의 회로도.

제 6d 도는 제 4a 도에 도시한 행 어드레스 버퍼 구동회로와 행 어드레스 버퍼의 회로.

제 6e 도는 제 4a 도에 도시한 행 어드레스 버퍼와 사전복호기(predecoder) 스위치의 회로도.

제 6f 도는 행 어드레스 사전복호기와 행 어드레스 주복호기의 회로도.

제 6g 도는 CBR판정회로와 사전복호기 사이에 접속된 사전복호기 스위치의 회로도.

제 7 도는 본 발명에 따라 어드레스 프로세싱 회로를 구비한 다이나믹 랜덤 액세스 메모리의 분석도.

본 발명은 다이나믹 랜덤 액세스 메모리장치와 같은 반도체 기억장치에 관한 것으로서, 특히 복원(refresh)기능이 있는 반도체 기억장치에 내장되는 어드레스 프로세싱 회로에 관한 것이다.

다이나믹 랜덤 액세스 메모리장치는 행 어드레스 스트로브(strobe)신호와 열 어드레스 스트로브 신호의 레벨의 조합에 의하여 복원동작을 행한다.

제 1 도는 RAS를 근거로 한 신호발생기 10, CBR(CAS Beore RAS)판정회로 12, 행 어드레스 버퍼 구동회로 14, 외부 어드레스 입력단자 16, 복원 어드레스 카운터 18, 행 어드레스 버퍼 20, 행 어드레스 복호기 22로 구성되는 종래의 어드레스 프로세서 회로의 블럭도이다.

제 1 도에 도시한 어드레스 프로세싱 회로는 행 어드레스 스트로브 신호/RAS와 열 어드레스 스트로브 신호/CAS의 레벨의 조합을 근거로 하여 카운터 18에 의해 발생된 복원 어드레스 또는 단자 16에 인가된 외부 어드레스 중 어느 하나를 선택한다. 여기서, "/"는 액티브 로우(active-low) 신호를 의미한다.

제 2a 도는 데이타가 메모리 셀 어레이스에 기록되어 판독될 수 있는 정상판독/기록모드에서 제 1 도에 도시된 어드레스 프로세싱 회로의 동작상태를 도시한 것이다. 제 2b 도는 메모리 셀 어레이가 복원되는 복원모드에서 제 1 도에 도시된 어드레스 프로세싱 회로의 동작상태를 도시한 것이다.

제 2a 도에 도시된 정상판독/기록모드에서는, 행 어드레스 스트로브 신호/RAS가 하강하고(ON되고)나서, 열 어드레스 스트로브 신호/CAS가 하강한다(ON된다). RAS를 근거로 한 신호 발생기 10은 행 어드레스 스트로브 신호/RAS의 하강구간에 응하여 RAS를 근거로 한 신호 S1를 발생한다. 신호 S1은 CBR판정회로 12에 인가된다. 신호 S1을 수신할 때, CBR판정회로 12는 열 어드레스 스트로브 신호/CAS의 레벨이 로우 또는 하이 인지를 판정한다. 정상 판독기/기록모드에서, 열 어드레스 스트로브 신호/CAS는 신호 S1이 CBR판정회로에 의해 수신될 때, 하이레벨로 된다. 이 경우에, CBR판정회로 12는 기억장치가 정상판독/기록모드(RBC : RAS Before CAS)에 있는지를 판정한다. 그 다음에, CBR판정회로 12는 판정신호 S2를 상승시킨다. CBR판정회로 12 또한 판정신호 S3을 발생한다. 정상판독/기록모드에서 판정신호 S3은 로우레벨로 유지된다.

판정신호 S2의 상승구간에 응하여, 행 어드레스 버퍼 구동회로 14는 로우 레벨에서 하이벨로 신호 S4의 레벨을 변화시킨다. 행 어드레스 버퍼 20은 신호 S4의 상승구간에 응하여 외부 행 어드레스 R을 래치한다. 즉, 행 어드레스 버퍼 20은 외부 행 어드레스 R을 선택하고 복원 어드레스 카운터 18에 의해 발생된 복원 어드레스를 선택하지 않는다. 행 어드레스 버퍼 20에 의해 선택된 외부 행 어드레스 R은 행 어드레스 복호기에 래치된 행 어드레스 신호 S7로서 인가된다.

제 2b 도에 도시된 복원 모드에서는, 열 어드레스 스트로브 신호/CAS가 하강하고 나서, 행 어드레스 스트로브 신호/RAS가 하강한다. RAS를 근거로 한 신호발생기 10은 행 어드레스 스트로브 신호/RAS의 하강구간에 응하여 신호 S1을 발생한다. 신호 S1을 수신할 때 CBR판정회로 12는 열 어드레스 스트로브 신호/CAS의 레벨이 로우 또는 하이인지를 판정한다. 복원모드에서 열 어드레스 스트로브 신호/CAS는 RAS를 근거로 한 신호 S1이 상승할 때 로우레벨로 유지된다. 그러므로, CBR판정회로 12는 기억장치가 복원모드(CAS Before RAS)에 있는지를 판정한다. 이 경우에, CBR판정회로 12는 RAS를 근거로 한 신호 S1의 상승구간에 응하여 판정신호 S3을 상승시키는 반면에, 판정신호 S2를 로우 레벨로 유지한다.

행 어드레스 버퍼 구동회로 14는 신호 S4를 상승시킨다. 이 경우에, 행 어드레스 버퍼 20은 신호 S4의 상승구간에 응하여 복원 어드레스 카운터 18에 의해 발생된 복원 어드레스를 선택한다. 선택된 복원 어드레스는 어드레스 신호 S7로서 행 어드레스 복호기 22에 전송된다.

행 어드레스 버퍼 20은 CBR판정회로 12에 의해 이뤄진 판정을 근거로 하여 동작되는 어드레스 선택기능을 갖는다. 특히, 행 어드레스 버퍼 20의 어드레스 선택기능은 기억장치가 정상판독/기록모드인지 또는 복원모드에 있는지를 판정하는 판정이 CBR판정회로 12에 의해 이루어질 때까지 동작하지 않는다. 그러므로, 제 1 도에 도시된 종래의 어드레스 프로세싱 회로는 정상판독/기록모드에서, 외부 행 어드레스를 행 어드레스 버퍼 20에 기록하는 시간이 오래 걸린다는 단점이 있다.

상기 단점을 제 3a, 3b, 3c, 3d 및 3e 도를 참조하여 설명한다. 제 3a 도는 RAS를 근거로 한 신호발생기 10의 회로도이다. 제 3b 도는 CBR판정회로 12의 회로도이다. 제 3c 도는 행 어드레스 버퍼 구동회로 14의 회로도이다. 제 3d 도는 행 어드레스 버퍼회로 20의 회로도이다. 제 3e 도는 행 어드레스 복호기 22의 회로도이다.

제 3a 도를 참조하면, 행 어드레스 스트로브 신호/RAS는 타이밍신호 *1-*6을 발생하는 RAS를 근거로 한 신호발생기 10에 인가된다. 타이밍신호 *2, *3 및 *6의 제 3b 도에 도지된 바와 같이 CBR판정회로 12에 인가된다. 상기 RAS를 근거로 한 신호 S1은 타이밍 신호 *2, *3 및 *6에 상응한다. 타이밍 신호 *2, *3 및 *6에 응하여, CBR판정회로 12는 초기에 하이인 신호 *7, *8을 발생한다. 신호 *7과 *8의 레벨은 행 어드레스 스트로브 신호/RAS의 타이밍과 열 어드레스 스트로브 신호/CAS의 타이밍과의 관계를 근거로 한다. 기억장치가 정상 판독/기록모드에 있을 때, 신호 *7은 로우레벨로 스위칭하고, 반면에 신호 *8은 변하지 않는다. 기억장치가 복원 모드에 있을 때, 신호 *8은 로우레벨로 스위칭하는 반면에 신호 *7은 하이레벨로 유지된다. 상기 판정신호 S2와 S3의 역변환에 상응하는 신호 *7과 *8은 행 어드레스 버퍼 구동회로 14에 인가된다. VREF는 기준전압을 나타낸다.

행 어드레스 스트로브 신호/RAS에 응하여, RAS를 근거로 한 신호발생기 10 또한 타이밍신호 *4를 발생하여 행 어드레스 버퍼 구동회로 14에 인가된다.

제 3c 도에 도시된 행 어드레스 버퍼 구동회로 14는 타이밍 신호 *11과 *12를 발생시켜 제 3d 도에 도시된 바와 같이 행 어드레스 버퍼 20에 인가된다. 더우기, 행 어드레스 버퍼 구동회로 14는 타이밍 신호 *16과 *17을 발생시켜 제 3d 도에 도시된 바와 같이 행 어드레스 버퍼 20에 인가된다. 더우기, 행 어드레스 버퍼 구동회로 14는 신호 *7과 함께 NOR동작을 하게 되는 타이밍 신호 *10을 발생시킨다. 따라서, 타이밍 신호 *11이나 *12 중 어느 하나는 하이레벨로 스위칭된다. 특히, 타이밍 신호 *11은 정상 판독/기록 모드에서 하이레벨로 스위칭 되며, 타이밍 신호 *12는 복원모드에서 하이레벨로 스위칭된다. 더우기, 행 어드레스 버퍼 구동회로 14는 타이밍 신호 *14를 발생시켜 제 3c 도와 제 3d 도에 도시된 바와 같이 행 어드레스 버퍼 20에 인가하고 타이밍 신호 *15는 제 3e 도에 도시된 바와 같이 행 어드레스 복호기 22에 인가된다.

제 3d 도는 도시된 바와 같이, 상보(complementary)카운터 어드레스 신호 Qix와 Qiz는 행 어드레스 버퍼 20에 인가되고, 제 3d 도에서 Ai로 나타난 외부 행 어드레스는 행 어드레스 버퍼 20에 인가된다. 정상 판독/기록모드에서, 타이밍 신호 *11은 하이레벨로 스위칭하므로 외부 행 어드레스 Ai가 상응하는 전이 게이트를 지나 선택된다. 행 어드레스 버퍼 20은 선택된 행 어드레스 신호 *18과 그 역변환 *19를 발생시킨다.

제 3e 도에 도시된 바와 같이, 행 어드레스 복호기 22는 행 어드레스 사전복호기 22A와 행 어드레스 주복호기 22B로 이루어진다. 사전복호기 22A는 선택된 행 어드레스 신호 *18과 제 3d 도에 도시된 행 어드레스 버퍼 20과는 다른 행 어드레스 버퍼(미도시)에 의해 선택된 다른 선택된 행 어드레스 신호 *18'를 수신한다. 행 어드레스 신호 *18과 *18'가 하이일때, 사전복호기 22A는 사전복호된 행 어드레스 신호를 주복호기 22B에 전송하고 다른 사전복호기(미도시)로부터 다른 복호된 행 어드레스 신호를 수신한다.

상기에서 알 수 있는 바와 같이, 외부 행 어드레스 또는 카운터 어드레스는 CBR판정회로 12에 의해 이뤄진 판정을 근거로 하여 선택된다. 다시말해서, 판정은 기억장치가 정상 판독/기록모드에 있는지 복원모드에 있는지에 관계없이 항상 이루어진다. 따라서, 선택된 행 어드레스 신호를 행 어드레스 복호기 22에 인가하는 시간이 오래 걸린다.

본 발명의 일반적인 목적은 상기 결합이 해소된 어드레스 프로세싱 회로를 제공하는 것이다.

본 발명의 더 특수한 목적은 특히 정상 판독/기록모드에서, 행 어드레스 신호를 행 어드레스 복호기에 고속으로 인가할 수 있는 어드레스 프로세싱 회로를 제공하는 것이다.

본 발명의 상기 목적은 복원동작을 필요로 하는 반도체 기억장치의 어드레스 프로세싱 회로에 의해 달성된다. 어드레스 프로세싱 회로는 판정신호에 따라 외부 어드레스나 복원 어드레스 중에서 어느 하나를 선택하는 선택수단; 선택수단에 결합되어, 선택수단으로부터 선택된 어드레스를 저장하는 어드레스 버퍼수단: 선택수단에 결합되어, 반도체 기억장치가 행 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호에 따라 정상 데이타판독/기록모드 또는 복원모드에서 동작하는지에 대하여 판정을 하고, 반도체 기억장치가 정상 데이타 판독/기록모드에서 동작한다고 판정되는 경우에 선택수단으로 하여금 외부 어드레스를 즉시 선택하게 하고, 반도체기억장치가 복원모드에서 동작한다고 판정되는 경우에 선택수단으로 하여금 시간지연으로 복원 어드레스를 선택하게 하는 판정수단을 포함한다.

본 발명의 다른 목적은 상기의 어드레스 프로세싱 장치를 구비한 반도체 기억장치를 제공하는 것이다. 본 발명의 이러한 목적은 메모리 셀을 포함하는 메모리 셀 어레이; 메모리 셀 어레이에 결합되어, 복호된 어드레스에 따라 메모리 셀중 하나를 선택하는 어드레스 프로세싱 수단: 및 메모리 셀 어레이에 결합되어, 선택된 메모리 셀에 데이타를 기록하고 선택된 메모리 셀로부터 데이타를 판독하는 데이타 입/출력수단을 포함하는 반도체 기억장치에 의해 달성된다. 어드레스 프로세싱 수단은 판정신호에 따라 외부 행 어드레스나 복원 어드레스중 어느 하나를 선택하는 선택수단; 선택수단에 결합되어, 선택수단으로부터 선택된 행 어드레스를 저장하는 어드레스 버퍼수단; 어드레스 버퍼수단과 메모리 셀 어레이에 결합되어, 선택된 행 어드레스로부터 복호된 행 어드레스를 발생시키는 행 어드레스 복호기 수단; 메모리 셀 어레이에 결합되어, 외부 열 어드레스로부터 복호된 열 어드레스를 발생시키는 열 어드레스 복호기 수단; 및 선택수단에 결합되어, 반도체 기억장치가 행 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호에 따라 정상 데이타 판독/기록모드 또는 복원모드에서 동작하는 지에 대하여 판정을 하고, 반도체 기억장치가 정상 데이타 판독/기록모드에서 동작한다고 판정되는 경우에 선택수단으로 하여금 외부 어드레스를 즉시 선택하게 하고, 반도체 기억장치가 복원모드에서 동작한다고 판정되는 경우에 선택수단으로 하여금 시간지연으로 복원 어드레스를 선택하게 하는 판정수단을 포함한다.

본 발명의 다른 목적과 특징 및 장점은 첨부된 도면에 의거한 이하의 상세한 설명으로부터 보다 명확시된다. 제 4 도는 본 발명의 실시예에 따른 행 어드레스 프로세싱 회로의 블럭도이다. 제 4a 도에서, 이전에 설명된 도면에 도시된 부분과 동일한 부분에 대하여는 동일한 참고번호를 표기하였다. 제 4a 도에 도시된 행 어드레스 프로세싱 회로는 이전의 도면에서의 외부 어드레스 입력단자 16, 복원 어드레스 카운터 18 및 행 어드레스 복호기 22 이외에 RAS를 근거로 한 신호발생기 30, CBR판정회로 32, 행 어드레스 버퍼 구동회로 34, 행 어드레스버퍼 36 및 행 어드레스 복호기 42로 구성되어 있다.

제 4a 도에 도시된 행 어드레스 프로세싱 회로에 의하면, 행 어드레스 버퍼 36은 CBR판정회로 32에 의해 이루어질 판정을 기다리지 않고 동작된다. 정상 판독/기록모드에서는, 입력단자 16에 인가된 외부 행 어드레스는 행 어드레스 버퍼 36에서 스위칭 동작없이 곧바로 행 어드레스 복호기 42에 전송된다. 복원모드에서는, 행 어드레스 버퍼 36은 복원 어드레스 카운터 18에 의해 발생된 복원 어드레스를 선택하기 위해 스위칭 동작을 행한다. 상기의 구성에 의해, 외부 행 어드레스를 행 어드레스 버퍼회로 36을 지나 행 어드레스 복호기 42에 전송하기 위해 필요한 시간을 단축시킬 수가 있다.

제 5a 도는 정상 판독/기록모드에서 행 어드레스 프로세싱 회로의 동작을 도시하고 있으며, 제 5b 도는 복원모드에서 그것의 동작을 도시하고 있다.

제 5a 도를 참고하면, 행 어드레스 스트로브 신호/RAS는 RAS를 근거로 하는 신호발생기 30에 인가된다. 행 어드레스 스트로브 신호/RAS의 하강 구간에 응하여, RAS를 근거로 한 신호발생기 30은 상호 동일한 RAS를 근거로 한 신호 S11을 발생시킨다. 두개의 RAS를 근거로 한 신호 S11 중 하나는 행 어드레스 버퍼 구동회로 34에 인가되고 다른 RAS를 근거로 한 신호 S11은 CBR판정회로 32에 인가된다. RAS를 근거로 한 신호의 상승구간에 응하여, 행 어드레스 버퍼 구동회로 34는 행 어드레스 버퍼 36에 인가되는 타이밍 신호 S12를 상승시킨다. RAS를 근거로 한 신호 S11을 수신할 때 CBR 판정회로 32는 열 어드레스 스트로브 신호/CAS가 로우인지 하이인지를 판정한다. 정상 판독/기록모드에서, 열 어드레스 스트로브 신호/CAS는 RAS를 근거로한 신호 S11이 CBR 판정회로 32에 인가될 때 하이레벨로 있는다. 그 다음에, CBR 판정회로 32는 판정신호 S13의 레벨을 로우레벨에서 하이레벨로 스위칭하고, 반면에 판정신호 S14를 로우레벨로 유지한다. 판정신호 S13과 S14는 행 어드레스 버퍼 36에 인가된다.

행 어드레스 버퍼 36은 타이밍 신호 S12와 판정신호 S13과 S14를 수신한다. 그러나, 정상 판독/기록모드에서, 행 어드레스 버퍼 36은 타이밍 신호 S12의 상승구간에 응하여, 입력단자 16에서의 외부 행 어드레스 S15를 행 어드레스 복호기 42에 즉시 출력한다. 즉, 외부 행 어드레스 S15는 선택된 행 어드레스 신호 17로서, CBR판정회로 32에 의해 이뤄진 판정을 기다리지 않고 행 어드레스 버퍼 36을 지나 행 어드레스 복호기 42에 출력된다. 그러므로, 행 어드레스 복호기 42에 외부 행 어드레스 S15를 출력하는데 소요되는 시간을 단축시킬 수가 있다. 실험에 의하면, 제 4a 도에 도시된 행 어드레스 프로세싱 회로의 동작은 제 1 도에 도시된 종래의 행 어드레스 프로세싱 회로보다 2×10^-6또는 3×10^-6초 더 빠르다.

제 5b 도에 도시된 복원모드에서, 열 어드레스 스트로브 신호/CAS가 하강하고 난후에, 행 어드레스 스트로브 신호/RAS가 하강한다. 행 어드레스 스트로브 신호/RAS의 하강구간에 응하여, RAS를 근거로 한 신호 S11은 하이레벨로 스위칭한다. 이때에, CBR판정회로 32는 열 어드레스 스트로브 신호/CAS가 로우인지 하이인지를 판정한다. 복원모드에서, 열 어드레스 스트로브 신호/CAS는 RAS를 근거로 한 신호 S11이 상승할때 로우가 된다. 다음에, CBR판정회로 32는 판정회로 S14의 레벨을 로우레벨에서 하이레벨로 스위칭하는 반면에, 판정신호 S13을 로우레벨로 유지한다.

판정신호 S14의 상승구간에 의하여, 행 어드레스 버퍼 36은 복원 카운터 어드레스 S16이 선택되는 스위칭 동작을 행한다. 선택된 복원 카운터 어드레스는 선택된 행 어드레스 신호 S17로서, 행 어드레스 복호기 42에 출력된다.

제 4b 도는 제 4a 도에 도시된 행 어드레스 버퍼 36의 블럭도이다. 행 어드레스 버퍼 36은 선택기(SEL) 36A와 버퍼회로 36B를 포함한다. 정상 판독/기록모드에서, 선택기 36A는 판정신호 S13과 S14의 레벨의 조합에 따라 외부 행 어드레스 S15를 통과한다. 선택기 36A를 통과하는 외부 행 어드레스 S15는 버퍼회로 36B에서 래치되며, 이 버퍼회로는 제 4a 에 도시된 행 어드레스 버퍼 구동회로 34로부터 전송된 구동신호 S12에 응하여 동작된다.

복원모드에서, 선택기 36A는 판정신호 S13과 S14의 레벨의 조합에 따라 스위칭 동작을 행하여 복원 어드레스 S16을 선택한다. 그 다음에, 복원 어드레스 S16은 버퍼회로 36B에서 래치된다.

제6a. 6b, 6c, 6d, eE, 6f 및 6g는 제 4a 도에 도시된 행 어드레스 프로세싱회로의 회로도이다. 특히, 제 6a 도는 RAS를 근거로 한 발생기 30의 회로도이고, 제 6b 도는 RAS를 근거로 한 발생기 30과 CBR판정회로 32사이에 접속된 CBR판정구동회로 44의 회로도이다. 제 6c 도는 CBR판정회로 32의 회로도이며, 제 6d 도는 행 어드레스 버퍼 구동회로 34의 회로도이다. 제 6e 도는 행 어드레스 버퍼 36의 회로도이다. 제 6f 도는 행 어드레스 복호기 42에 제공된 사전복호기 42A와 행 복호기 42B의 회로도이다. 제 6g 도는 CBR판정회로 32와 행 어드레스 사전복호기 42A 사이에 접속된 사전복호기 스위치의 회로도이다.

제 6a 도를 참고하면, 행 어드레스 스트로브 신호/RAS는 RAS를 근거로 한 신호발생기 30의 패드(pad)에 인가된다. 행 어드레스 스트로브 신호/RAS의 하강구간에 응하여, RAS를 근거로 한 신호발생기 30은 RAS를 근거로 한 신호 *21을 로우레벨에서 하이레벨로 스위칭한다. RAS를 근거로 한 신호 *21은 제 6d 도에 도시된 행 어드레스 버퍼 구동회로 34에 인가되고 제 6b 도에 도시된 CBR판정구동회로 44에 인가된다.

RAS를 근거로 한 신호 *1에 응하여, 행 어드레스 버퍼 구동회로 34는 제 6b 도에 도시된 바와 같이 구동신호 *28∼*31을 발생한다. 이러한 구동신호는 제 6e 도에 도시된 바와 같이 행 어드레스 버퍼 36에 인가된다. 후술되는 바와 같이, CBR판정회로 32로부터의 판정신호 *27은 정상 판독/기록모드에저 로우레벨로 유지된다. 외부 행 어드레스 Ai는 제 6e 도에 도시된 바와 같이, 행 어드레스 버퍼 36에 인가된다. 구동신호 *28은 하이레벨로 스위칭하고 구동신호 *29는 행 어드레스 스트로브 신호/RAS의 하강 구간에 응하여 로우레벨로 스위칭한다. 따라서, 행 어드레스 버퍼 36에 인가된 외부 행 어드레스 Ai는 그안에 제공된 플립플롭에서 래치된다. 제 4a 도에 도시된 복원 어드레스 카운터 18에 의해 발생된 상보복원 어드레스 신호 Qix와 Qiz는 제 6e 도에 도시된 바와 같이 행 어드레스 버퍼 36에 인가된다.

다음에, 행 어드레스 버퍼 36은 행 어드레스 *32로서 외부 행 어드레스 Ai를 제 6f 도에 도시된 행 어드레스 사전복호기 42A에 출력한다. 행 어드레스 사전복호기 42A는 행 어드레스 *32를 수신하고 다른 행 어드레스 버퍼들(미도시)로부터 다른 행 어드레스 *32'와 *32"를 수신한다. 타이밍 신호 *34에 응하여, 행 어드레스 사전복호기 42A가 동작되고 이를 통해 어드레스 신호 *32가 통과되도록 한다. 사전복호기 스위치 46으로부터의 스위치신호 *35는 후술되는 바와 같이 정상판독/기록모드에서 로우레벨로 유지된다. 행 어드레스 주복호기 42B는 제 6f 도에 도시된 사전복호기 42A를 포함하는 행 어드레스 사전복호기로부터 행 어드레스 신호 *37를 수신한다.

RAS를 근거로 한 신호발생기 30에 의해 발생된 RAS를 근거로 한 신호 *21은 CBR판정구동회로 44에 인가되어, 클럭신호 *22∼*24를 발생시킨다. 이러한 타이밍 신호는 제 6c 도에 도시된 바와 같이, CBR판정회로 32에 인가된다. 열 어드레스 스트로브 신호/CAS는 CBR판정회로 32의 패드에 인가된다. 클럭신호 *22는 하이레벨로 스위칭되며 클럭신호 *24는 로우레벨로 스위칭된다. 이와 같이, 열 어드레스 스트로브 신호/CAS는 CBR판정회로 32내 플립플롭에서 래치된다. CBR판정회로 32는 제 6c 도에 도시된 바와 같이 판정신호 *26과 *27을 발생한다. 정상판독/기록모드에서, 판정신호 *26은 하이레벨로 스위칭되고, 판정신호 *27은 로우레벨로 유지된다. 판정신호 *27은 제 6d 도에 도시된 행 어드레스 구동회로 34에 인가되고 판정신호 *26은 제 6g 도에 도시된 사전복호기 스위치 46에 인가된다.

복원모드에서, 판정신호 *26은 로우레벨로 유지되고, 판정신호 *27은 하이레벨로 스위칭된다. 타이밍 신호 *36은 하이이다. 상기 *34에 응하여, 스위치 신호 *35는 하이레벨로 스위칭된다. 그러므로, 행 어드레스버퍼 36으로부터의 외부 행 어드레스 *32는 사전복호기 42A를 지나 주복호기 42B에 출력이 금지된다. 복원모드에서, 제 6c 도에 도시된 판정신호 *27은 하이레벨로 스위칭되고 제 6d 도에 도시된 구동신호 *31은 하이레벨로 스위칭된다. 이때에, 구동신호 *28은 로우이다. 그러므로, 상보 복원 어드레스 신호 QiX와 QiZ는 구동신호 *29가 로우레벨로 스위칭될 때 플립플롭에서 래치된다. 이와 같이, 래치된 복원 어드레스 QiZ는 제 6f 도에 도시된 행 어드레스 사전복호기 42A에 출력된다.

사전복호기 스위칭 46에 인가된 타이밍신호 *34는 하이레벨로 스위칭되고 스위치신호 *35는 로우레벨로 변한다. 또한 행 어드레스 버퍼 36으로부터의 복원 어드레스 *32는 행 어드레스 사전복호기 42A를 통과하게 된다.

제 7 도는 본 발명에 따라 행 어드레스 프로세싱 회로를 구비한 랜덤 액세스 메모리 장치의 블럭도이다. 행 어드레스 프로세싱 회로는 어드레스 회로 50과 행 어드레스 복호기 42에 상응한다. 즉, 어드레스 회로 50은 제 4a 도에 도시된 구성을 포함한다. 실제로, 어드레스 회로 50은 외부 어드레스신호 A에 포함된 열 어드레스를 처리하는 열 어드레스 프로세싱 회로를 포함한다. 열 어드레스 프로세싱 회로는 종래의 방법으로 구성될 수 있다.

행 어드레스 복호기 42는 어드레스 회로 50으로부터 외부 행 어드레스나 복원 어드레스중 행 어드레스를 수신한다. 열 복호기 46은 열 어드레스를 수신한다. 행 어드레스 복호기 42는 복호된 행 어드레스를 메모리셀 어레이 48에 출력한다. 열 복호기 46은 복호된 열 어드레스를 열 선택기 52에 출력한다. 제 7 도에 도시된 바와 같이, 메모리 셀 어레이 48은 메모리 셀 MC를 포함하고 각각은 워드선 WL과 비트선 BL에 접속된다. 메모리 셀 어레이 48은 워드선을 지나 행 어드레스 복호기 42에 결합되고 비트선을 지나 열 선택기 48에 결합된 메모리 셀을 포함한다.

감지증폭기/데이타 래치회로 56 및 기록증폭기 58은 열 복호기 52를 지나 메모리 셀 어레이에 결합된다. 제 6c 도에 도시된 CBR판정회로에 의해 발생된 상기 판정신호 *27은 감지증폭기/데이타 래치회로 56 및 기록증폭기 58에 인가된다. 상술한 바와 같이, 판정신호 *27은 복원모드에서 하이레벨로 스위칭한다. 이 경우, 감지증폭기/데이타 래치회로 56 및 기록증폭기 58은 높은 임피던스 상태로 유지된다. 정상 판독/기록모드에서, 판정신호 *26은 로우레벨로 유지되고, 감지증폭기/데이타 래치회로 56 및 기록증폭기는 동작상태로 유지된다.

이하, 제 7 도에 도시된 다이나믹 랜덤 메모리장치의 동작에 대하여 설명한다. 외부 어드레스 A는 어드레스회로 50에 인가되고 외부 행 어드레스와 외부 열 어드레스를 행 어드레스 복호기 42와 열 복호기 46에 각각 출력한다. 행 어드레스 복호기 42는 워드선 중 하나를 선택하고, 열 디코더 46은 열 선택기 52를 지나 열 라인중 하나를 선택한다. 데이타가 선택된 메모리 셀에 기록될 때, 외부장치(미도시)로부터의 데이타는 기록증폭기 58에 의해 증폭되어 열 선택기 52를 지나 선택된 메모리 셀에 전송된다. 데이타가 선택된 메모리 셀로부터 판독될 때, 데이타는 열 선택기 52를 지나 전송되고 감지증폭기/데이타 래치회로 56에 인가된다. 회로 56은 전송된 데이타를 증폭하여 외부장치에 전송한다.

복원모드에서, 어드레스회로 50은 복원 어드레스를 행 어드레스 복호기 42에 출력한다. 복원모드에서, 감지증폭기/데이타 래치회로 56 및 기록증폭기 58은 높은 임피던스 상태로 유지된다.

본 발명은 복원동작을 필요로 하는 반도체 기억장치를 포함한다. 예를 들어, 본 발명의 어드레스 프로세싱 회로는 복원동작을 필요로 하는 플래쉬 메모리에 적용할 수 있다.

본 발명은 구체적으로 설명된 실시예들에 한정되지 않고, 본 발명의 범위를 이탈함이 없이 변경과 수정이 가능하다.

Claims (19)

1. 복원동작을 필요로 하는 반도체 기억장치의 어드레스 프로세싱 회로에 있어서, 상기 어드레스 프로세싱 회로는 판정신호에 따라 외부 어드레스나 복원 어드레스 중 어느 하나를 선택하기 위한 선택수단(36A), 선택수단에 결합되어, 선택수단으로부터 전택된 어드레스를 저장하는 어드레스 버퍼수단(36B), 선택수단에 결합되어, 반도체 기억장치가 행 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호에 따라 정상 데이타 판독/기록모드 또는 복원모드에서 동작하는지에 대하여 판정을 하고, 반도체 기억장치가 정상 데이타 판독/기록모드에서 동작한다고 판정되는 경우에 선택수단으로 하여금 외부 어드레스를 즉시 선택하게 하고, 반도체 기억장치가 복원모드에서 동작한다고 판정되는 경우에 선택수단으로 하여금 시간지연으로 복원 어드레스를 선택하게하는 판정수단(32)을 포함하는 것을 특징으로 하는 어드레스 프로세싱회로.
2. 제 1 항에 있어서, 상기 어드레스 버퍼수단에 결합되어 행 어드레스 스트로브 신호에 응하여 상기 어드레스 버퍼 수단을 동작시키는 구동수단(34)을 더 포함하는 것을 특징으로 하는 어드레스 프로세싱회로.
3. 제 1 항에 있어서, 행 어드레스 스트로브 신호에 응하여 타이밍 신호를 발생하기 위한 타이밍 신호 발생수단(30)을 더 포함하고, 상기 판정수단이 열 어드레스 스트로브 신호와 타이밍 신호를 수신하고, 열 어드레스 스트로브 신호와 타이밍 신호의 레벨을 근거로 하여 반도체 기억장치가 정상모드에 있는지 복원모드에 있는지를 판정하기 위한 수단을 포함하는 것을 특징으로 하는 어드레스 프로세싱회로.
4. 제 3 항에 있어서, 상기 어드레스 버퍼수단에 결합되어, 타이밍 신호 발생수단으로부터의 타이밍 신호에 응하여 상기 어드레스 버퍼수단을 동작시키는 구동수단(34)을 더 포함하는 것을 특징으로 하는 어드레스 프로세싱회로.
5. 제 1 항에 있어서, 상기 판정수단이 행 어드레스 스트로브 신호와 열 어드레스 스트로브 신호를 근거로 하여 첫번째 판정신호와 두번째 판정신호를 발생시키기 위한 수단을 포함하고, 첫번째 판정신호와 두번째 판정신호 중 하나가 정상모드에서 첫번째 레벨에서 두번째 레벨로 스위칭하며, 첫번째 판정신호와 두번째 판정신호중 다른 하나가 복원모드에서 첫번째 레벨에서 두번째 레벨로 스위칭하는 것을 특징으로 하는 어드레스 프로세싱회로.
6. 제 1 항에 있어서, 상기 외부 어드레스가 반도체 기억장치에서의 워드선 중 하나를 지정하는 행 어드레스를 포함하는 것을 특징으로 하는 어드레스 프로세싱회로.
7. 메모리 셀(MC)을 포함하는 메모리 셀 어레이(48); 메모리 셀 어레이에 결합되어, 복호된 어드레스에 따라 메모리 셀 중 하나를 선택하는 어드레스 프로세싱 수단(50); 및 메모리 셀 어레이에 결합되어, 선택된 메모리 셀에 데이타를 기록하고 선택된 메모리 셀로부터 데이타를 판독하는 데이타 입/출력수단(52, 56, 58)을 포함하는 반도체 기억장치에 있어서, 상기 어드레스 프로세싱 수단은 판정신호에 따라 외부 행 어드레스나 복원 어드레스 중 어느 하나를 선택하는 선택수단(36A), 선택수단에 결합되어, 선택수단으로부터 선택된 행 어드레스를 저장하는 어드레스 버퍼수단(36B), 어드레스 버퍼수단과 메모리 셀 어레이에 결합되어, 선택된 어드레스로부터 복호된 어드레스를 발생시키는 복호기 수단(42, 46), 선택수단에 결합되어, 반도체 기억장치가 행 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호에 따라 정상 데이타 판독/기록모드 또는 복원모드에서 동작하는지에 대하여 판정을 하고, 반도체 기억장치가 정상 데이타 판독/기록모드에서 동작한다고 판정되는 경우에 선택수단으로 하여금 외부 어드레스를 즉시 선택하게 하고, 반도체 기억장치가 복원모드에서 동작한다고 판정되는 경우에 선택수단으로 하여금 시간지연으로 복원 어드레스를 선택하게 하는 판정수단(32)을 포함하는 것을 특징으로 하는 반도체 기억장치.
8. 제 7 항에 있어서, 상기 어드레스 버퍼수단에 결합되어 행 어드레스 스트로브 신호에 응하여 상기 어드레스버퍼 수단을 동작시키는 구동수단(34)을 더 포함하는 것을 특징으로 하는 반도체 기억장치.
9. 제 7 항에 있어서, 행 어드레스 스트로브 신호에 응하여 타이밍 신호를 발생하기 위한 타이밍 신호 발생수단(30)을 더 포함하고, 상기 판정수단이 열 어드레스 스트로브 신호와 타이밍 신호를 수신하고, 열 어드레스 스트로브 신호와 타이밍 신호의 레벨을 근거로 하여 반도체 기억장치가 정상모드에 있는지 복원모드에 있는지를 판정하기 위한 수단을 포함하는 것을 특징으로 하는 반도체 기억장치.
10. 제 8 항에 있어서, 상기 어드레스 버퍼수단에 결합되어, 타이밍 신호 발생수단으로부터의 타이밍신호에 응하여 상기 어드레스 버퍼수단을 둥작시키는 구동수단(34)을 더 포함하는 것을 특징으로 하는 반도체 기억장치.
11. 제 10 항에 있어서, 상기 판정수단이 행 어드레스 스트로브 신호와 열 어드레스 스트로브 신호를 근거로하여 첫번째 판정신호와 두번째 판정신호를 발생시키기 위한 수단을 포함하고, 첫번째 판정신호와 두번째 판정신호 중 하나가 정상모드에서 첫번째 레벨에서 두번쩨 레벨로 스위칭하며, 첫번째 판정신호와 두번째 판정신호중 다른 하나가 복원모드에서 첫번째 레벨에서 두번째 레벨로 스위칭하는 것을 특징으로 하는 반도체 기억장치.
12. 제 7 항에 있어서, 상기 복호된 행 어드레스가 반도체 기억장치에 제공된 워드선 중 하나를 지정하고 상기 복호된 열 어드레스가 반도체 기억장치에 제공된 비트선 중 하나를 지정하는 것을 특징으로 하는 반도체 기억장치.
13. 메모리 셀(MC)을 포함하는 메모리 셀 어레이(48); 메모리 셀 어레이에 결합되어, 복호된 어드레스에 따라 메모리 셀 증 하나를 선택하는 어드레스 프로세싱 수단(50); 및 메모리 셀 어레이에 결합되어, 선택된 메모리 셀에 데이타를 기록하고 선택된 메모리 셀로부더 데이타를 판독하는 데이타 입/출력수단(52, 56, 58)을 포함하는 반도체 기억장치에 있어서, 상기 어드레스 프로세싱 수단은 판정신호에 따라 외부 행 어드레스나 복원 어드레스 중 어느 하나를 선택하는 선택수단(36A), 선택수단에 결합되어, 선택수단으로부터 선택된 행 어드레스를 저장하는 어드레스 버퍼수단(36B), 어드레스 버퍼수단과 메모리 셀 어레이에 결합되어, 선택된 행 어드레스로부터 복호된 행 어드레스를 발생시키는 행 어드레스 복호기 수단(42), 메모리 셀 어레이에 결합되어, 외부 열 어드레스로부터 복호된 열 어드레스를 발생시키는 열 어드레스 복호기 수단(46), 및 선택수단에 결합되어, 반도체 기억장치가 행 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호에 따라 정상 데이타판독/기록모드 또는 복원모드에서 동작하는지에 대하여 판정을 하고, 반도체 기억장치가 정상 데이타 판독/기록모드에서 동작한다고 판정되는 경우에 선택수단으로 하여금 외부 어드레스를 즉시 선택하게 하고, 반도체 기억장치가 복된모드에서 동작한다고 판정되는 경우에 선택수단으로 하여금 시간지연으로 복원 어드레스를 선택하게 하는 판정수단(32)을 포함하는 것을 특징으로 하는 반도체 기억장치.
14. 제 13 항에 있어서, 상기 어드레스 버퍼수단에 결합되어 행 어드레스 스트로브 신호에 응하여 상기 어드레스 버퍼 수단을 동작시키는 구동수단(34)을 더 포함하는 것을 특징으로 하는 반도체 기억장치.
15. 제 13 항에 있어서, 행 어드레스 스트로브 신호에 응하여 타이밍 신호를 발생하기 위한 타이밍 신호 발생수단(30)을 더 포함하고, 상기 판정수단이 열 어드레스 스트로브 신호와 타이밍 신호를 수신하고, 열 어드레스 스트로브 신호와 타이밍 신호의 레벨을 근거로 하여 반도체 기억장치가 정상모드에 있는지 복원모드에 있는지를 판정하기 위한 수단을 포함하는 것을 특징으로 하는 반도체 기억장치.
16. 제 15 항에 있어서, 상기 어드레스 버퍼수단에 결합되어, 타이밍 신호 발생수단으로부터의 타이밍 신호에 응하여 상기 어드레스 버퍼수단을 동작시키는 구동수단(34)을 더 포함하는 것을 특징으로 하는 반도체 기억장치.
17. 제 13 항에 있어서, 상기 판정수단이 행 어드레스 스트로브 신호와 열 어드레스 스트로브 신호를 근거로하여 첫번째 판정신호와 두번째 판정신호를 발생시키기 위한 수단을 포함하고, 첫번째 판정신호와 두번째 판정신호 중 하나가 정상모드에서 첫번째 레벨에서 두번째 레벨로 스위칭하며, 첫번째 판정신호와 두번째 판정신호중 다른 하나가 복원모드에서 첫번째 레벨에서 두번째 레벨로 스위칭하는 것을 특징으로 하는 반도체 기억장치.
18. 제 13 항에 있어서, 상기 복호된 행 어드레스가 반도체 기억장치에서의 워드선 중 하나를 지정하고 상기 복호된 열 어드레스가 반도체 기억장치에서의 비트선 중 하나를 지정하는 것을 특징으로 하는 반도체 기억장치.
19. 제 13 항에 있어서, 상기 반도체 기억장치가 다이나믹 랜덤 액세스 메모리 장치인 것을 특징으로 하는 반도체 기억장치.