KR960025777A - 프리챠지 회로를 갖는 반도체 메모리 디바이스 - Google Patents

프리챠지 회로를 갖는 반도체 메모리 디바이스 Download PDF

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Abstract

모든 워드 라인들이 하이 레벨을 나타내지 않을 때는 액티브 레벨로 되고 액세스 제어 신호(판독 제어 신호 또는 기입 제어 신호)가 소정의 전압으로 비트 라인들을 프리챠징하도록 프리챠지 회로를 제어하기 위해 프리챠지 제어 신호로 입력될 때는 인액티브 레벨로 되는 프리챠지 제어 신호를 발생시키는 프리챠지 제어 회로를 가지는 것을 특징으로 하는 반도체 디바이스.

Description

프리챠지 회로를 갖는 반도체 메모리 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예의 회로도.

Claims (13)

  1. 복수의 워드 라인, 각각이 적어도 하나의 비트라인에 접속되며 대응하는 워드 라인들에 접속된 복수의 메모리 셀, 상기 적어도 하나의 비트 라인을 프리챠지 제어 신호의 액티브 레벨에 대응하는 소정의 전압으로 프리챠징하는프리챠지 회로, 상기 모든 복수의 워드 라인이 비선택적 레벨일 때 상기 액티브 레벨로 되고 액세스 제어 신호가 프리챠지 제어 회로로 입력될 때 인액티브 레벨로 되는 상기 프리챠지 제어 신호를 발생시키는 프리챠지 제어 회로, 및 상기 복수의 워드 라인 중 대응하는 워드 라인의 레벨을 제어하고, 워드 라인 선택 신호 및 상기 프리챠지 제어 신호를 수신하며, 상기 프리챠지 제어 신호가 상기 인액티브 레벨일 때 상기 워드 라인 선택 신호에 대응하는 상기 복수의 워드 라인 중하나의 워드 라인을 활성화시키는 워드 라인 제어 회로를 구비하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 적어도 하나의 비트 라인은 제1 및 제2비트 라인을 포함하며, 상기 메모리 셀들은 상기 제1 비트 라인과 상기 제2 비트 라인 사이에 접속되는 것을 특징으로 하는 반도체 디바이스.
  3. 제2항에 있어서, 상기 프리챠징 회로는, 상기 제1비트 라인과 제1노드간에 접속되어 있으며, 게이트가 상기 프리챠지 제어 신호를 수신하는 제2노드에 접속되어 있는 제1트랜지스터, 상기 제2비트 라인과 상기 제1노드간에 접속되어 있으며, 게이트가 상기 제2노드에 접속되어 있는 제2트랜지스터를 구비하는 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서, 상기 프리챠징 제어 회로는, 상기 모든 복수의 워드 라인이 상기 비선택 레벨일 때를 검출하여 검출 신호를 출력하기 위해 상기 모든 워드 라인에 접속된 게이트 회로, 상기 검출 신호를 리세트 터미널로, 상기액세스 제어 신호를 세트 터미널로 수신하며 상기 검출 신호가 상기 리세트 터미널로 입력될 때 상기 액티브 레벨의 상기 프리챠징 제어 신호를 출력하고, 상기 제어 신호가 상기 세트 터미널로 입력될 때 상기 인액티브 레벨의 상기 프리챠지제어 신호를 출력하는 제1 래치 회로를 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제1항에 있어서, 상기 워드 라인 제어 회로는, 상기 워드 라인 선택 신호 및 상기 프리챠징 제어 신호를 제2세트 터미널로, 워드 라인 오프 신호를 제2리세트 터미널로 수신하며, 상기 프리챠지 제어 신호가 상기 인액티브 레벨이고 상기 워드 라인 선택 신호가 상기 선택 레벨일 때 상기 워드 라인을 활성화하는 제2 래치 회로를 포함하는 것을 특징으로 하는 반도체 디바이스.
  6. 제5항에 있어서, 상기 워드 라인 오프 신호는 상기 메모리 셀을 액세싱하는 액세스 주기와 상기 비트 라인을 상기 소정의 전압으로 프리챠징하는 프리챠징 주기에 의해 정해진 사이클을 갖는 것을 특징으로 하는 반도체 디바이스.
  7. 제5항에 있어서, 상기 워드 라인 제어 회로는 상기 제2의 세트 터미널에 접속되어 있으며 상기 워드 라인선택 신호 및 상기 프리챠지 제어 신호를 각각 제1 및 제2 입력 터미널로 수신하는 AND 게이트를 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 복수의 워드 라인, 각각이 적어도 하나의 비트 라인에 접속되며 대응하는 워드 라인들에 접속된 복수의 메모리 셀, 상기 적어도 하나의 비트 라인을 프리챠지 제어 신호의 액티브 레벨에 대응하는 소정의 전압으로 프리챠징하는 프리챠지 회로, 및 상기 모든 워드 라인이 비선택적 레벨을 나타낼 때 상기 액티브 레벨로 되고 액세스 제어 신호가 프리챠지 제어 회로로 입력될 때 인액티브 레벨로 되는 상기 프리챠지 제어 신호를 발생시키는 프리챠지 제어 회로를 구비하는 것을 특징으로 하는 반도체 디바이스.
  9. 복수의 워드 라인, 각각이 적어도 하나의 비트 라인에 접속되며 대응하는 워드 라인들에 접속된 복수의 메모리 셀, 상기 적어도 하나의 비트 라인을 프리챠지 제어 신호의 액티브 레벨에 대응하는 소정의 전압으로 프리챠징하는프리챠지 회로, 상기 모든 워드 라인이 비선택적 레벨을 나타낼 때 상기 액티브 레벨로 되고 액세스 제어 신호가 프리챠지 제어 회로로 입력될 때 인액티브 레벨로 되는 상기 프리챠지 제어 신호를 발생시키는 프리챠지 제어 회로, 및 상기 프리챠지 제어 신호가 강기 인액티브 레벨로 되고 기입 제어 신호가 액티브 레벨로 될 때 데이타를 상기 메모리 셀들에 기입하고 상기 프리챠지 제어 신호 중 하나가 상기 액티브 레벨로 되고 상기 기입 제어 신호가 인액티브 레벨로 될 때 상기 메모리 셀들로의 데이타의 기입을 금지하는 기입 버퍼 회로를 구비하는 것을 특징으로 하는 반도체 디바이스.
  10. 제9항에 있어서, 상기 기입 제어 신호는 중앙 제어 유닛에 의해 발생되는 것을 특징으로 하는 반도체 디바이스.
  11. 제9항에 있어서, 상기 적어도 하나의 비트 라인은 제1 및 제2 비트 라인을 포함하고 상기 메모리 셀들은 상기 제1 비트 라인과 상기 제2 비트 라인간에 접속되는 것을 특징으로 하는 반도체 디바이스.
  12. 제11항에 있어서, 상기 프리챠징 회로는, 상기 제1비트 라인과 제1노드간에 접속되어 있으며, 게이트가 제2노드에 접속되어 있는 제1트랜지스터, 상기 제2비트 라인과 상기 제1노드간에 접속되어 있으며, 게이트가 상기 제2노드에 접속되어 있는 제2트랜지스터를 구비하는 것을 특징으로 하는 반도체 디바이스.
  13. 제9항에 있어서, 상기 프리챠징 제어 회로는, 상기 모든 워드 라인이 상기 비선택 레벨일 때를 검출하여 검출 신호를 출력하기 위해 상기 모든 복수의 워드 라인에 접속된 게이트 회로, 및 상기 검출 신호를 리세트 터미널로,상기 액세스 제어 신호를 세트 터미널로 수신하며 상기 검출 신호가 상기 리세트 터미널로 입력될 때 상기 액티브 레벨의상기 프리챠징 제어 신호를 출력하고, 상기 액세스 제어 신호가 상기 세트 터미널로 입력될 때 상기 인액티브 레벨의 상기 프리챠지 제어 신호를 출력하는 제1래치회로를 포함하는 것을 특징으로 하는 반도체 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950052544A 1994-12-21 1995-12-20 프리챠지 회로를 갖는 반도체 메모리 디바이스 KR0172028B1 (ko)

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