JP4984828B2 - 半導体メモリ回路装置 - Google Patents

Description

本発明は、半導体メモリ回路装置に関し、特にデュアルポートＲＡＭに関するものである。

従来より、データが格納される記憶媒体としてのデュアルポートＲＡＭが、例えば特許文献１で提案されている。具体的に、特許文献１では、データを保持する記憶保持回路と、記憶保持回路の第１入出力ノードとビット線ＢＩＴ１との間に接続されたＮＭＯＳトランジスタと、記憶保持回路の第１入出力ノードとビット線ＢＩＴ２との間に接続されたＰＭＯＳトランジスタと、記憶保持回路の第２入出力ノードとビット線／ＢＩＴ１との間に接続されたＮＭＯＳトランジスタと、記憶保持回路の第２入出力ノードとビット線／ＢＩＴ２との間に接続されたＰＭＯＳトランジスタと、を有するメモリセル回路を備えたデュアルポートＲＡＭが提案されている。

これら各トランジスタは、記憶保持回路にデータを入出力するためのスイッチとしての役割を果たすものである。このようなデュアルポートＲＡＭのメモリセル回路において、記憶保持回路に保持されたデータは、各トランジスタをオン／オフするワード線に信号が入力されることで各トランジスタがオンすることにより、例えばビット線ＢＩＴ１とビット線／ＢＩＴ１と間に記憶保持回路内にストアされたデータに基づく電位差が生じ、その電位差が増幅されて読み出される。こうして読み出されたデータは、ポートを介して論理回路等に入力されるようになっている。
特開平５−２９９２６１号公報

しかしながら、上記従来の技術では、ビット線を使用していないときにビット線の状態を固定するためのプリチャージ回路が接続されておらず、ＲＡＭとして動作しない可能性がある。すなわち、記憶保持回路とビット線との間にＮＭＯＳトランジスタが接続されている場合、ビット線にプリチャージ回路としてＰＭＯＳトランジスタが接続されていなければならない。同様に、記憶保持回路とビット線との間にＰＭＯＳトランジスタが接続されている場合、プリチャージ回路としてＮＭＯＳトランジスタが接続されていなければならない。

そこで、プリチャージ回路を付加することが考えられるが、そのための回路領域が必要になるため、プリチャージ回路の回路面積が必要になってしまう。例えば、ゲートアレイを用いる場合では、そのためのゲートセルを用いることになるため、各メモリセルに対応させたプリチャージ回路の面積の増加に応じてＲＡＭのチップ面積が増加してしまう。

また、記憶保持回路とビット線との間にＰＭＯＳトランジスタを接続した場合、ＰＭＯＳトランジスタは応答速度がＮＭＯＳトランジスタよりも遅いため、データの書き込み、読み出しが遅れるという問題もある。

本発明は、上記点に鑑み、デュアルポートＲＡＭとして構成される半導体メモリ回路装置を提供するに際し、確実に動作する半導体メモリ回路装置を提供することを第１の目的とし、チップ面積を低減できる半導体メモリ回路装置を提供することを第２の目的とし、データの読み出しの遅れを低減することを第３の目的とする。

上記目的を達成するため、本発明の第１の特徴では、デュアルポートＲＡＭを構成する半導体メモリ回路装置において、まず、第２ビット線（４２）には、第１ビット線（４１）に入力されるデータ信号が反転したデータ信号が入力されるようにし、第２ビット線に入力されたデータ信号は当該データ信号を反転する出力用反転回路部（９０）を介してポートに出力されるようにする。

また、デュアルポートＲＡＭを構成する複数のメモリセルそれぞれは、外部からデータ信号が入力されると共に、データ信号を記憶保持する記憶保持回路部（１０）と、記憶保持回路部と第１ビット線とを接続し、第１ワード線（５１）を介して入力される許可信号に基づいて第１ビット線に入力されたデータ信号を記憶保持回路部に記憶保持させるか、または第１ビット線を介して記憶保持回路部に記憶保持されたデータ信号を外部に出力する第１ワードスイッチ（２０）と、記憶保持回路部と第２ビット線とを接続し、第２ワード線（５２）を介して入力される許可信号に基づいて第２ビット線に入力されたデータ信号を記憶保持回路部に記憶保持させるか、または第２ビット線を介して記憶保持回路部に記憶保持されたデータ信号を外部に出力する第２ワードスイッチ（３０）と、を備えた構成とする。

そして、各ワードスイッチを、Ｎｃｈ型のトランジスタ（２１、３１）とＰｃｈ型のトランジスタ（２２、３２）とが組み合わされてそれぞれ構成する。

これにより、各ビット線を介して記憶保持回路部に記憶保持されたデータ信号を入出力する場合、ワードＳＷとしての各ワードスイッチをＮｃｈ型のものとＰｃｈ型のものとの組み合わせにより構成することで、各ビット線の各状態をそれぞれ固定するためのプリチャージ回路を不要とすることができる。

このように、プリチャージ回路をなくした回路構成としても、各ワードスイッチを許可信号によりそれぞれ駆動することで、各メモリセルにおけるデータ信号の入出力を確実に行うことができ、記憶保持回路部に保持されたデータの読み出しを確実に行うことができるデュアルポートＲＡＭを実現することができる。

さらに、各ビット線にデータを出力する場合、ワードスイッチにてＮｃｈ型のＭＯＳトランジスタとＰｃｈ型のＭＯＳトランジスタとを組み合わせた構成としている。これにより、ワードＳＷをＰｃｈ型のＭＯＳトランジスタのみで構成した場合よりも、データの読み出しの遅れを低減することができる。

また、メモリセルを構成する上でプリチャージ回路を不要とすることができるので、半導体メモリ回路装置をなす半導体チップのチップ面積を低減することができる。

上記のようにメモリセルを構成する場合、メモリセルそれぞれを、記憶保持回路部にデータを記憶保持させる際、記憶保持回路部に記憶保持させるデータのデータ信号を第１ビット線に入力するデータ入力用回路部（７１、７２）と、第１ビット線と第２ビット線とを接続すると共に、データ入力用回路部が第１ビット線にデータ信号を入力したときにオンするようになっており、第１ビット線に入力されたデータ信号の反転信号を第２ビット線に入力する書き込み用反転回路部（７３）と、を備えた構成とすることもできる。

これにより、各ビット線にデータ信号を入力し、記憶保持回路部にデータ信号を記憶保持させるようにすることができる。

さらに、メモリセルそれぞれを、記憶保持回路部に記憶保持されたデータ信号を第１ビット線および第２ビット線それぞれを介して外部に同時に読み出す際に同時読み出し用信号を出力する同時読み出し用回路部（８１）と、第１ビット線と第２ビット線とを接続すると共に、同時読み出し用回路部から同時読み出し用信号を入力したときにオンすることで、第１ビット線に入力されたデータ信号の反転信号を第２ビット線に入力する状態保持用反転回路部（８２）と、を備えた構成とすることもできる。

これにより、各ビット線にデータ信号を同時に入力する場合では、各ビット線それぞれの状態が確実に反転状態となるようにすることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態では、半導体メモリ回路装置としてデュアルポートＲＡＭが採用される。

図１は、本発明の一実施形態に係る半導体メモリ回路装置を構成する１つのメモリセルの回路図である。この図に示されるように、半導体メモリ回路装置は、記憶保持回路部１０と、当該記憶保持回路部１０を挟み込むように配置された２つのワードスイッチ２０、３０（本発明の第１、第２ワードスイッチに相当）と、を備えた構成となっている。

記憶保持回路部１０は、データのデータ信号を記憶保持する機能を有するものであり、２つのインバータ１１、１２を備えて構成されている。これらインバータ１１、１２は、入力されたデジタル信号を反転して出力するものであり、それぞれＮＭＯＳトランジスタ１１ａ、１２ａおよびＰＭＯＳトランジスタ１１ｂ、１２ｂが直列接続されて構成されている。そして、各インバータ１１、１２にてループ回路が構成され、当該ループ回路内にデータが保持されるようになっている。

ワードスイッチ２０、３０は、上記記憶保持回路部１０へのデータ信号の入出力（データの書き込み、または読み出し）を行うためのスイッチの役割を果たすものであり、いわゆるワードスイッチである。これら各ワードスイッチ２０、３０は、それぞれＮＭＯＳトランジスタ２１、３１およびＰＭＯＳトランジスタ２２、３２により構成される。

そして、ワードスイッチ２０はＢＩＴ１線４１（本発明の第１ビット線に相当）と記憶保持回路部１０との間に接続され、ワードスイッチ３０は記憶保持回路部１０とＢＩＴ２−線４２（本発明の第２ビット線に相当）とに間に接続されている。これらＢＩＴ１線４１およびＢＩＴ２−線４２は、それぞれデータの書き込み、またはデータの読み出しを行うための配線である。

なお、ＢＩＴ２−線４２にて示される「−」記号は、ＢＩＴ２線を伝達する信号の反転データを意味している。以下では、反転データを示す記号として「−」を用いる。本実施形態では、ＢＩＴ１線４１およびＢＩＴ２−線４２それぞれが１ポートに対応している。したがって、２本のビット線のうち、１本は反転データとなり、本実施形態ではＢＩＴ２−線４２が反転データを扱う配線となっている。

また、ワードスイッチ２０のＮＭＯＳトランジスタ２１のゲートにＷＬ１線５１（本発明の第１ワード線に相当）が接続され、ＰＭＯＳトランジスタ２２のゲートにインバータ６１を介してＷＬ１線５１が接続されている。すなわち、ワードスイッチ２０は、ＷＬ１線５１に入力される信号に応じてＢＩＴ１線４１と記憶保持回路部１０とを接続または切断する。

さらに、ワードスイッチ３０のＮＭＯＳトランジスタ３１のゲートにＷＬ２線５２（本発明の第２ワード線に相当）が接続され、ＰＭＯＳトランジスタ３２のゲートにインバータ６２を介してＷＬ２線５２が接続されている。これにより、ワードスイッチ３０は、ＷＬ２線５２に入力される信号に応じてＢＩＴ２−線４２と記憶保持回路部１０とを接続または切断する。

これらＷＬ１線５１およびＷＬ２線５２は、記憶保持回路部１０にデータを書き込む際に各ワードスイッチ２０、３０を作動させるための配線であり、ＷＬ１線５１にワードスイッチ２０をオン／オフさせる許可信号としてのＷＬ１信号が入力され、ＷＬ２線５２にワードスイッチ３０をオン／オフさせる許可信号としてのＷＬ２信号が入力されるようになっている。

また、上記記憶保持回路部１０にデータを書き込むためのＮＡＮＤ回路７１がインバータ７２を介してＢＩＴ１線４１に接続されている。このＮＡＮＤ回路７１には書き込むべきデータ信号（ＷＤＡＴＡ信号）と、書き込みの許可を示すＷＥ信号とが入力されるようになっており、両者がＮＡＮＤ回路７１に入力されるとＬｏ信号が出力され、インバータ７２を介してデータがＢＩＴ１線４１に入力されるようになっている。なお、ＮＡＮＤ回路７１およびインバータ７２は、データ入力用回路部に相当する。

さらに、ＢＩＴ１線４１とＢＩＴ２−線４２との間にインバータ７３（本発明の書き込み用反転回路部に相当）が接続されている。このインバータ７３は、記憶保持回路部１０からデータを読み出す際にデータを壊さないようにするため、記憶保持回路部１０にデータを書き込む際にＢＩＴ１線４１、ＢＩＴ２−線４２の各状態を確実に固定するために設けられている。上記インバータ７２、７３は、ＮＡＮＤ回路７１にＷＥ信号が入力されるとオンするものである。

ＡＮＤ回路８１（本発明の同時読み出し用回路部に相当する）は、記憶保持回路部１０に保持されたデータを同時読み出しする場合に用いられるものである。このＡＮＤ回路８１にはデータ同時読みだしを示す信号（ＷＬ１＆ＷＬ２信号）と読み出しを許可するＲＥ信号とが入力されるようになっており、これら各信号がＡＮＤ回路８１に両方入力される際、ＡＮＤ回路８１からＨｉ信号（同時読み出し用信号）が出力される。

また、ＢＩＴ１線４１とＢＩＴ２−線４２との間にインバータ８２（本発明の状態保持用反転回路部に相当）が接続されている。このインバータ８２は、ＡＮＤ回路８１からＨｉ信号が入力されるとオンするようになっており、データの同時読みだしの際にＢＩＴ１線４１、ＢＩＴ２−線４２の各信号の状態をそれぞれ固定する役割を果たすものである。

記憶保持回路部１０に保持されたデータを同時読み出しする場合、各ワードスイッチ２０、３０がオンする。この場合、記憶保持回路部１０のループ回路でデータの保持が弱くなる（電位を保持できなくなる）。これを防止するため、インバータ８２によってＢＩＴ１線４１の状態とＢＩＴ２−線４２の状態とが必ず反転状態になるように各状態を維持する。

そして、ＢＩＴ２−線４２には、信号の状態を非反転に戻すためのインバータ９０（本発明の出力用反転回路部に相当）が接続されている。このインバータ９０は、ＢＩＴ２−線４２に接続されるインバータ７３よりも下流側に接続されている。

以上が、１つのメモリセルの回路構成である。すなわち、図１に示されるメモリセルがＢＩＴ１線４１およびＢＩＴ２−線４２の間に多数設けられ、ＷＬ１線５１、ＷＬ２線５２、ＮＡＮＤ回路７１、ＡＮＤ回路８１にそれぞれ信号が入力されることで、デュアルポートＲＡＭにデータが格納されるようになっている。このようなデュアルポートＲＡＭは、周知の半導体プロセスにより、半導体チップに形成される。

次に、上記メモリセルにデータを書き込む、またはメモリセルからデータを読み出す作動について説明する。以下では、１つのメモリセルに対するデータの書き込み、読み出しについて説明する。

まず、メモリセルにデータを書き込む場合、書き込むべきデータを示すＷＤＡＴＡ信号をＮＡＮＤ回路７１に入力する。そして、Ｈｉを示すＷＥ信号をＮＡＮＤ回路７１に入力することにより、インバータ７２、７３がオンする。これにより、ＷＤＡＴＡ信号をインバータ７２を介してＢＩＴ１線４１およびＢＩＴ２−線４２にそれぞれ入力する。ＢＩＴ２−線４２には、ＷＤＡＴＡ信号の反転データを書き込む。

また、ＷＬ１線５１、ＷＬ２線５２それぞれに各ワードスイッチ２０、３０（各ワードＳＷ）をオンする信号を入力することにより、ＢＩＴ１線４１およびＢＩＴ２−線４２と記憶保持回路部１０とを導通させて、ＢＩＴ１線４１、ＢＩＴ２−線４２に入力されたＷＤＡＴＡ信号を記憶保持回路部１０に入力する。この後、各ワードスイッチ２０、３０をオフすることで、記憶保持回路部１０にデータを格納する。

このようにして記憶保持回路部１０にデータが格納された後、ＢＩＴ１線４１、ＢＩＴ２−線４２がデータの読み出しに用いられる場合と競合しないように、Ｌｏを示すＷＥ信号をＮＡＮＤ回路７１に入力する。以上のようにして、データをメモリセルに書き込む。

本実施形態では、各ワードスイッチ２０、３０がＮｃｈ型のものとＰｃｈ型のものとが組み合わされて構成されているので、Ｐｃｈ型のもののみによる電荷の通しにくさを解消し、データの書き込みの遅れを低減することができる。また、Ｎｃｈ型、Ｐｃｈ型のものを組み合わせたことで、ワードＳＷに対するプリチャージ回路を不要とすることができる。これにより、デュアルポートＲＡＭを備えた半導体チップにおいてプリチャージ回路のための面積を削減することができ、チップ面積を低減することができる。

一方、メモリセルからデータを読み出す際であって、ＢＩＴ１線４１に対応したポートからデータを出力させたい場合、ＷＬ１線５１にワードスイッチ２０をオンさせるＷＬ１信号を入力し、記憶保持回路部１０とＢＩＴ１線４１とを導通させる。これにより、記憶保持回路部１０に保持されていたデータをＢＩＴ１線４１を介して読み出す。

同様に、メモリセルからデータを読み出す際に、ＢＩＴ２−線４２に対応したポートからデータを出力させたい場合、ＷＬ２線５２にワードスイッチ３０をオンさせるＷＬ２信号を入力し、記憶保持回路部１０に保持されていたデータをＢＩＴ２−線４２を介して読み出す。このように、ＢＩＴ２−線４２のポートが選択された場合、記憶保持回路部１０に格納されたデータが反転されて出力されるため、ＢＩＴ２−線４２の後段に設けられたインバータ９０を介して出力されることとなる。

図１に示されるように、本実施形態では、ビット線をＢＩＴ１線４１、ＢＩＴ２−線４２の２本で構成できるので、従来のように多数の配線を必要とせず、少ない配線数で半導体メモリ回路装置を構成することができる。

また、ＢＩＴ１線４１、ＢＩＴ２−線４２にそれぞれ対応した各ポートからデータを同時に出力させたい場合、ＷＬ１線５１およびＷＬ２線５２にそれぞれＷＬ１信号およびＷＬ２信号を入力し、各ワードスイッチ２０、３０をオンする。これにより、記憶保持回路部１０に格納されたデータをＢＩＴ１線４１、ＢＩＴ２−線４２それぞれに出力する。

さらに、ＡＮＤ回路８１にデータ同時読みだしを示す信号（ＷＬ１＆ＷＬ２信号）、Ｈｉを示すＲＥ信号を入力し、ＡＮＤ回路８１からＨｉを出力し、インバータ８２をオンする。これにより、ＢＩＴ１線４１、ＢＩＴ２−線４２それぞれの状態が確実に反転状態となるようにする。このようにして、記憶保持回路部１０に格納されたデータをＢＩＴ１線４１、ＢＩＴ２−線４２それぞれを介して読み出す。

以上が、１つのメモリセルにおけるデータの書き込み、読み出しの作動である。実際のデュアルポートＲＡＭは、多数のメモリセルにより構成されており、各メモリセルに対して上記のようにしてデータの書き込み、読み出しが行われることとなる。

上記のようなメモリセルを備えたデュアルポートＲＡＭをＣＰＵに備えることができる。図２は、ＣＰＵのブロック図である。この図に示されるように、ＣＰＵを構成するレジスタファイル１００に上記図１で示された複数のメモリセルで構成されるデュアルポートＲＡＭ１１０を適用することができる。

すなわち、データバスを介して１本のポートでレジスタファイル１００のデュアルポートＲＡＭ１１０に書き込みができ、かつ、２本のポートでデュアルポートＲＡＭ１１０からデータを読み出し、四則演算や論理演算を行うＡＬＵ２００に入力することができる。

このように、メモリセルをＣＰＵのレジスタファイル１００に適用することにより、上述のようにプリチャージ回路が不要となることから、ＣＰＵのトータルゲート数を大幅に減らすことができる。以上のように、メモリセルをＣＰＵのレジスタファイル１００のデータ格納手段として用いることができる。

以上説明したように、本実施形態では、記憶保持回路部１０にデータを書き込む、または記憶保持回路部１０からデータを読み出すワードＳＷとしてのワードスイッチ２０、３０をＮｃｈ型のＭＯＳトランジスタ２１、３１とＰｃｈ型のＭＯＳトランジスタ２２、３２で構成していることが特徴となっている。

このように、Ｎｃｈ型のものとＰｃｈ型のものとを組み合わせることにより、ＢＩＴ１線４１、ＢＩＴ２−線４２の各状態をそれぞれ固定するためのプリチャージ回路を不要とすることができる。したがって、プリチャージ回路を不要としても、メモリセルを機能させ、確実に動作するデュアルポートＲＡＭを実現することができる。

また、プリチャージ回路を不要とすることができるので、デュアルポートＲＡＭが形成された半導体チップのチップ面積を低減することができる。この際、ゲートアレイによってデュアルポートＲＡＭを構成する場合は特にゲートアレイを有効に利用した回路レイアウトを構成することができ、さらにチップ面積の低減を図ることができる。

さらに、ＢＩＴ１線４１、ＢＩＴ２−線４２にデータを出力する場合、Ｐｃｈ型のＭＯＳトランジスタのみを介してデータを出力する構成をとらずに、図１に示されるようにＮｃｈ型のトランジスタ２１、３１とＰｃｈ型のトランジスタ２２、３２を組み合わせたワードＳＷを構成している。これにより、ワードＳＷをＰｃｈ型のもののみで構成した場合におけるデータの書き込みおよび読み出しの遅れを低減することができる。

（他の実施形態）
記憶保持回路部１０に格納されたデータをＢＩＴ１線４１、ＢＩＴ２−線４２それぞれ同時に読み出す場合、ワードスイッチ３０をオンせず、ワードスイッチ２０のみをオンするようにしても構わない。この場合、ＷＬ１線５１およびＡＮＤ回路８１にデータ同時読みだしを示す信号（ＷＬ１＆ＷＬ２信号）をそれぞれ入力する。これにより、ＡＮＤ回路８１がオンしてインバータ８２が機能し、ＢＩＴ１線４１のデータを反転してＢＩＴ２−線４２に入力することができる。

デュアルポートＲＡＭ１１０は、上記ＣＰＵに限定されることなく、他の記憶手段として用いても構わない。例えば、フリップフロップを多数用いる回路を上記メモリセルで構成した回路で置き換えることができる。フリップフロップを用いた回路では、各フリップフロップを選択するための選択回路が必要になりその分のチップ面積も必要となるが、その選択回路は上記メモリセルで構成する回路では不要である。また、メモリセルを例えばＣＡＮコントローラに採用することもできる。

他の回路構成において記憶手段としてメモリセルを用いる場合、ゲートアレイを用いて回路レイアウトを構成する場合には、チップ面積の観点から有効である。

本発明の一実施形態に係る半導体メモリ回路装置を構成する１つのメモリセルの回路図である。 図１に示されるメモリセルで構成したデュアルポートＲＡＭを適用したＣＰＵのブロック図である。

符号の説明

１０…記憶保持回路部、２０、３０…ワードスイッチ、２１、３１…Ｎｃｈ型のトランジスタ、２２、３２…Ｐｃｈ型のトランジスタ、４１…ＢＩＴ１線、４２…ＢＩＴ２−線、５１…ＷＬ１線、５２…ＷＬ２線、７１…ＮＡＮＤ回路、８１…ＡＮＤ回路、７２、７３、８２、９０…インバータ。

Claims (1)

1. 複数のメモリセルを備え、２つのポートにそれぞれ接続された第１ビット線（４１）および第２ビット線（４２）を介して前記複数のメモリセルへのデータの書き込み、または前記複数のメモリセルからデータの読み出しが行われるデュアルポートＲＡＭを構成する半導体メモリ回路装置であって、
   前記第２ビット線には、前記第１ビット線に入力されるデータ信号が反転したデータ信号が入力されると共に、前記第２ビット線に入力されるデータ信号は当該データ信号を反転する出力用反転回路部（９０）を介して前記ポートに出力されるようになっており、
   前記メモリセルそれぞれは、
   外部からデータ信号が入力されると共に、前記データ信号を記憶保持する記憶保持回路部（１０）と、
   前記記憶保持回路部と前記第１ビット線とを接続し、第１ワード線（５１）を介して入力される許可信号に基づいて前記第１ビット線に入力されたデータ信号を前記記憶保持回路部に記憶保持させるか、または前記第１ビット線を介して前記記憶保持回路部に記憶保持されたデータ信号を外部に出力する第１ワードスイッチ（２０）と、
   前記記憶保持回路部と前記第２ビット線とを接続し、第２ワード線（５２）を介して入力される許可信号に基づいて前記第２ビット線に入力されたデータ信号を前記記憶保持回路部に記憶保持させるか、または前記第２ビット線を介して前記記憶保持回路部に記憶保持されたデータ信号を外部に出力する第２ワードスイッチ（３０）と、を備え、
   前記各ワードスイッチは、Ｎｃｈ型のトランジスタ（２１、３１）とＰｃｈ型のトランジスタ（２２、３２）とが組み合わされてそれぞれ構成されており、
   さらに、前記メモリセルそれぞれは、
   前記記憶保持回路部にデータを記憶保持させる際、前記記憶保持回路部に記憶保持させるデータのデータ信号を前記第１ビット線に入力するデータ入力用回路部（７１、７２）と、
   前記第１ビット線と前記第２ビット線とを接続すると共に、前記データ入力用回路部が前記第１ビット線に前記データ信号を入力したときにオンするようになっており、前記第１ビット線に入力されたデータ信号の反転信号を前記第２ビット線に入力する書き込み用反転回路部（７３）と、
   前記記憶保持回路部に記憶保持されたデータ信号を前記第１ビット線および前記第２ビット線それぞれを介して外部に同時に読み出す際に同時読み出し用信号を出力する同時読み出し用回路部（８１）と、
   前記第１ビット線と前記第２ビット線とを接続すると共に、前記同時読み出し用回路部から前記同時読み出し用信号を入力したときにオンすることで、前記第１ビット線に入力されたデータ信号の反転信号を前記第２ビット線に入力する状態保持用反転回路部（８２）と、を備えていることを特徴とする半導体メモリ回路装置。

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