JP2004047003A - 記憶装置 - Google Patents
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Abstract
【課題】メモリセルの選択において無用な電力消費が生じない記憶装置を提供し、さらに、動作の高速化と小型化、低コスト化とを図ることが可能な記憶装置を提供する。
【解決手段】メモリセルからの情報の読み出し時に、読み出し用ワード線により、一つのローカルブロック内の一つのメモリセルのみの活性化を行う。具体的にはAND回路を全メモリセルに対応して設ける。そして、ローカルブロックの一つを選択するブロック選択信号と、ローカルブロック間で共通してローカルブロック内のメモリセルの一つを選択するブロック内メモリセル選択信号とをAND回路の入力とする。AND回路の出力は読み出し用ワード線に与える。指定されなかったその他のメモリセルの活性化は行われず、それらのメモリセルからローカル読み出し用ビット線に電流が流れないので無用な電力消費が生じない。
【選択図】 図1
【解決手段】メモリセルからの情報の読み出し時に、読み出し用ワード線により、一つのローカルブロック内の一つのメモリセルのみの活性化を行う。具体的にはAND回路を全メモリセルに対応して設ける。そして、ローカルブロックの一つを選択するブロック選択信号と、ローカルブロック間で共通してローカルブロック内のメモリセルの一つを選択するブロック内メモリセル選択信号とをAND回路の入力とする。AND回路の出力は読み出し用ワード線に与える。指定されなかったその他のメモリセルの活性化は行われず、それらのメモリセルからローカル読み出し用ビット線に電流が流れないので無用な電力消費が生じない。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、多値(例えば二値)の情報を記憶するメモリセルを複数有する記憶装置に関する。
【0002】
【従来の技術】
例えば二値の情報を記憶するメモリセルを複数有する記憶装置として、例えばSRAM(Static Random Access Memory)がある。
【0003】
SRAMのメモリアレイ構成例を図4に示す。図4に示す通り、このSRAMメモリアレイは、複数のメモリセルMCが1列に連続して配置されたメモリアレイである。そして、各メモリセルMCには、書き込み用ビット線WBL、反転データ書き込み用ビット線/WBLおよび読み出し用ビット線RBLがそれぞれ接続されている。なお、明細書中で記号「/」は、論理反転信号であることを意味する(以下同様)。
【0004】
各メモリセルMCは、書き込み用ビット線WBLと、反転データ書き込み用ビット線/WBLおよび読み出し用ビット線RBLとの間に挟まれて配置されている。なお、メモリセルMCには、これらの線以外にも読み出し用ワード線および書き込み用ワード線(いずれも図4では図示せず)が接続されている。
【0005】
図4のSRAMメモリアレイでは、書き込みデータまたは読み出しデータが伝達されるビット線、およびメモリセル選択用のワード線が、書き込み用および読み出し用のそれぞれに設けられる。よって、このSRAMメモリアレイは、同一のクロックサイクル中で書き込み動作および読み出し動作が同時に可能なマルチポート型である。
【0006】
なお、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLには、両方の書き込み用ビット線を駆動するための書き込みドライバ1を介して入力データDIが与えられる。具体的には、書き込み用ビット線WBLには、入力データDIが書き込みドライバ1内のインバータI1を介して与えられる。また、反転データ書き込み用ビット線/WBLには、入力データDIが書き込みドライバ1内のインバータI2,I3の直列接続を介して与えられる。
【0007】
一方、読み出し用ビット線RBLからは、データ出力線を駆動する読み出しドライバであるインバータI4を介して、出力データDOが出力される。
【0008】
図4中のメモリセルMCのSRAM回路構成例を示したのが図5である。図5に示す通り、このメモリセルMCは、インバータMI1,MI2の互いの入力部と出力部とを接続した構成のラッチ回路と、インバータMI2の出力部にソースが接続されたNチャネルMOSトランジスタMN1と、インバータMI1の出力部にソースが接続されたNチャネルMOSトランジスタMN2とを含む。
【0009】
なお、NチャネルMOSトランジスタMN1のドレインには書き込み用ビット線WBLが接続され、NチャネルMOSトランジスタMN2のドレインには反転データ書き込み用ビット線/WBLが接続される。また、NチャネルMOSトランジスタMN1,MN2のゲートには共通して書き込み用ワード線WWLが接続される。
【0010】
メモリセルMCは、ラッチ回路からデータを読み出すための、NチャネルMOSトランジスタMN1のソースに接続されたインバータMI3も含む。さらに、インバータMI3の出力部にはNチャネルMOSトランジスタMN3のソースが接続される。NチャネルMOSトランジスタMN3のドレインには読み出し用ビット線RBLが接続され、そのゲートには読み出し用ワード線RWLが接続される。
【0011】
メモリセルMCは、以上のようにして複数のインバータおよびトランジスタを用いて構成される。
【0012】
さて、図4に示したSRAMメモリアレイでは、書き込み用ビット線WBLには各メモリセルMC中のNチャネルMOSトランジスタMN1が、反転データ書き込み用ビット線/WBLには各メモリセルMC中のNチャネルMOSトランジスタMN2が、読み出し用ビット線RBLには各メモリセルMC中のNチャネルMOSトランジスタMN3が、それぞれ接続されている。
【0013】
一般的にMOSトランジスタ内には寄生容量が存在する。よって、NチャネルMOSトランジスタMN1〜MN3のいずれかのドレインに接続された、書き込み用ビット線WBL、反転データ書き込み用ビット線/WBLおよび読み出し用ビット線RBLの少なくとも一つを駆動する際には、各メモリセルMC中のMOSトランジスタのドレイン−基板間容量がビット線の負荷として加わる。
【0014】
そこで、負荷容量を低減するために、記憶装置内に含まれる全メモリセルを複数のローカルブロックに分割する。すなわち、いくつかのメモリセルをまとめて1ブロックとし、複数のブロックを集めて記憶装置を構成する手法が採用される。図6は、SRAMメモリアレイのブロック化構成例を示す図である。
【0015】
図6に示すように、ここでは、いくつかのメモリセルMCを含むローカルブロックLB0〜LBm(mは正の数)が一列に連続して配置されている。そして、ローカルブロックLB0〜LBmには共通して、グローバル書き込み用ビット線GWBLおよびグローバル読み出し用ビット線GRBLが接続される。なお、各ローカルブロックLB0〜LBmは、グローバル書き込み用ビット線GWBLとグローバル読み出し用ビット線GRBLとの間に挟まれて配置されている。
【0016】
なお、グローバル書き込み用ビット線GWBLには入力データDIが与えられ、一方、グローバル読み出し用ビット線GRBLからは、データ出力線を駆動する読み出しドライバであるインバータI4を介して、出力データDOが出力される。
【0017】
各ローカルブロックLB0〜LBm内ではそれぞれ、複数のメモリセルMCが1列に連続して配置される。そして、m番目のブロック内の各メモリセルMCには、ローカル書き込み用ビット線LWBLm、ローカル反転データ書き込み用ビット線/LWBLmおよびローカル読み出し用ビット線LRBLmがそれぞれ接続されている。
【0018】
m番目のブロック内において、各メモリセルMCは、ローカル書き込み用ビット線LWBLmと、ローカル反転データ書き込み用ビット線/LWBLmおよびローカル読み出し用ビット線LRBLmとの間に挟まれて配置されている。なお、メモリセルMCには、これらの線以外にもローカル読み出し用ワード線およびローカル書き込み用ワード線(いずれも図6では図示せず)が接続されている。
【0019】
なお、m番目のブロック内において、ローカル書き込み用ビット線LWBLmおよびローカル反転データ書き込み用ビット線/LWBLmには、両方の書き込み用ビット線を駆動するためのローカル書き込みドライバ1mを介してグローバル書き込み用ビット線GWBLからの入力データDIが与えられる。具体的には、ローカル書き込み用ビット線LWBLmには、入力データDIがローカル書き込みドライバ1m内のインバータI1mを介して与えられる。また、ローカル反転データ書き込み用ビット線/LWBLmには、入力データDIがローカル書き込みドライバ1m内のインバータI2m,I3mの直列接続を介して与えられる。
【0020】
なお、グローバル書き込み用ビット線GWBLと書き込みドライバ1mとの間には書き込み用セレクタSWmが設けられる。書き込み用セレクタSWmは、グローバル書き込み用ビット線GWBLに与えられた入力データDIを適切なブロックに与えるためのスイッチ回路である。書き込み用セレクタSWmは例えば、グローバル書き込み用ビット線GWBLが一方の入力端に接続され、書き込み用ブロック選択信号BWmが他方の入力端に与えられたAND回路で構成される。
【0021】
一方、ローカル読み出し用ビット線LRBLmは、読み出し用セレクタSRmを介してグローバル読み出し用ビット線GRBLに接続される。読み出し用セレクタSRmも、適切なブロックから記憶データをグローバル読み出し用ビット線GRBLに与えるためのスイッチ回路である。読み出し用セレクタSRmも例えば、ローカル読み出し用ビット線LRBLmが一方の入力端に接続され、読み出し用ブロック選択信号BRmが他方の入力端に与えられたAND回路で構成される。
【0022】
なお、上記においてはm番目のブロックの構成について説明したが、0番目のブロックおよびその他のブロックにおいても同様の構成である。
【0023】
上記のようなブロック化を行えば、各メモリセルMC中のMOSトランジスタのドレイン−基板間容量が負荷として加わるのは、それらのメモリセルMCの属するブロック内のローカル書き込み用ビット線LWBLm、ローカル反転データ書き込み用ビット線/LWBLmおよびローカル読み出し用ビット線LRBLmのみである。よって、例えば図4と図6においてメモリセルMCの総数を同じとし、図6の各ブロック内のメモリセルMC数を同じとした場合には、図6のローカル書き込み用ビット線LWBLm、ローカル反転データ書き込み用ビット線/LWBLmおよびローカル読み出し用ビット線LRBLmが負担する負荷容量は、図4の書き込み用ビット線WBL、反転データ書き込み用ビット線/WBLおよび読み出し用ビット線RBLが負担する負荷容量の1/(m+1)となる。
【0024】
各ビット線が負担する負荷容量が少なくなれば、配線遅延は抑制されるので、上記のブロック化を行うことにより、各メモリセルMCへの書き込み動作および読み出し動作の高速化が実現できる。
【0025】
【発明が解決しようとする課題】
図6では各ブロック内のメモリセルMCへのローカル読み出し用ワード線およびローカル書き込み用ワード線は図示しなかったが、情報の書き込み時または読み出し時に行なわれるべき記憶装置内の一つのメモリセルMCの選択は、例えば以下のようにして実行することが考えられる。
【0026】
すなわち、各ローカルブロックLB0〜LBmに含まれるメモリセルMCの数を同じとし、各ローカルブロック間で共通してブロック内のメモリセルMCの一つを選択するブロック内メモリセル選択信号を生成すればよい。そして、ローカルブロックの選択については、書き込み用ブロック選択信号BWmまたは読み出し用ブロック選択信号BRmを用いればよい。例えばこのような技術は、特開平8−96579号公報に記載されている(当該公報における図1内の符号14で示された信号が上記ブロック内メモリセル選択信号に相当し、符号15で示された信号が上記読み出し用ブロック選択信号BRmに相当する)。
【0027】
しかしながら、各ローカルブロック間で共通してブロック内のメモリセルMCの一つを選択した場合には、各ローカルブロックごとに一つのメモリセルMCが活性化することになり、無用な電力消費が生じる。すなわち、例えば図6の場合、各ローカルブロックLB0〜LBmのそれぞれにおいて、ブロック間で共通して一つのメモリセルMC内の読み出し用ワード線RWLが活性化すると、各ローカルブロックLB0〜LBm内の一つのメモリセルMC内のインバータMI3からローカル読み出し用ビット線LRBL0〜LRBLmのそれぞれに電流が流れる。これはすなわち、選択されないローカルブロックにおいても、ローカル読み出し用ビット線に電流が流れて無用な電力消費が生じることを意味する。
【0028】
また、図6のようなブロック化を行った場合、書き込み用、読み出し用のいずれものローカルのビット線とグローバルのビット線との間のインタフェースとなる回路(図6の場合、ローカル書き込みドライバ1m、書き込み用セレクタSWm、読み出し用セレクタSRm)が各ブロック内で必要であった。このようなインタフェース回路の増加はチップ面積の増大を招来する要因となり、記憶装置の小型化、低コスト化の障害となる。
【0029】
記憶装置の書き込み動作および読み出し動作の高速化のためには、各ブロックに含まれるメモリセル数を減少させればよいが、記憶容量を維持しつつ各ブロックに含まれるメモリセル数を減少させるにはブロック数の増加が必然的に伴う。ブロック数の増加はインタフェース回路の増加を意味する。よって、記憶装置の高速化と小型化、低コスト化とはトレードオフの関係にあった。
【0030】
そこで、この発明の課題は、メモリセルの選択において無用な電力消費が生じない記憶装置を提供し、さらに、動作の高速化と小型化、低コスト化とを図ることが可能な記憶装置を提供することにある。
【0031】
【課題を解決するための手段】
請求項1に記載の発明は、情報を記憶するメモリセルを複数備える記憶装置であって、複数の前記メモリセルは複数のローカルブロックに分割され、前記複数のローカルブロックの各々にはいずれも同数の前記メモリセルが含まれ、前記メモリセルへの前記情報の書き込み時、または、前記メモリセルからの前記情報の読み出し時において、前記複数のローカルブロックの一つを指定し、かつ、前記ローカルブロックの各々において共通して同数の前記メモリセルのうちの一つを指定することにより、一つの前記ローカルブロック内の一つの前記メモリセルのみの活性化を行う記憶装置である。
【0032】
請求項2に記載の発明は、請求項1に記載の記憶装置であって、複数の前記メモリセルのそれぞれに対応して設けられた複数のAND回路をさらに備え、前記複数のローカルブロックの一つの指定、および、同数の前記メモリセルの一つの指定は、前記複数のローカルブロックの一つを選択するブロック選択信号と、前記複数のローカルブロック間で共通して同数の前記メモリセルの一つを選択するブロック内メモリセル選択信号とが生成され、対応する前記複数のAND回路のそれぞれにおいて両信号が論理演算されることにより行われる記憶装置である。
【0033】
請求項3に記載の発明は、請求項1に記載の記憶装置であって、前記複数のローカルブロックのそれぞれにおいて一つずつ設けられ、各々は一つの前記ローカルブロック内の全ての前記メモリセルに共通して接続された、複数のローカル読み出し用ビット線と、前記複数のローカル読み出し用ビット線のそれぞれに対応して設けられ、対応する前記ローカル読み出し用ビット線に各々が接続された複数のラッチ回路と、読み出し動作時に、前記ラッチ回路を介して前記複数のローカル読み出し用ビット線のいずれかに選択的に接続されるグローバル読み出し用ビット線とをさらに備える記憶装置である。
【0034】
請求項4に記載の発明は、請求項3に記載の記憶装置であって、前記ラッチ回路は、入力部および出力部を有する第1および第2のインバータを含み、前記第1のおよび第2のインバータの互いの前記入力部と前記出力部とが接続された記憶装置である。
【0035】
請求項5に記載の発明は、情報を記憶するメモリセルを複数備える記憶装置であって、複数の前記メモリセルは複数のローカルブロックに分割され、前記複数のローカルブロックは、第1の方向および前記第1の方向と異なる第2の方向のそれぞれにおいて複数、配列され、前記複数のローカルブロックのそれぞれにおいて一つずつ設けられ、各々は一つの前記ローカルブロック内の全ての前記メモリセルに共通して接続された、複数のローカル読み出し用ビット線と、読み出し動作時に、前記第2の方向に延伸する支線により前記複数のローカル読み出し用ビット線のいずれかに選択的に接続され、前記第1の方向に延伸するグローバル読み出し用ビット線と、前記第2の方向に延伸する支線により複数の前記メモリセルの全てに接続され、前記第1の方向に延伸する書き込み用ビット線とをさらに備える記憶装置である。
【0036】
【発明の実施の形態】
<実施の形態1>
本実施の形態は、書き込み時または読み出し時において、複数のローカルブロックの一つを指定し、かつ、ローカルブロックの各々において共通して同数のメモリセルのうちの一つを指定することにより、一つのローカルブロック内の一つのメモリセルのみの活性化を行うようにした記憶装置である。これにより、指定されなかったその他のメモリセルの活性化は行われず、メモリセルの選択において無用な電力消費が生じない記憶装置を実現できる。
【0037】
図1は本実施の形態に係る記憶装置を示す図である。図1に示すように、この記憶装置においては、各々が同数(0番目からn番目(nは正の数)までのn+1個)のメモリセルMCを含むローカルブロックLB0〜LBm(mは正の数)が、図6の記憶装置におけると同様、一列に連続して配置されている。なお、メモリセルMCは、例えば図5に示した、インバータMI1〜MI3およびNチャネルMOSトランジスタMN1〜MN3を含むSRAM回路である。
【0038】
そして、図6の記憶装置におけると同様、ローカルブロックLB0〜LBmには共通して、グローバル読み出し用ビット線GRBLが接続される。また、各ローカルブロックLB0〜LBm内ではそれぞれ、複数のメモリセルMCが1列に連続して配置される。そして、m番目のブロック内の各メモリセルMCには、共通してローカル読み出し用ビット線LRBLmが接続されている。
【0039】
ローカル読み出し用ビット線LRBLmは、読み出し用セレクタSRmを介してグローバル読み出し用ビット線GRBLに接続される。読み出し用セレクタSRmは図6の記憶装置におけると同様、適切なブロックから記憶データをグローバル読み出し用ビット線GRBLに与えるためのスイッチ回路である。読み出し用セレクタSRmは上記のとおり例えば、ローカル読み出し用ビット線LRBLmが一方の入力端に接続され、読み出し用ブロック選択信号BRmが他方の入力端に与えられたAND回路で構成される。なお、上記においてはm番目のブロックの構成について説明したが、0番目のブロックおよびその他のブロックにおいても同様の構成である。
【0040】
一方、本実施の形態においては、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLについては、図4の記憶装置と同様にして、ローカルとグローバルとに分けずに全メモリセルに共通接続させている。すなわち、各メモリセルMCの全てに、一本の書き込み用ビット線WBL、および、一本の反転データ書き込み用ビット線/WBLがそれぞれ接続されている。
【0041】
そして、全メモリセルMCは、書き込み用ビット線WBLと、反転データ書き込み用ビット線/WBLおよびグローバル読み出し用ビット線GRBLとの間に挟まれて配置されている。すなわち、各ローカルブロックLB0〜LBmが、書き込み用ビット線WBLと、反転データ書き込み用ビット線/WBLおよびグローバル読み出し用ビット線GRBLとの間に挟まれて配置されている。
【0042】
なお、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLには、両方の書き込み用ビット線を駆動するための書き込みドライバ1を介して入力データDIが与えられる。具体的には、書き込み用ビット線WBLには、入力データDIが書き込みドライバ1内のインバータI1を介して与えられる。また、反転データ書き込み用ビット線/WBLには、入力データDIが書き込みドライバ1内のインバータI2,I3の直列接続を介して与えられる。
【0043】
一方、グローバル読み出し用ビット線GRBLからは、データ出力線を駆動する読み出しドライバであるインバータI4を介して、出力データDOが出力される。
【0044】
本実施の形態においては、読み出し用ビット線についてはローカルとグローバルとに分け、書き込み用ビット線については全メモリセルに共通接続させている。
【0045】
読み出し用ビット線については、各メモリセルMC内のNチャネルMOSトランジスタMN3に駆動させる必要があるので、ローカル読み出し用ビット線LRBLmを採用することでビット線の負荷容量を小さくでき、信号伝達の高速化が図れる。
【0046】
一方、書き込み用ビット線については、駆動力の大きなバッファ(すなわち、ドライバ1内のインバータI1〜I3)で駆動することで、共通接続させた全メモリセルMCの負荷容量に抗することができる。よって、ローカルブロックごとにローカル書き込み用ビット線と駆動用のバッファとを設ける必要はなく、回路規模の増大を招くことはない。
【0047】
なお、メモリセルMCには、これらの線以外にも、読み出し用ワード線RWL0_0〜RWLn_0,…,RWL0_m〜RWLn_mおよび書き込み用ワード線(書き込み用ワード線については図1では図示せず)が接続されている。
【0048】
本実施の形態においては、メモリセルMCからの情報の読み出し時に、ローカルブロックLB0〜LBmの一つを指定し、かつ、ローカルブロックLB0〜LBmの各々において共通して、メモリセルMCのうちの一つを指定する。これらの指定は、読み出し用ワード線RWL0_0〜RWLn_0,…,RWL0_m〜RWLn_mにより行なわれる。これにより、一つのローカルブロック内の一つのメモリセルのみの活性化を行う。
【0049】
具体的には、記憶装置内の全メモリセルMCのそれぞれに対応して、AND回路NA00〜NAn0,…,NA0m〜NAnmを設ける。そして、ローカルブロックLB0〜LBmの一つを選択するブロック選択信号(二値の信号である)BS0〜BSmを、対応するAND回路NA00〜NAn0,…,NA0m〜NAnmのそれぞれの一入力端に与える。より詳細には、例えばローカルブロックLBm内のメモリセルMCに対応して設けられたAND回路NA0m〜NAnmの全ての一入力端に、共通してローカルブロックLBmを選択するブロック選択信号BSmを与える。
【0050】
同様にして、ローカルブロックLB0〜LBm間で共通してローカルブロック内のメモリセルMCの一つを選択するブロック内メモリセル選択信号(二値の信号である)Row_sel_0〜Row_sel_nを、対応するAND回路NA00〜NAn0,…,NA0m〜NAnmのそれぞれの他入力端に与える。より詳細には、例えば各ローカルブロックLB0〜LBm内の第1行目のメモリセルMCに対応して設けられたAND回路NA00,NA01,…,NA0mの全ての他入力端に、共通して第1行目のメモリセルを選択するブロック内メモリセル選択信号Row_sel_0を与える。
【0051】
そして、各AND回路NA00〜NAn0,…,NA0m〜NAnmにおいて、両入力信号の論理積の演算を行なう。そして、各AND回路NA00〜NAn0,…,NA0m〜NAnmの出力がそれぞれ、読み出し用ワード線RWL0_0〜RWLn_0,…,RWL0_m〜RWLn_mに与えられて、各メモリセルMC内のNチャネルMOSトランジスタMN3のゲートに伝達される。
【0052】
これにより、ローカルブロックLB0〜LBmの一つの指定、および、ローカルブロックに含まれるメモリセルMCの一つの指定が行われ、一つのローカルブロック内の一つのメモリセルのみの活性化が可能となる。
【0053】
よって、メモリセルMCのそれぞれにAND回路を設けるだけで、容易に、一つのローカルブロック内の一つのメモリセルのみの活性化を行う記憶装置を実現できる。これにより、指定されなかったその他のメモリセルの活性化は行われず、それらのメモリセルからローカル読み出し用ビット線に電流が流れることはない。
【0054】
よって、メモリセルの選択において無用な電力消費が生じない記憶装置を実現できる。
【0055】
なお、本実施の形態においては、読み出し用ワード線RWL0_0〜RWLn_0,…,RWL0_m〜RWLn_mに各AND回路NA00〜NAn0,…,NA0m〜NAnmの出力を与える構成を示したが、この他にも例えば各メモリセル内の書き込み用ワード線(図1では図示せず)に各AND回路NA00〜NAn0,…,NA0m〜NAnmの出力を与える構成としてもよい。例えば図6の記憶装置においてそのような構成を採用すれば、書き込み時に上記と同様の電力消費削減の効果がある記憶装置を実現できる。
【0056】
<実施の形態2>
本実施の形態は、実施の形態1に係る記憶装置の変形例であり、ローカル読み出し用ビット線LRBL0〜LRBLmのそれぞれに対応して、2つのインバータの互いの入力部と出力部とを接続した構成のラッチ回路を、読み出し用セレクタSR0〜SRmのそれぞれの前段に設けたものである。
【0057】
図2は本実施の形態に係る記憶装置を示す図である。図2に示すように、この記憶装置においては、実施の形態1に係る記憶装置のうち例えばローカルブロックLBmにおいて、ローカル読み出し用ビット線LRBLmの終端部であって、読み出し用セレクタSRmの前段に、インバータI5m,I6mの互いの入力部と出力部とが接続された構成のラッチ回路が設けられている。そして、他のローカルブロックにおいても、同様の構成のラッチ回路が設けられている。
【0058】
そして、読み出し動作時には、このラッチ回路を介して複数のローカル読み出し用ビット線LRBL0〜LRBLmのいずれかにグローバル読み出し用ビット線GRBLが選択的に接続される。
【0059】
その他の構成は実施の形態1に係る記憶装置と同様のため、説明を省略する。
【0060】
実施の形態1に記載の記憶装置では、指定されなかったその他のメモリセルの活性化は行われないが、その場合、ローカル読み出し用ビット線の電位が浮遊状態となる。
【0061】
さて、ローカル読み出し用ビット線にバッファを設けて信号増幅を行なうこと(例えば図2において、インバータI60〜I6mは設けずにインバータI50〜I5mのみを設けてこれらをバッファとして利用し、信号増幅を行なうこと)が考えられる。しかし、ローカル読み出し用ビット線の電位が浮遊状態になると、ローカル読み出し用ビット線に設けたバッファに貫通電流(すなわちインバータI50〜I5mを構成するCMOS(Complementary MOS)のNMOS,PMOSを貫通する電流)が流れる可能性がある。
【0062】
本実施の形態に係る記憶装置によれば、ラッチ回路がローカル読み出し用ビット線のそれぞれに対応して設けられる。よって、ローカル読み出し用ビット線の電位がHiまたはLowのいずれかに固定されるので浮遊状態となることはなく、ローカル読み出し用ビット線にバッファを設けて信号増幅を行なう場合であっても、バッファに貫通電流が流れることがないという利点がある。
【0063】
<実施の形態3>
本実施の形態も、実施の形態1に係る記憶装置の変形例であり、複数のローカルブロックを、第1の方向および第1の方向と異なる第2の方向のそれぞれにおいて複数、配列したものである。
【0064】
図3は本実施の形態に係る記憶装置を示す図である。図3に示すように、この記憶装置においては、ローカルブロックがLB0〜LB2j+1(jは正の数)の2j+2個分設けられる。そして、各ローカルブロックは、方向Xおよび方向Xと直交する方向Yのそれぞれにおいて複数、配列される。具体的には、ローカルブロックは方向Yにおいて2列分、配列され、符号LBの後の数が偶数であれば図3において右側の列(Aカラム)に、奇数であれば図3において左側の列(Bカラム)にそれぞれ配列される。
【0065】
そして、グローバル読み出し用ビット線GRBL、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLは、2列のローカルブロックの間に挟まれて配置されている。なお、グローバル読み出し用ビット線GRBLも、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLもともに方向Xに延伸しており、ローカル読み出し用ビット線GRBLは、方向Yに延伸する複数の支線によりローカル読み出し用ビット線LRBL0〜LRBL2j+1のそれぞれに、読み出し用セレクタSR0〜SR2j+1のいずれかを介して接続される。また、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLは、方向Yに延伸する複数の支線によりメモリセルMCの全てに接続される。
【0066】
なお、本実施の形態においては、実施の形態1におけるAND回路NA00〜NAn0,…,NA0m〜NAnmは省略され、その代わりに各メモリセルMCへの読み出し用ワード線としてRWL0〜RWLnが、AカラムおよびBカラムの両方のローカルブロックに共通して接続されている。
【0067】
また、本実施の形態においては、書き込み用ワード線としてWWL00_0〜WWLn0_0,…,WWL0j_0〜WWLnj_0が、それぞれAカラムのローカルブロックに接続されている。そして、同様に、書き込み用ワード線としてWWL00_1〜WWLn0_1,…,WWL0j_1〜WWLnj_1が、それぞれBカラムのローカルブロックに接続されている。
【0068】
その他の構成は実施の形態1に係る記憶装置と同様のため、説明を省略する。
【0069】
このように、複数のローカルブロックが、方向XおよびYのそれぞれにおいて複数、配列されれば、複数のローカルブロックの全てを例えば方向Xに一列に並べて、方向Xに延伸するグローバル読み出し用ビット線GRBL、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLを設けるだけの場合に比べ、いずれのビット線をも短くすることができる。これにより、各ビット線上での信号伝達の高速化を図ることができる。
【0070】
また、本実施の形態に係る記憶装置によれば、読み出し用ビット線についてはローカルとグローバルとに分け、書き込み用ビット線については全メモリセルに共通接続させている。
【0071】
読み出し用ビット線については各メモリセルMCに駆動させる必要があるので、ローカル読み出し用ビット線LRBL0〜LRBL2j+1を採用することでビット線の負荷容量を小さくでき、信号伝達の高速化が図れる。
【0072】
一方、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLについては、駆動力の大きなバッファI1〜I3で駆動することで、共通接続させた全メモリセルの負荷容量に抗することができる。よって、ローカルブロックごとにローカル書き込み用ビット線と駆動用のバッファとを設ける必要はなく、回路規模の増大を招くことはない。
【0073】
また、本実施の形態に係る記憶装置によれば、ローカルブロックを方向Xだけでなく方向Yにも複数、配列し、グローバル読み出し用ビット線GRBLおよび書き込み用ビット線WBL、反転データ書き込み用ビット線/WBLを、方向Yに延伸する支線によりローカル読み出し用ビット線LRBL0〜LRBL2j+1およびメモリセルMCにそれぞれ接続させている。
【0074】
よって、複数のローカルブロックの全てを方向Xに一列に並べて、方向Xに延伸するグローバル読み出し用ビット線GRBL、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLを設けた記憶装置を複数列分、並置しただけの場合に比べ、各ビット線を共通化させて方向Yにおける配線数を減少させることができる。その結果、ビット線間の配線間容量を低減でき、信号伝達の高速化を図ることができる。
【0075】
【発明の効果】
請求項1に記載の発明によれば、書き込み時または読み出し時において、複数のローカルブロックの一つを指定し、かつ、ローカルブロックの各々において共通して同数のメモリセルのうちの一つを指定することにより、一つのローカルブロック内の一つのメモリセルのみの活性化を行う。よって、指定されなかったその他のメモリセルの活性化は行われず、メモリセルの選択において無用な電力消費が生じない記憶装置を実現できる。
【0076】
請求項2に記載の発明によれば、複数のローカルブロックの一つの指定、および、同数のメモリセルの一つの指定は、ブロック選択信号とブロック内メモリセル選択信号とが生成され、対応する複数のAND回路のそれぞれにおいて両信号が論理演算されることにより行われる。よって、メモリセルのそれぞれにAND回路を設けるだけで、容易に請求項1に記載の記憶装置を実現できる。
【0077】
請求項3に記載の発明によれば、ラッチ回路がローカル読み出し用ビット線のそれぞれに対応して設けられる。請求項1に記載の記憶装置では、指定されなかったその他のメモリセルの活性化は行われないが、その場合、ローカル読み出し用ビット線の電位が浮遊状態となる。浮遊状態になると、ローカル読み出し用ビット線にバッファを設けて信号増幅を行なう場合に、バッファに貫通電流が流れる可能性がある。しかし、ラッチ回路が設けられておれば、ローカル読み出し用ビット線の電位がHiまたはLowのいずれかに固定されるので浮遊状態となることはなく、ローカル読み出し用ビット線にバッファを設けて信号増幅を行なう場合に、バッファに貫通電流が流れることがない。
【0078】
請求項4に記載の発明によれば、ラッチ回路は第1および第2のインバータを含む。よって、第1および第2のインバータの一方を、ローカル読み出し用ビット線上の信号の増幅を行なうバッファとして利用できる。そして、バッファとして利用するインバータに貫通電流を生じさせないようにすることができる。
【0079】
請求項5に記載の発明によれば、複数のローカルブロックは、第1および第2の方向のそれぞれにおいて複数、配列される。よって、複数のローカルブロックの全てを第1の方向に一列に並べて、第1の方向に延伸するグローバル読み出し用ビット線および書き込み用ビット線を設けるだけの場合に比べ、両ビット線を短くすることができる。これにより、両ビット線上での信号伝達の高速化を図ることができる。また、本発明によれば、読み出し用ビット線についてはローカルとグローバルとに分け、書き込み用ビット線については全メモリセルに共通接続させている。読み出し用ビット線については各メモリセルに駆動させる必要があるので、ローカル読み出し用ビット線を採用することでビット線の負荷容量を小さくでき、信号伝達の高速化が図れる。一方、書き込み用ビット線については、駆動力の大きなバッファで駆動することで、共通接続させた全メモリセルの負荷容量に抗することができる。よって、ローカルブロックごとにローカル書き込み用ビット線と駆動用のバッファとを設ける必要はなく、回路規模の増大を招くことはない。また、本発明によれば、複数のローカルブロックを第1の方向だけでなく第2の方向にも複数、配列し、グローバル読み出し用ビット線および書き込み用ビット線を第2の方向に延伸する支線によりローカル読み出し用ビット線およびメモリセルにそれぞれ接続させている。よって、複数のローカルブロックの全てを第1の方向に一列に並べて、第1の方向に延伸するグローバル読み出し用ビット線および書き込み用ビット線を設けた記憶装置を複数列分、並置しただけの場合に比べ、ビット線を共通化させて配線数を減少させることができる。その結果、ビット線間の配線間容量を低減でき、信号伝達の高速化を図ることができる。
【図面の簡単な説明】
【図1】実施の形態1に係る記憶装置を示す図である。
【図2】実施の形態2に係る記憶装置を示す図である。
【図3】実施の形態3に係る記憶装置を示す図である。
【図4】従来の記憶装置の例としてSRAMメモリアレイの構成例を示す図である。
【図5】SRAMメモリセルの回路構成を示す図である。
【図6】SRAMメモリアレイの従来のブロック化構成例を示す図である。
【符号の説明】
MC メモリセル、LB0〜LBm ローカルブロック、NA00〜NAn0,NA0m〜NAnm AND回路、I50,I60,I5m,I6m インバータ、LRBL0〜LRBLm ローカル読み出し用ビット線、GRBL グローバル読み出し用ビット線、WBL 書き込み用ビット線、/WBL 反転データ書き込み用ビット線。
【発明の属する技術分野】
この発明は、多値(例えば二値)の情報を記憶するメモリセルを複数有する記憶装置に関する。
【0002】
【従来の技術】
例えば二値の情報を記憶するメモリセルを複数有する記憶装置として、例えばSRAM(Static Random Access Memory)がある。
【0003】
SRAMのメモリアレイ構成例を図4に示す。図4に示す通り、このSRAMメモリアレイは、複数のメモリセルMCが1列に連続して配置されたメモリアレイである。そして、各メモリセルMCには、書き込み用ビット線WBL、反転データ書き込み用ビット線/WBLおよび読み出し用ビット線RBLがそれぞれ接続されている。なお、明細書中で記号「/」は、論理反転信号であることを意味する(以下同様)。
【0004】
各メモリセルMCは、書き込み用ビット線WBLと、反転データ書き込み用ビット線/WBLおよび読み出し用ビット線RBLとの間に挟まれて配置されている。なお、メモリセルMCには、これらの線以外にも読み出し用ワード線および書き込み用ワード線(いずれも図4では図示せず)が接続されている。
【0005】
図4のSRAMメモリアレイでは、書き込みデータまたは読み出しデータが伝達されるビット線、およびメモリセル選択用のワード線が、書き込み用および読み出し用のそれぞれに設けられる。よって、このSRAMメモリアレイは、同一のクロックサイクル中で書き込み動作および読み出し動作が同時に可能なマルチポート型である。
【0006】
なお、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLには、両方の書き込み用ビット線を駆動するための書き込みドライバ1を介して入力データDIが与えられる。具体的には、書き込み用ビット線WBLには、入力データDIが書き込みドライバ1内のインバータI1を介して与えられる。また、反転データ書き込み用ビット線/WBLには、入力データDIが書き込みドライバ1内のインバータI2,I3の直列接続を介して与えられる。
【0007】
一方、読み出し用ビット線RBLからは、データ出力線を駆動する読み出しドライバであるインバータI4を介して、出力データDOが出力される。
【0008】
図4中のメモリセルMCのSRAM回路構成例を示したのが図5である。図5に示す通り、このメモリセルMCは、インバータMI1,MI2の互いの入力部と出力部とを接続した構成のラッチ回路と、インバータMI2の出力部にソースが接続されたNチャネルMOSトランジスタMN1と、インバータMI1の出力部にソースが接続されたNチャネルMOSトランジスタMN2とを含む。
【0009】
なお、NチャネルMOSトランジスタMN1のドレインには書き込み用ビット線WBLが接続され、NチャネルMOSトランジスタMN2のドレインには反転データ書き込み用ビット線/WBLが接続される。また、NチャネルMOSトランジスタMN1,MN2のゲートには共通して書き込み用ワード線WWLが接続される。
【0010】
メモリセルMCは、ラッチ回路からデータを読み出すための、NチャネルMOSトランジスタMN1のソースに接続されたインバータMI3も含む。さらに、インバータMI3の出力部にはNチャネルMOSトランジスタMN3のソースが接続される。NチャネルMOSトランジスタMN3のドレインには読み出し用ビット線RBLが接続され、そのゲートには読み出し用ワード線RWLが接続される。
【0011】
メモリセルMCは、以上のようにして複数のインバータおよびトランジスタを用いて構成される。
【0012】
さて、図4に示したSRAMメモリアレイでは、書き込み用ビット線WBLには各メモリセルMC中のNチャネルMOSトランジスタMN1が、反転データ書き込み用ビット線/WBLには各メモリセルMC中のNチャネルMOSトランジスタMN2が、読み出し用ビット線RBLには各メモリセルMC中のNチャネルMOSトランジスタMN3が、それぞれ接続されている。
【0013】
一般的にMOSトランジスタ内には寄生容量が存在する。よって、NチャネルMOSトランジスタMN1〜MN3のいずれかのドレインに接続された、書き込み用ビット線WBL、反転データ書き込み用ビット線/WBLおよび読み出し用ビット線RBLの少なくとも一つを駆動する際には、各メモリセルMC中のMOSトランジスタのドレイン−基板間容量がビット線の負荷として加わる。
【0014】
そこで、負荷容量を低減するために、記憶装置内に含まれる全メモリセルを複数のローカルブロックに分割する。すなわち、いくつかのメモリセルをまとめて1ブロックとし、複数のブロックを集めて記憶装置を構成する手法が採用される。図6は、SRAMメモリアレイのブロック化構成例を示す図である。
【0015】
図6に示すように、ここでは、いくつかのメモリセルMCを含むローカルブロックLB0〜LBm(mは正の数)が一列に連続して配置されている。そして、ローカルブロックLB0〜LBmには共通して、グローバル書き込み用ビット線GWBLおよびグローバル読み出し用ビット線GRBLが接続される。なお、各ローカルブロックLB0〜LBmは、グローバル書き込み用ビット線GWBLとグローバル読み出し用ビット線GRBLとの間に挟まれて配置されている。
【0016】
なお、グローバル書き込み用ビット線GWBLには入力データDIが与えられ、一方、グローバル読み出し用ビット線GRBLからは、データ出力線を駆動する読み出しドライバであるインバータI4を介して、出力データDOが出力される。
【0017】
各ローカルブロックLB0〜LBm内ではそれぞれ、複数のメモリセルMCが1列に連続して配置される。そして、m番目のブロック内の各メモリセルMCには、ローカル書き込み用ビット線LWBLm、ローカル反転データ書き込み用ビット線/LWBLmおよびローカル読み出し用ビット線LRBLmがそれぞれ接続されている。
【0018】
m番目のブロック内において、各メモリセルMCは、ローカル書き込み用ビット線LWBLmと、ローカル反転データ書き込み用ビット線/LWBLmおよびローカル読み出し用ビット線LRBLmとの間に挟まれて配置されている。なお、メモリセルMCには、これらの線以外にもローカル読み出し用ワード線およびローカル書き込み用ワード線(いずれも図6では図示せず)が接続されている。
【0019】
なお、m番目のブロック内において、ローカル書き込み用ビット線LWBLmおよびローカル反転データ書き込み用ビット線/LWBLmには、両方の書き込み用ビット線を駆動するためのローカル書き込みドライバ1mを介してグローバル書き込み用ビット線GWBLからの入力データDIが与えられる。具体的には、ローカル書き込み用ビット線LWBLmには、入力データDIがローカル書き込みドライバ1m内のインバータI1mを介して与えられる。また、ローカル反転データ書き込み用ビット線/LWBLmには、入力データDIがローカル書き込みドライバ1m内のインバータI2m,I3mの直列接続を介して与えられる。
【0020】
なお、グローバル書き込み用ビット線GWBLと書き込みドライバ1mとの間には書き込み用セレクタSWmが設けられる。書き込み用セレクタSWmは、グローバル書き込み用ビット線GWBLに与えられた入力データDIを適切なブロックに与えるためのスイッチ回路である。書き込み用セレクタSWmは例えば、グローバル書き込み用ビット線GWBLが一方の入力端に接続され、書き込み用ブロック選択信号BWmが他方の入力端に与えられたAND回路で構成される。
【0021】
一方、ローカル読み出し用ビット線LRBLmは、読み出し用セレクタSRmを介してグローバル読み出し用ビット線GRBLに接続される。読み出し用セレクタSRmも、適切なブロックから記憶データをグローバル読み出し用ビット線GRBLに与えるためのスイッチ回路である。読み出し用セレクタSRmも例えば、ローカル読み出し用ビット線LRBLmが一方の入力端に接続され、読み出し用ブロック選択信号BRmが他方の入力端に与えられたAND回路で構成される。
【0022】
なお、上記においてはm番目のブロックの構成について説明したが、0番目のブロックおよびその他のブロックにおいても同様の構成である。
【0023】
上記のようなブロック化を行えば、各メモリセルMC中のMOSトランジスタのドレイン−基板間容量が負荷として加わるのは、それらのメモリセルMCの属するブロック内のローカル書き込み用ビット線LWBLm、ローカル反転データ書き込み用ビット線/LWBLmおよびローカル読み出し用ビット線LRBLmのみである。よって、例えば図4と図6においてメモリセルMCの総数を同じとし、図6の各ブロック内のメモリセルMC数を同じとした場合には、図6のローカル書き込み用ビット線LWBLm、ローカル反転データ書き込み用ビット線/LWBLmおよびローカル読み出し用ビット線LRBLmが負担する負荷容量は、図4の書き込み用ビット線WBL、反転データ書き込み用ビット線/WBLおよび読み出し用ビット線RBLが負担する負荷容量の1/(m+1)となる。
【0024】
各ビット線が負担する負荷容量が少なくなれば、配線遅延は抑制されるので、上記のブロック化を行うことにより、各メモリセルMCへの書き込み動作および読み出し動作の高速化が実現できる。
【0025】
【発明が解決しようとする課題】
図6では各ブロック内のメモリセルMCへのローカル読み出し用ワード線およびローカル書き込み用ワード線は図示しなかったが、情報の書き込み時または読み出し時に行なわれるべき記憶装置内の一つのメモリセルMCの選択は、例えば以下のようにして実行することが考えられる。
【0026】
すなわち、各ローカルブロックLB0〜LBmに含まれるメモリセルMCの数を同じとし、各ローカルブロック間で共通してブロック内のメモリセルMCの一つを選択するブロック内メモリセル選択信号を生成すればよい。そして、ローカルブロックの選択については、書き込み用ブロック選択信号BWmまたは読み出し用ブロック選択信号BRmを用いればよい。例えばこのような技術は、特開平8−96579号公報に記載されている(当該公報における図1内の符号14で示された信号が上記ブロック内メモリセル選択信号に相当し、符号15で示された信号が上記読み出し用ブロック選択信号BRmに相当する)。
【0027】
しかしながら、各ローカルブロック間で共通してブロック内のメモリセルMCの一つを選択した場合には、各ローカルブロックごとに一つのメモリセルMCが活性化することになり、無用な電力消費が生じる。すなわち、例えば図6の場合、各ローカルブロックLB0〜LBmのそれぞれにおいて、ブロック間で共通して一つのメモリセルMC内の読み出し用ワード線RWLが活性化すると、各ローカルブロックLB0〜LBm内の一つのメモリセルMC内のインバータMI3からローカル読み出し用ビット線LRBL0〜LRBLmのそれぞれに電流が流れる。これはすなわち、選択されないローカルブロックにおいても、ローカル読み出し用ビット線に電流が流れて無用な電力消費が生じることを意味する。
【0028】
また、図6のようなブロック化を行った場合、書き込み用、読み出し用のいずれものローカルのビット線とグローバルのビット線との間のインタフェースとなる回路(図6の場合、ローカル書き込みドライバ1m、書き込み用セレクタSWm、読み出し用セレクタSRm)が各ブロック内で必要であった。このようなインタフェース回路の増加はチップ面積の増大を招来する要因となり、記憶装置の小型化、低コスト化の障害となる。
【0029】
記憶装置の書き込み動作および読み出し動作の高速化のためには、各ブロックに含まれるメモリセル数を減少させればよいが、記憶容量を維持しつつ各ブロックに含まれるメモリセル数を減少させるにはブロック数の増加が必然的に伴う。ブロック数の増加はインタフェース回路の増加を意味する。よって、記憶装置の高速化と小型化、低コスト化とはトレードオフの関係にあった。
【0030】
そこで、この発明の課題は、メモリセルの選択において無用な電力消費が生じない記憶装置を提供し、さらに、動作の高速化と小型化、低コスト化とを図ることが可能な記憶装置を提供することにある。
【0031】
【課題を解決するための手段】
請求項1に記載の発明は、情報を記憶するメモリセルを複数備える記憶装置であって、複数の前記メモリセルは複数のローカルブロックに分割され、前記複数のローカルブロックの各々にはいずれも同数の前記メモリセルが含まれ、前記メモリセルへの前記情報の書き込み時、または、前記メモリセルからの前記情報の読み出し時において、前記複数のローカルブロックの一つを指定し、かつ、前記ローカルブロックの各々において共通して同数の前記メモリセルのうちの一つを指定することにより、一つの前記ローカルブロック内の一つの前記メモリセルのみの活性化を行う記憶装置である。
【0032】
請求項2に記載の発明は、請求項1に記載の記憶装置であって、複数の前記メモリセルのそれぞれに対応して設けられた複数のAND回路をさらに備え、前記複数のローカルブロックの一つの指定、および、同数の前記メモリセルの一つの指定は、前記複数のローカルブロックの一つを選択するブロック選択信号と、前記複数のローカルブロック間で共通して同数の前記メモリセルの一つを選択するブロック内メモリセル選択信号とが生成され、対応する前記複数のAND回路のそれぞれにおいて両信号が論理演算されることにより行われる記憶装置である。
【0033】
請求項3に記載の発明は、請求項1に記載の記憶装置であって、前記複数のローカルブロックのそれぞれにおいて一つずつ設けられ、各々は一つの前記ローカルブロック内の全ての前記メモリセルに共通して接続された、複数のローカル読み出し用ビット線と、前記複数のローカル読み出し用ビット線のそれぞれに対応して設けられ、対応する前記ローカル読み出し用ビット線に各々が接続された複数のラッチ回路と、読み出し動作時に、前記ラッチ回路を介して前記複数のローカル読み出し用ビット線のいずれかに選択的に接続されるグローバル読み出し用ビット線とをさらに備える記憶装置である。
【0034】
請求項4に記載の発明は、請求項3に記載の記憶装置であって、前記ラッチ回路は、入力部および出力部を有する第1および第2のインバータを含み、前記第1のおよび第2のインバータの互いの前記入力部と前記出力部とが接続された記憶装置である。
【0035】
請求項5に記載の発明は、情報を記憶するメモリセルを複数備える記憶装置であって、複数の前記メモリセルは複数のローカルブロックに分割され、前記複数のローカルブロックは、第1の方向および前記第1の方向と異なる第2の方向のそれぞれにおいて複数、配列され、前記複数のローカルブロックのそれぞれにおいて一つずつ設けられ、各々は一つの前記ローカルブロック内の全ての前記メモリセルに共通して接続された、複数のローカル読み出し用ビット線と、読み出し動作時に、前記第2の方向に延伸する支線により前記複数のローカル読み出し用ビット線のいずれかに選択的に接続され、前記第1の方向に延伸するグローバル読み出し用ビット線と、前記第2の方向に延伸する支線により複数の前記メモリセルの全てに接続され、前記第1の方向に延伸する書き込み用ビット線とをさらに備える記憶装置である。
【0036】
【発明の実施の形態】
<実施の形態1>
本実施の形態は、書き込み時または読み出し時において、複数のローカルブロックの一つを指定し、かつ、ローカルブロックの各々において共通して同数のメモリセルのうちの一つを指定することにより、一つのローカルブロック内の一つのメモリセルのみの活性化を行うようにした記憶装置である。これにより、指定されなかったその他のメモリセルの活性化は行われず、メモリセルの選択において無用な電力消費が生じない記憶装置を実現できる。
【0037】
図1は本実施の形態に係る記憶装置を示す図である。図1に示すように、この記憶装置においては、各々が同数(0番目からn番目(nは正の数)までのn+1個)のメモリセルMCを含むローカルブロックLB0〜LBm(mは正の数)が、図6の記憶装置におけると同様、一列に連続して配置されている。なお、メモリセルMCは、例えば図5に示した、インバータMI1〜MI3およびNチャネルMOSトランジスタMN1〜MN3を含むSRAM回路である。
【0038】
そして、図6の記憶装置におけると同様、ローカルブロックLB0〜LBmには共通して、グローバル読み出し用ビット線GRBLが接続される。また、各ローカルブロックLB0〜LBm内ではそれぞれ、複数のメモリセルMCが1列に連続して配置される。そして、m番目のブロック内の各メモリセルMCには、共通してローカル読み出し用ビット線LRBLmが接続されている。
【0039】
ローカル読み出し用ビット線LRBLmは、読み出し用セレクタSRmを介してグローバル読み出し用ビット線GRBLに接続される。読み出し用セレクタSRmは図6の記憶装置におけると同様、適切なブロックから記憶データをグローバル読み出し用ビット線GRBLに与えるためのスイッチ回路である。読み出し用セレクタSRmは上記のとおり例えば、ローカル読み出し用ビット線LRBLmが一方の入力端に接続され、読み出し用ブロック選択信号BRmが他方の入力端に与えられたAND回路で構成される。なお、上記においてはm番目のブロックの構成について説明したが、0番目のブロックおよびその他のブロックにおいても同様の構成である。
【0040】
一方、本実施の形態においては、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLについては、図4の記憶装置と同様にして、ローカルとグローバルとに分けずに全メモリセルに共通接続させている。すなわち、各メモリセルMCの全てに、一本の書き込み用ビット線WBL、および、一本の反転データ書き込み用ビット線/WBLがそれぞれ接続されている。
【0041】
そして、全メモリセルMCは、書き込み用ビット線WBLと、反転データ書き込み用ビット線/WBLおよびグローバル読み出し用ビット線GRBLとの間に挟まれて配置されている。すなわち、各ローカルブロックLB0〜LBmが、書き込み用ビット線WBLと、反転データ書き込み用ビット線/WBLおよびグローバル読み出し用ビット線GRBLとの間に挟まれて配置されている。
【0042】
なお、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLには、両方の書き込み用ビット線を駆動するための書き込みドライバ1を介して入力データDIが与えられる。具体的には、書き込み用ビット線WBLには、入力データDIが書き込みドライバ1内のインバータI1を介して与えられる。また、反転データ書き込み用ビット線/WBLには、入力データDIが書き込みドライバ1内のインバータI2,I3の直列接続を介して与えられる。
【0043】
一方、グローバル読み出し用ビット線GRBLからは、データ出力線を駆動する読み出しドライバであるインバータI4を介して、出力データDOが出力される。
【0044】
本実施の形態においては、読み出し用ビット線についてはローカルとグローバルとに分け、書き込み用ビット線については全メモリセルに共通接続させている。
【0045】
読み出し用ビット線については、各メモリセルMC内のNチャネルMOSトランジスタMN3に駆動させる必要があるので、ローカル読み出し用ビット線LRBLmを採用することでビット線の負荷容量を小さくでき、信号伝達の高速化が図れる。
【0046】
一方、書き込み用ビット線については、駆動力の大きなバッファ(すなわち、ドライバ1内のインバータI1〜I3)で駆動することで、共通接続させた全メモリセルMCの負荷容量に抗することができる。よって、ローカルブロックごとにローカル書き込み用ビット線と駆動用のバッファとを設ける必要はなく、回路規模の増大を招くことはない。
【0047】
なお、メモリセルMCには、これらの線以外にも、読み出し用ワード線RWL0_0〜RWLn_0,…,RWL0_m〜RWLn_mおよび書き込み用ワード線(書き込み用ワード線については図1では図示せず)が接続されている。
【0048】
本実施の形態においては、メモリセルMCからの情報の読み出し時に、ローカルブロックLB0〜LBmの一つを指定し、かつ、ローカルブロックLB0〜LBmの各々において共通して、メモリセルMCのうちの一つを指定する。これらの指定は、読み出し用ワード線RWL0_0〜RWLn_0,…,RWL0_m〜RWLn_mにより行なわれる。これにより、一つのローカルブロック内の一つのメモリセルのみの活性化を行う。
【0049】
具体的には、記憶装置内の全メモリセルMCのそれぞれに対応して、AND回路NA00〜NAn0,…,NA0m〜NAnmを設ける。そして、ローカルブロックLB0〜LBmの一つを選択するブロック選択信号(二値の信号である)BS0〜BSmを、対応するAND回路NA00〜NAn0,…,NA0m〜NAnmのそれぞれの一入力端に与える。より詳細には、例えばローカルブロックLBm内のメモリセルMCに対応して設けられたAND回路NA0m〜NAnmの全ての一入力端に、共通してローカルブロックLBmを選択するブロック選択信号BSmを与える。
【0050】
同様にして、ローカルブロックLB0〜LBm間で共通してローカルブロック内のメモリセルMCの一つを選択するブロック内メモリセル選択信号(二値の信号である)Row_sel_0〜Row_sel_nを、対応するAND回路NA00〜NAn0,…,NA0m〜NAnmのそれぞれの他入力端に与える。より詳細には、例えば各ローカルブロックLB0〜LBm内の第1行目のメモリセルMCに対応して設けられたAND回路NA00,NA01,…,NA0mの全ての他入力端に、共通して第1行目のメモリセルを選択するブロック内メモリセル選択信号Row_sel_0を与える。
【0051】
そして、各AND回路NA00〜NAn0,…,NA0m〜NAnmにおいて、両入力信号の論理積の演算を行なう。そして、各AND回路NA00〜NAn0,…,NA0m〜NAnmの出力がそれぞれ、読み出し用ワード線RWL0_0〜RWLn_0,…,RWL0_m〜RWLn_mに与えられて、各メモリセルMC内のNチャネルMOSトランジスタMN3のゲートに伝達される。
【0052】
これにより、ローカルブロックLB0〜LBmの一つの指定、および、ローカルブロックに含まれるメモリセルMCの一つの指定が行われ、一つのローカルブロック内の一つのメモリセルのみの活性化が可能となる。
【0053】
よって、メモリセルMCのそれぞれにAND回路を設けるだけで、容易に、一つのローカルブロック内の一つのメモリセルのみの活性化を行う記憶装置を実現できる。これにより、指定されなかったその他のメモリセルの活性化は行われず、それらのメモリセルからローカル読み出し用ビット線に電流が流れることはない。
【0054】
よって、メモリセルの選択において無用な電力消費が生じない記憶装置を実現できる。
【0055】
なお、本実施の形態においては、読み出し用ワード線RWL0_0〜RWLn_0,…,RWL0_m〜RWLn_mに各AND回路NA00〜NAn0,…,NA0m〜NAnmの出力を与える構成を示したが、この他にも例えば各メモリセル内の書き込み用ワード線(図1では図示せず)に各AND回路NA00〜NAn0,…,NA0m〜NAnmの出力を与える構成としてもよい。例えば図6の記憶装置においてそのような構成を採用すれば、書き込み時に上記と同様の電力消費削減の効果がある記憶装置を実現できる。
【0056】
<実施の形態2>
本実施の形態は、実施の形態1に係る記憶装置の変形例であり、ローカル読み出し用ビット線LRBL0〜LRBLmのそれぞれに対応して、2つのインバータの互いの入力部と出力部とを接続した構成のラッチ回路を、読み出し用セレクタSR0〜SRmのそれぞれの前段に設けたものである。
【0057】
図2は本実施の形態に係る記憶装置を示す図である。図2に示すように、この記憶装置においては、実施の形態1に係る記憶装置のうち例えばローカルブロックLBmにおいて、ローカル読み出し用ビット線LRBLmの終端部であって、読み出し用セレクタSRmの前段に、インバータI5m,I6mの互いの入力部と出力部とが接続された構成のラッチ回路が設けられている。そして、他のローカルブロックにおいても、同様の構成のラッチ回路が設けられている。
【0058】
そして、読み出し動作時には、このラッチ回路を介して複数のローカル読み出し用ビット線LRBL0〜LRBLmのいずれかにグローバル読み出し用ビット線GRBLが選択的に接続される。
【0059】
その他の構成は実施の形態1に係る記憶装置と同様のため、説明を省略する。
【0060】
実施の形態1に記載の記憶装置では、指定されなかったその他のメモリセルの活性化は行われないが、その場合、ローカル読み出し用ビット線の電位が浮遊状態となる。
【0061】
さて、ローカル読み出し用ビット線にバッファを設けて信号増幅を行なうこと(例えば図2において、インバータI60〜I6mは設けずにインバータI50〜I5mのみを設けてこれらをバッファとして利用し、信号増幅を行なうこと)が考えられる。しかし、ローカル読み出し用ビット線の電位が浮遊状態になると、ローカル読み出し用ビット線に設けたバッファに貫通電流(すなわちインバータI50〜I5mを構成するCMOS(Complementary MOS)のNMOS,PMOSを貫通する電流)が流れる可能性がある。
【0062】
本実施の形態に係る記憶装置によれば、ラッチ回路がローカル読み出し用ビット線のそれぞれに対応して設けられる。よって、ローカル読み出し用ビット線の電位がHiまたはLowのいずれかに固定されるので浮遊状態となることはなく、ローカル読み出し用ビット線にバッファを設けて信号増幅を行なう場合であっても、バッファに貫通電流が流れることがないという利点がある。
【0063】
<実施の形態3>
本実施の形態も、実施の形態1に係る記憶装置の変形例であり、複数のローカルブロックを、第1の方向および第1の方向と異なる第2の方向のそれぞれにおいて複数、配列したものである。
【0064】
図3は本実施の形態に係る記憶装置を示す図である。図3に示すように、この記憶装置においては、ローカルブロックがLB0〜LB2j+1(jは正の数)の2j+2個分設けられる。そして、各ローカルブロックは、方向Xおよび方向Xと直交する方向Yのそれぞれにおいて複数、配列される。具体的には、ローカルブロックは方向Yにおいて2列分、配列され、符号LBの後の数が偶数であれば図3において右側の列(Aカラム)に、奇数であれば図3において左側の列(Bカラム)にそれぞれ配列される。
【0065】
そして、グローバル読み出し用ビット線GRBL、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLは、2列のローカルブロックの間に挟まれて配置されている。なお、グローバル読み出し用ビット線GRBLも、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLもともに方向Xに延伸しており、ローカル読み出し用ビット線GRBLは、方向Yに延伸する複数の支線によりローカル読み出し用ビット線LRBL0〜LRBL2j+1のそれぞれに、読み出し用セレクタSR0〜SR2j+1のいずれかを介して接続される。また、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLは、方向Yに延伸する複数の支線によりメモリセルMCの全てに接続される。
【0066】
なお、本実施の形態においては、実施の形態1におけるAND回路NA00〜NAn0,…,NA0m〜NAnmは省略され、その代わりに各メモリセルMCへの読み出し用ワード線としてRWL0〜RWLnが、AカラムおよびBカラムの両方のローカルブロックに共通して接続されている。
【0067】
また、本実施の形態においては、書き込み用ワード線としてWWL00_0〜WWLn0_0,…,WWL0j_0〜WWLnj_0が、それぞれAカラムのローカルブロックに接続されている。そして、同様に、書き込み用ワード線としてWWL00_1〜WWLn0_1,…,WWL0j_1〜WWLnj_1が、それぞれBカラムのローカルブロックに接続されている。
【0068】
その他の構成は実施の形態1に係る記憶装置と同様のため、説明を省略する。
【0069】
このように、複数のローカルブロックが、方向XおよびYのそれぞれにおいて複数、配列されれば、複数のローカルブロックの全てを例えば方向Xに一列に並べて、方向Xに延伸するグローバル読み出し用ビット線GRBL、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLを設けるだけの場合に比べ、いずれのビット線をも短くすることができる。これにより、各ビット線上での信号伝達の高速化を図ることができる。
【0070】
また、本実施の形態に係る記憶装置によれば、読み出し用ビット線についてはローカルとグローバルとに分け、書き込み用ビット線については全メモリセルに共通接続させている。
【0071】
読み出し用ビット線については各メモリセルMCに駆動させる必要があるので、ローカル読み出し用ビット線LRBL0〜LRBL2j+1を採用することでビット線の負荷容量を小さくでき、信号伝達の高速化が図れる。
【0072】
一方、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLについては、駆動力の大きなバッファI1〜I3で駆動することで、共通接続させた全メモリセルの負荷容量に抗することができる。よって、ローカルブロックごとにローカル書き込み用ビット線と駆動用のバッファとを設ける必要はなく、回路規模の増大を招くことはない。
【0073】
また、本実施の形態に係る記憶装置によれば、ローカルブロックを方向Xだけでなく方向Yにも複数、配列し、グローバル読み出し用ビット線GRBLおよび書き込み用ビット線WBL、反転データ書き込み用ビット線/WBLを、方向Yに延伸する支線によりローカル読み出し用ビット線LRBL0〜LRBL2j+1およびメモリセルMCにそれぞれ接続させている。
【0074】
よって、複数のローカルブロックの全てを方向Xに一列に並べて、方向Xに延伸するグローバル読み出し用ビット線GRBL、書き込み用ビット線WBLおよび反転データ書き込み用ビット線/WBLを設けた記憶装置を複数列分、並置しただけの場合に比べ、各ビット線を共通化させて方向Yにおける配線数を減少させることができる。その結果、ビット線間の配線間容量を低減でき、信号伝達の高速化を図ることができる。
【0075】
【発明の効果】
請求項1に記載の発明によれば、書き込み時または読み出し時において、複数のローカルブロックの一つを指定し、かつ、ローカルブロックの各々において共通して同数のメモリセルのうちの一つを指定することにより、一つのローカルブロック内の一つのメモリセルのみの活性化を行う。よって、指定されなかったその他のメモリセルの活性化は行われず、メモリセルの選択において無用な電力消費が生じない記憶装置を実現できる。
【0076】
請求項2に記載の発明によれば、複数のローカルブロックの一つの指定、および、同数のメモリセルの一つの指定は、ブロック選択信号とブロック内メモリセル選択信号とが生成され、対応する複数のAND回路のそれぞれにおいて両信号が論理演算されることにより行われる。よって、メモリセルのそれぞれにAND回路を設けるだけで、容易に請求項1に記載の記憶装置を実現できる。
【0077】
請求項3に記載の発明によれば、ラッチ回路がローカル読み出し用ビット線のそれぞれに対応して設けられる。請求項1に記載の記憶装置では、指定されなかったその他のメモリセルの活性化は行われないが、その場合、ローカル読み出し用ビット線の電位が浮遊状態となる。浮遊状態になると、ローカル読み出し用ビット線にバッファを設けて信号増幅を行なう場合に、バッファに貫通電流が流れる可能性がある。しかし、ラッチ回路が設けられておれば、ローカル読み出し用ビット線の電位がHiまたはLowのいずれかに固定されるので浮遊状態となることはなく、ローカル読み出し用ビット線にバッファを設けて信号増幅を行なう場合に、バッファに貫通電流が流れることがない。
【0078】
請求項4に記載の発明によれば、ラッチ回路は第1および第2のインバータを含む。よって、第1および第2のインバータの一方を、ローカル読み出し用ビット線上の信号の増幅を行なうバッファとして利用できる。そして、バッファとして利用するインバータに貫通電流を生じさせないようにすることができる。
【0079】
請求項5に記載の発明によれば、複数のローカルブロックは、第1および第2の方向のそれぞれにおいて複数、配列される。よって、複数のローカルブロックの全てを第1の方向に一列に並べて、第1の方向に延伸するグローバル読み出し用ビット線および書き込み用ビット線を設けるだけの場合に比べ、両ビット線を短くすることができる。これにより、両ビット線上での信号伝達の高速化を図ることができる。また、本発明によれば、読み出し用ビット線についてはローカルとグローバルとに分け、書き込み用ビット線については全メモリセルに共通接続させている。読み出し用ビット線については各メモリセルに駆動させる必要があるので、ローカル読み出し用ビット線を採用することでビット線の負荷容量を小さくでき、信号伝達の高速化が図れる。一方、書き込み用ビット線については、駆動力の大きなバッファで駆動することで、共通接続させた全メモリセルの負荷容量に抗することができる。よって、ローカルブロックごとにローカル書き込み用ビット線と駆動用のバッファとを設ける必要はなく、回路規模の増大を招くことはない。また、本発明によれば、複数のローカルブロックを第1の方向だけでなく第2の方向にも複数、配列し、グローバル読み出し用ビット線および書き込み用ビット線を第2の方向に延伸する支線によりローカル読み出し用ビット線およびメモリセルにそれぞれ接続させている。よって、複数のローカルブロックの全てを第1の方向に一列に並べて、第1の方向に延伸するグローバル読み出し用ビット線および書き込み用ビット線を設けた記憶装置を複数列分、並置しただけの場合に比べ、ビット線を共通化させて配線数を減少させることができる。その結果、ビット線間の配線間容量を低減でき、信号伝達の高速化を図ることができる。
【図面の簡単な説明】
【図1】実施の形態1に係る記憶装置を示す図である。
【図2】実施の形態2に係る記憶装置を示す図である。
【図3】実施の形態3に係る記憶装置を示す図である。
【図4】従来の記憶装置の例としてSRAMメモリアレイの構成例を示す図である。
【図5】SRAMメモリセルの回路構成を示す図である。
【図6】SRAMメモリアレイの従来のブロック化構成例を示す図である。
【符号の説明】
MC メモリセル、LB0〜LBm ローカルブロック、NA00〜NAn0,NA0m〜NAnm AND回路、I50,I60,I5m,I6m インバータ、LRBL0〜LRBLm ローカル読み出し用ビット線、GRBL グローバル読み出し用ビット線、WBL 書き込み用ビット線、/WBL 反転データ書き込み用ビット線。
Claims (5)
- 情報を記憶するメモリセルを複数備える記憶装置であって、
複数の前記メモリセルは複数のローカルブロックに分割され、
前記複数のローカルブロックの各々にはいずれも同数の前記メモリセルが含まれ、
前記メモリセルへの前記情報の書き込み時、または、前記メモリセルからの前記情報の読み出し時において、前記複数のローカルブロックの一つを指定し、かつ、前記ローカルブロックの各々において共通して同数の前記メモリセルのうちの一つを指定することにより、一つの前記ローカルブロック内の一つの前記メモリセルのみの活性化を行う
記憶装置。 - 請求項1に記載の記憶装置であって、
複数の前記メモリセルのそれぞれに対応して設けられた複数のAND回路
をさらに備え、
前記複数のローカルブロックの一つの指定、および、同数の前記メモリセルの一つの指定は、
前記複数のローカルブロックの一つを選択するブロック選択信号と、前記複数のローカルブロック間で共通して同数の前記メモリセルの一つを選択するブロック内メモリセル選択信号とが生成され、対応する前記複数のAND回路のそれぞれにおいて両信号が論理演算されること
により行われる
記憶装置。 - 請求項1に記載の記憶装置であって、
前記複数のローカルブロックのそれぞれにおいて一つずつ設けられ、各々は一つの前記ローカルブロック内の全ての前記メモリセルに共通して接続された、複数のローカル読み出し用ビット線と、
前記複数のローカル読み出し用ビット線のそれぞれに対応して設けられ、対応する前記ローカル読み出し用ビット線に各々が接続された複数のラッチ回路と、
読み出し動作時に、前記ラッチ回路を介して前記複数のローカル読み出し用ビット線のいずれかに選択的に接続されるグローバル読み出し用ビット線と
をさらに備える記憶装置。 - 請求項3に記載の記憶装置であって、
前記ラッチ回路は、入力部および出力部を有する第1および第2のインバータを含み、
前記第1のおよび第2のインバータの互いの前記入力部と前記出力部とが接続された
記憶装置。 - 情報を記憶するメモリセルを複数備える記憶装置であって、
複数の前記メモリセルは複数のローカルブロックに分割され、
前記複数のローカルブロックは、第1の方向および前記第1の方向と異なる第2の方向のそれぞれにおいて複数、配列され、
前記複数のローカルブロックのそれぞれにおいて一つずつ設けられ、各々は一つの前記ローカルブロック内の全ての前記メモリセルに共通して接続された、複数のローカル読み出し用ビット線と、
読み出し動作時に、前記第2の方向に延伸する支線により前記複数のローカル読み出し用ビット線のいずれかに選択的に接続され、前記第1の方向に延伸するグローバル読み出し用ビット線と、
前記第2の方向に延伸する支線により複数の前記メモリセルの全てに接続され、前記第1の方向に延伸する書き込み用ビット線と
をさらに備える記憶装置。
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