JP2021150002A - 半導体記憶装置、及び半導体記憶装置の制御方法 - Google Patents
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Abstract
【課題】メモリセルアレイ選択時の電力負荷を抑制しつつ、メモリセルアレイ内におけるメモリセルの選択時の消費電力の抑制が可能な半導体記憶装置、及び半導体記憶装置の制御方法を提供する。【解決手段】本実施形態に係る半導体記憶装置は、複数のメモリセルアレイと、複数のブロックセレクタと、制御部と、を備える。複数のメモリセルアレイは、複数のサブブロックを有する。複数のブロックセレクタは、対応するサブブロック内のビットラインに一端が接続され、他端が対応するセンスアンプに接続されるスイッチング素子を有する。制御部は、サブブロックの一つのからデータを読みだした後に、同一のメモリセルアレイ内の他のサブブロックからデータを読み出す場合に、一つのサブブロックに対応するブロックセレクタ内のスイッチング素子を導通状態で維持する。【選択図】図1
Description
本発明の実施形態は、半導体記憶装置、及び半導体記憶装置の制御方法
に関する。
に関する。
半導体記憶装置の読み出し速度向上のために、ビットライン容量を小さくする事が一般に行われる。ビットライン容量の軽減方法の一つにメモリアレイを複数のメモリセルアレイに分割し、ブロック容量を軽減する方法がある。このブロック分割方式では、メモリセルの読み出しに際して、読み出し対象のメモリセルが位置するメモリセルアレイを選択する。このようなブロック分割方式を行うと、通常の行及び列の選択に加え、メモリセルアレイを選択するメモリセルアレイ選択信号が必要となる。このメモリセルアレイ選択信号は、メモリセルアレイ内における全ての列に対応するスイッチング素子を駆動するため電力負荷が大きくなってしまう。
このため、各メモリセルアレイの行方向におけるスイッチング素子の制御範囲を分割する場合がある。このスイッチング素子の制御範囲を分割する方法では、スイッチング素子を駆動する電流のピーク電流は抑制される。ところが、同一のメモリセルアレイ内の制御範囲間を跨ぐメモリセルの読み出しに際して、同一のメモリセルアレイ内のスイッチング素子の駆動が生じ、消費電流が増加してしまう。
本発明が解決しようとする課題は、メモリセルアレイ選択時の電力負荷を抑制しつつ、メモリセルアレイ内におけるメモリセルの選択時の消費電力の抑制が可能な半導体記憶装置、及び半導体記憶装置の制御方法を提供することである。
本実施形態に係る半導体記憶装置は、複数のメモリセルアレイと、複数のブロックセレクタと、制御部と、を備える。複数のメモリセルアレイは、共通のワードラインを介して接続される複数のサブブロックを有し、ワードラインと複数のサブブロック毎のビットラインの交点部にメモリセルをそれぞれ有する。複数のブロックセレクタは、複数のサブブロック内の対応するサブブロック内のビットラインに一端が接続され、他端が対応するセンスアンプに接続されるスイッチング素子を有する。制御部は、同一のメモリセルアレイ内における一つのサブブロックからデータを読みだした後に、同一のメモリセルアレイ内の他のサブブロックからデータを読み出す場合に、一つのサブブロックに対応するブロックセレクタ内のスイッチング素子を導通状態で維持する。
以下、本発明の実施形態に係る半導体記憶装置、及び半導体記憶装置の制御方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は、本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。また、本実施形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号又は類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。
(第一実施形態)
(第一実施形態)
図1は、半導体記憶装置1のブロック図である。図1に示すように、半導体記憶装置1は、複数のメモリセルma、mbによりデータ記憶が可能であり、アドレスラッチ10と、制御回路20と、書き込み回路30と、センスアンプ40と、複数のメモリセルアレイBLK0〜BLKnと、ロウデコーダ100〜10nと、複数のブロックセレクタS200〜S20nと、ブロックデコーダ200〜20nと、カラムセレクタS300と、カラムデコーダ300と、を備える。半導体記憶装置1は、例えばSOI(Silicon On Insulator)基板上に配置される。SOI(Silicon On Insulator)基板上に配置すると、トランジスタの寄生容量を減らせるので、動作速度向上と消費電力の抑制に効果がある。
図1中には、更に複数のビットラインBLa1、BLb1と、複数のワードラインL0、L1と、複数の端子T1〜T5が図示される。なお、本実施形態に係るブロックデコーダ200〜20nが制御部に対応する。また、図1では、1本のワード線WL1、ビットラインBLa1、BLb1、及びメモリセルma(1、1)、mb(1、1)が示され、他は記載が省略されている。
アドレスラッチ10は、アドレス端子T1から入力されたアドレス信号をラッチする。そして、アドレスラッチ10は、ラッチしたアドレスを含む信号を制御回路20に供給する。
制御回路20は、コマンドデコーダ端子T2から入力されたコマンド及びアドレスラッチ10から供給されたロウアドレスの情報に基づいてロウ選択信号を生成し、ロウデコーダ100〜10nに供給する。また、制御回路20は、コマンドデコーダ端子T2から入力されたコマンド及びアドレスラッチ10から供給されたブロックアドレスの情報に基づいてブロック(BLK)選択プリデコード信号を生成し、ブロックデコーダ200〜20nに供給する。同様に、制御回路20は、コマンドデ端子T2から入力されたコマンド及びアドレスラッチ10から供給されたカラムアドレスの情報に基づいてカラム選択信号を生成し、カラムデコーダ300に供給する。
また、制御回路20は、クロック端子T3から入力されたクロックに基づいて、内部クロック信号を生成し、書き込み回路30と、センスアンプ40に供給する。また、コマンドデコーダ端子T2から入力されたコマンドに基づき、書き込み回路30と、センスアンプ40とを制御する。
書き込み回路30は、書き込み動作時に、内部クロックに同期してデータ入力端子T4に供給される入力データを取り込み、カラムセレクタS300を介して複数のメモリセルアレイBLK0〜BLKnのいずれかに出力する。
センスアンプ40は、読み出し動作時に、カラムセレクタS300を介して複数のメモリセルアレイBLK0〜BLKnのいずれかから読み出したリードデータを増幅し、データ出力端子T5から出力データとして出力する。なお、書き込み動作、及び読み出し動作の少なくとも一方は、テストモードなどでは、複数のメモリセルアレイBLK0〜BLKnに同時にアクセスする場合がある。
センスアンプ40は、読み出し動作時に、カラムセレクタS300を介して複数のメモリセルアレイBLK0〜BLKnのいずれかから読み出したリードデータを増幅し、データ出力端子T5から出力データとして出力する。なお、書き込み動作、及び読み出し動作の少なくとも一方は、テストモードなどでは、複数のメモリセルアレイBLK0〜BLKnに同時にアクセスする場合がある。
複数のメモリセルアレイBLK0〜BLKnのそれぞれには、複数のワードラインWLと複数のビットラインBLが交差するように形成される。また、複数のメモリセルアレイBLK0〜BLKnのそれぞれは、下位側の下位サブブロックBLK0a〜BLKnaと、上位側の上位サブブロックBLK0b〜BLKnbに分けられる。なお、本実施形態では、後述するスイッチング素子Sa1〜Sa16、スイッチング素子Sb1〜Sb16の行方向の制御範囲を分離できる場合には、各制御範囲をサブブロックと称することとする。このためスイッチング素子Sa1〜Sa16、スイッチング素子Sb1〜Sb16をグループ化して制御できれば、各サブブロックは物理的に分離されてなくともよい。また、本実施形態では、説明の便宜上により、サブブロックBLK0a〜BLKnaを下位とし、サブブロックBLK0b〜BLKnb上位とする。このため、サブブロックBLK0a〜BLKnaを上位とし、サブブロックBLK0b〜BLKnbを下位としてもよい。
下位サブブロックBLK0aには、複数のワードラインWL1〜WLl6と複数のビットラインBLa1〜BLa16の交点に対応するように複数のメモリセルma(1、1)〜ma(16、16)が配列される。なお、複数のワードラインWL1〜WLl6は、下位側の下位サブブロックBLK0aと、上位側の下位サブブロックBLK0bでの共通線である。
メモリセルma(1、1)〜ma(16、16)は、例えばNチャンネルトランジスタで構成される。例えば個々のトランジスタのソースは接地され、ゲートは対応するワードラインWL1〜WL16に接続される。ドレインは対応するビットラインBLa1〜BLa16に接続される。ビットラインBLa1〜BLa16は、対応するブロックセレクタS200aと、カラムセレクタS300とを介してセンスアンプ40に接続される。
同様に上位サブブロックBLK0bには、複数のワードラインWL1〜WL16と複数のビットラインBLb1〜BLb16の交点に対応するように複数のメモリセルmb(1、16)〜mb(16、16)が配列される。メモリセルmb(1、1)〜mb(16、16)は、例えばNチャンネルトランジスタで構成される。例えば個々のトランジスタのソースは接地され、ゲートは対応するワードラインWLに接続される。ドレインは対応するビットラインBLb1〜BLb16に接続される。図1では、1本のワード線WL1、1本のビット線BLb1及び1個のメモリセルmb(1、1)が示さ、他は記載が省略されている。
ビットラインBLb1〜BLb16は、対応するブロックセレクタS200bと、カラムセレクタS300とを介してセンスアンプ40に接続される。なお、本実施形態では、説明を簡単にするため、サブブロックBLK0a、BLK0bを2つとし、メモリセルma(1、1)〜ma(16、16)、mb(1、16)〜mb(16、16)としているがこれに限定されない。例えばサブブロック数は2以上であれば、例えば100でもよい。また、サブブロック内のメモリセル数も16×16個に限定されない。例えばメモリセル数1024×1024個などでもよい。
複数のロウデコーダ100〜10nは、複数のメモリセルアレイBLK0〜BLKnのそれぞれに対応して配置される。複数のロウデコーダ100〜10nは、対応するメモリセルアレイBLK0〜BLKn内における複数のワードラインWL1〜WL16に接続される。複数のロウデコーダ100〜10nは、ロウ選択信号に従い、ワードラインWL1〜WL16から1本を選択するか、全く選択しないかのいずれかの動作を行う。すなわち、データ読み出しとして選択されたメモリセルmが接続されるワードラインWLが選択され、ON信号が供給される。これにより選択されたワードラインWLに接続されたトランジスタは導通状態(ON)となる。一方で、選択されていないワードラインWLに接続されたトランジスタにはOFF信号が供給され、非導通状態(OFF)となる。
複数のブロックセレクタS200〜S20nのそれぞれは、複数のメモリセルアレイBLK0〜BLKnのそれぞれに対応して配置される。また、複数のブロックセレクタS200〜S20nは、下位側の複数のブロックセレクタS200a〜S20naと、上位側の複数のブロックセレクタS200b〜S20nbとを有する。すなわち、複数のブロックセレクタS200a〜S20naは、下位側の下位サブブロックBLK0a〜BLKnaのそれぞれに対応し、複数のブロックセレクタS200b〜S20nbは、上位側の上位サブブロックBLK0b〜BLKnbに対応する。
複数のブロックセレクタS200a〜S20naと、複数のブロックセレクタS200b〜S20nbは、対応する下位サブブロックBLK0a〜BLKna、及び上位サブブロックBLK0b〜BLKnb内における複数のビットラインBLそれぞれに接続される複数のスイッチング素子Sa1〜Sa16と、複数のスイッチング素子Sb1〜Sb16とを有する。
複数のブロックセレクタS200a〜S20naと、複数のブロックセレクタS200b〜S20nbは、対応する下位サブブロックBLK0a〜BLKna、及び上位サブブロックBLK0b〜BLKnb内における複数のビットラインBLそれぞれに接続される複数のスイッチング素子Sa1〜Sa16と、複数のスイッチング素子Sb1〜Sb16とを有する。
スイッチング素子Sa1〜Sa16の一端は対応するビットラインBLa1〜BLa16に接続され、他端は、カラムセレクタS300を介してセンスアンプ40に接続される。同様に、スイッチング素子Sb1〜Sb16の一端は対応するビットラインBLb1〜BLb16に接続され、他端は、カラムセレクタS300を介してセンスアンプ40に接続される。図1中では、スイッチング素子Sa1、Sb1のみ記載され、他のスイッチング素子の記載は省略されている。スイッチング素子Sa1〜Sa16は、ブロック制御ラインL0に接続され、スイッチング素子Sb1〜Sb16は、ブロック制御ラインL1に接続される。ブロック制御ラインL0が選択され、ON信号が供給されと、スイッチング素子Sa1〜Sa16は導通状態(ON)となる。一方で、OFF信号が供給されと、スイッチング素子Sa1〜Sa16は非導通状態(OFF)となる。同様に、ブロック制御ラインL1が選択され、ON信号が供給されと、スイッチング素子Sb1〜Sb16は導通状態(ON)となる。一方で、OFF信号が供給されと、スイッチング素子Sb1〜Sb16は非導通状態(OFF)となる。
複数のブロックデコーダ200〜20nは、複数のブロックセレクタS200〜S20nのそれぞれに対応して配置される。すなわち、複数のブロックデコーダ200〜20nは、複数のメモリセルアレイBLK0〜BLKnのそれぞれに対応して配置される。
複数のブロックデコーダ200〜20nは、対応するブロックセレクタS200〜S20n内における複数のブロック制御ラインL0、L1に接続される。複数のブロックデコーダ200〜20nは、ブロック選択プリデコード信号に従い、複数のブロック制御ラインL0、L1を選択する。なお、複数のブロックデコーダ200〜20nの詳細は後述する。
カラムセレクタS300は、例えばブロックデコーダ200〜20n内のスイッチング素子Sa1〜Sa16、スイッチング素子Sb1〜Sb16それぞれの他端に接続される複数のスイッチング素子Sc1〜Sc36を有する。図1では、スイッチング素子Sc1しか図示していない。複数のスイッチング素子Sc1〜Sc36の他端は書き込み回路30とセンスアンプ40とに接続される。
カラムデコーダ300は、カラム選択信号に従い、複数のスイッチング素子Sc1〜Sc36のなから対応するビットラインBLに対応するスイッチング素子を導通状態にする。
図2は、メモリセルアレイBLK0、ロウデコーダ100、ブロックセレクタS200の一部を図示する等価回路例を示す図である。図2に示すように、ブロックデコーダ200は、論理回路20a、20cとバッファー20d、20dを有する。
論理回路20aは、ブロック選択プリデコード信号に従い、ON信号またはOFF信号を出力する。同様に、論理回路20cは、ブロック選択プリデコード信号に従い、ON信号またはOFF信号を出力する。なお、論理回路20a、20cの詳細は後述する、スイッチング素子Sa1、Sb1は例えばNMOSトランジスタである。
論理回路20aは、ブロック選択プリデコード信号に従い、ON信号またはOFF信号を出力する。同様に、論理回路20cは、ブロック選択プリデコード信号に従い、ON信号またはOFF信号を出力する。なお、論理回路20a、20cの詳細は後述する、スイッチング素子Sa1、Sb1は例えばNMOSトランジスタである。
バッファー20bは、論理回路20aが値1のON信号を出力する場合にVPPに充電される。これにより、スイッチング素子Sa1は導通状態になる。また、選択されたスイッチング素子Sa1はVPPに充電される。
一方で、論理回路20aが値0のOFF信号を出力する場合にVSSに充電される。これにより、スイッチング素子Sa1は非通状態になる。また、スイッチング素子Sa1はVSSに充電される。VSSは、VPPよりも低電圧であるので、電力が放電される。
同様に、バッファー20dは、論理回路20cが値1のON信号を出力する場合にVPPに充電される。これにより、スイッチング素子Sb1は導通状態になる。また、選択されたスイッチング素子Sb1はVPPに充電される。一方で、論理回路20cが値0のOFF信号を出力する場合にVSSに充電される。これにより、スイッチング素子Sb1は非通状態になる。また、スイッチング素子Sa1はVSSに充電される。VSSは、VPPよりも低電圧であるので、電力が放電される。
バッファー10aは、ON信号が入力される場合にワードラインWLがVDDとなり、メモリセルma(1、1)、メモリセルmb(1、1)は導通状態になる。一方で、バッファー10aはOFF信号を出力する場合に、ワードラインWLがVSSにとなり、メモリセルma(1、1)、メモリセルmb(1、1)は非導通状態になる。
図3は、本実施形態に係る論理回路20aの構成例を示す図である。図3に示すように、論理回路20aは、フリップフロップ22aと、アンド回路24aと、インバータ回路26aとを有する。
フリップフロップ22aの動作を図4に基づき説明する。図4は、フリップフロップ22aの真理値表である。図4に示すように、IN1がCLK端子への入力を示し、IN2がR端子への入力を示す。図4に示すように、IN2が1であれば、IN1によらずフリップフロップ22aは0を出力する。つまり、IN2が1であれば、をリセットする。また、IN1が0であり、かつIN2が0であれば、出力を保持する。さらにまた、IN1が1であり、かつIN2が0であれば、出力を保持する。そして、IN1が0から1に変化し、IN2が0であれば、出力は1となる。
再び図3に戻り、アンド回路24aの出力がIN1であり、インバータ回路26aの出力がIN2である。すなわち、アンド回路24aは、BLK選択プリデコード信号が1であり、かつカラム下位アドレスが1の場合に1を出力し、他の場合に0を出力する。インバータ回路26aは、BLK選択プリデコード信号が1のときに、0を出力し、0のときに1を出力する。ここで、BLK選択プリデコード信号は選択する場合に1であり、選択しない場合に0である。同様に、カラム下位アドレスは、選択する場合に1であり、選択しない場合に0である。
図5は、本願に係る論理回路20cの構成例を示す図である。図5に示すように、論理回路20cは、論理回路20aと同等の構成であり、フリップフロップ22bとアンド回路24bと、インバータ回路26bとを有する。すなわち、アンド回路24bの出力がIN1であり、インバータ回路26bの出力がIN2である。すなわち、アンド回路24bは、BLK選択プリデコード信号が1であり、かつカラム上位アドレスが1の場合に1を出力し、他の場合に0を出力する。インバータ回路26bは、BLK選択プリデコード信号が1のときに、0を出力し、0のときに1を出力する。ここで、カラム上位アドレスは、選択する場合に1であり、選択しない場合に0である。
図6は、読み出し位置が移動する際に論理回路20aが出力する信号例を示す表である。例えば第1ブロックセレクタは、例えばブロックセレクタS200aに対応し、第1サブブロックは、例えば下位サブブロックBLK0aに対応する。
ON信号は1に対応し、複数のスイッチング素子Sa1〜Sa16が導通状態となり、OFF信号は0に対応し、複数のスイッチング素子Sa1〜Sa16が非導通状態となる。「他のメモリアレイ」は、メモリセルアレイBLK0以外のメモリセルアレイを意味する。例えばメモリセルアレイBLK0に対する
「他のメモリセルアレイ」は、メモリセルアレイBLK1〜BLKを意味する。また、「同一のメモリアレイ」は、メモリセルアレイBLK0内の他のサブブロックを意味する。例えば、サブブロックBLK0aの「同一のメモリセルアレイ」は、メモリセルアレイBLK0内の他のサブブロックBLK0bが対応する。「*」は任意のサブブロックを意味する。例えば、サブブロックBLK0aに対しての「*」は、サブブロックBLK0aを除く全てのサブブロックを意味する。このため、「*→同一のメモリセルアレイ」と記述する場合、例えばサブブロックBLK0aを除く全てのサブブロックからメモリセルアレイBLK0内の他のサブブロックBLK0bへの移動を意味する。
ON信号は1に対応し、複数のスイッチング素子Sa1〜Sa16が導通状態となり、OFF信号は0に対応し、複数のスイッチング素子Sa1〜Sa16が非導通状態となる。「他のメモリアレイ」は、メモリセルアレイBLK0以外のメモリセルアレイを意味する。例えばメモリセルアレイBLK0に対する
「他のメモリセルアレイ」は、メモリセルアレイBLK1〜BLKを意味する。また、「同一のメモリアレイ」は、メモリセルアレイBLK0内の他のサブブロックを意味する。例えば、サブブロックBLK0aの「同一のメモリセルアレイ」は、メモリセルアレイBLK0内の他のサブブロックBLK0bが対応する。「*」は任意のサブブロックを意味する。例えば、サブブロックBLK0aに対しての「*」は、サブブロックBLK0aを除く全てのサブブロックを意味する。このため、「*→同一のメモリセルアレイ」と記述する場合、例えばサブブロックBLK0aを除く全てのサブブロックからメモリセルアレイBLK0内の他のサブブロックBLK0bへの移動を意味する。
図3及び4を参照しつつ図6の動作例を説明する。図4の一行目に示すように、IN2が1の場合、出力は0である。IN2が0の場合は、BLK0aが存在するメモリセルアレイBLK0が選択されていない場合である。図6では、2行目の「他のメモリアレイ」、4行目の「他のメモリアレイ」の状態が対応する。この場合、前の状態にかかわらず、論理回路20aはOFF信号(0値)を出力する。
図4に示すように、IN1が0、且つIN2が0の場合、論理回路20aは出力を保持する。図3を参照すると、IN1が0、且つIN2が0の場合、第1サブブロックBLK0aが存在するメモリセルアレイBLK0が選択され、且つ第1サブブロックBLK0aが選択されていない場合である。図6では、3行目、及び5行目の「同一のメモリセアレイ」の状態が対応する。すなわち、図6の5行目の移動動作において、論理回路20aは、前の出力信号がON信号であれば、出力信号をON信号からON信号に維持し、前の出力信号がOFF信号であれば、出力信号をOFF信号からOFF信号に維持する。
図4に示すように、IN1が1且つIN2が0の場合、論理回路20aは出力を保持する。図3を参照すると、第1サブブロックBLK0aが選択される場合である。この場合、前の状態もIN1が1である場合は、図6の1行目の移動動作に対応する。この場合、論理回路20aの前の出力信号がON信号であった場合に対応するので、出力信号はON信号からON信号に維持される。
図4に示すように、IN1が0から1になり且つIN2が0の場合、論理回路20aはON信号を出力する。図3を参照すると、選択されていなかった第1サブブロックBLK0aが選択される場合である。図6では、2行目の移動動作と、3行目の移動動作とに対応する。この場合、論理回路20aは前の信号によらず、ON信号を出力する。
図7は、読み出し位置が移動する際の論理回路20bの信号例を示す表である。例えば第2ブロックセレクタは、例えばブロックセレクタS200bに対応し、第2サブブロックは、例えば上位サブブロックBLK0bに対応する。
ON信号は1に対応し、複数のスイッチング素子Sb1〜Sb16が導通状態となり、OFF信号が0に対応し、非導通状態を意味する「他のメモリアレイ」は、メモリセルアレイBLK0以外のメモリセルアレイを意味する。また、「同一のメモリアレイ」は、メモリセルアレイBLK0内の他のサブブロックを意味する。「*」は任意のサブブロックを意味する。図7に示すように、論理回路20bも論理回路20aと同等の信号を出力する。
ON信号は1に対応し、複数のスイッチング素子Sb1〜Sb16が導通状態となり、OFF信号が0に対応し、非導通状態を意味する「他のメモリアレイ」は、メモリセルアレイBLK0以外のメモリセルアレイを意味する。また、「同一のメモリアレイ」は、メモリセルアレイBLK0内の他のサブブロックを意味する。「*」は任意のサブブロックを意味する。図7に示すように、論理回路20bも論理回路20aと同等の信号を出力する。
図8は、論理回路20aの比較例1の構成例示す図である。図8に示すように、論理回路20aの比較例はアンド回路21aを有する。同様に図9は、論理回路20cの比較例の構成例示す図である。図9に示すように、論理回路20cは、アンド回路21cを有する。図10は、アンド回路21a、21cの真理値表である。
図11は、比較例2の構成例を示す図である。ブロックセレクタS200内の、スイッチング素子Sa1〜Sa16、スイッチング素子Sb1〜Sb16の導通状態(ON)と非導通状態(OFF)を制御線L1のみで制御する例である。
図12は、半導体記憶装置1の読み出し動作例を示す図である。図12に示すように、同じメモリセルアレイBLK0内の同一行内を列の位置を変えながらデータを読み出すことをサブブロック間遷移読み出しと称する。また、同一列内を行の位置を変えながら、複数のメモリセルアレイBLK0〜BLKnのいずれかを超えてデータを読み出すことをブロック(BLK)間遷移読み出しと称する。
図13は、ブロックセレクタS200の比較例1と本実施形態に係る半導体記憶装置1のサブブロック間遷移読み出しでの動作例を説明する図である。縦軸は、上から順に比較例1のBLK0下位信号、BLK0上位信号、BLK1下位信号、BLK1上位信号を示す。それぞれの信号の上側がON信号、下側がOFF信号を示す。すなわち、ON信号が1に対応し、OFF信号が0に対応する。
その下は、上から順に本実施形態に係る半導体記憶装置1のBLK0下位信号、BLK0上位信号、BLK1下位信号、BLK1上位信号を示し、ON信号が1に対応し、OFF信号が0に対応する。
すなわち、図1を参照すると、BLK0下位信号が、ブロックデコーダ200のラインL0に供給される信号であり、BLK0上位信号が、ブロックデコーダ200のラインL1に供給される信号である。同様に、BLK1下位信号が、ブロックデコーダ201のラインL0に供給される信号であり、BLK1上位信号が、ブロックデコーダ201のラインL1に供給される信号である。
横軸は時間を示し、BLK1上位は、読み出し位置がメモリセルアレイBLK1の上位カラム内、すなわちサブブロックBLK1b内であることを示す。また、BLK0下位は、読み出し位置がメモリセルアレイLK0の下位カラム内、すなわち、サブブロックBLK0a内であることを示し、BLK0上位は、読み出し位置がメモリセルアレイBLK0の上位カラム内、すなわちサブブロックBLK0b内であることを示す。また、BLK1下位は、読み出し位置がメモリセルアレイBLK1の下位カラム内、サブブロックBLK1a内であることを示す。
比較例1では、読み出し位置がBLK1上位である場合、BLK0下位信号は、BLK選択プリデコード信号が0となるので、0となる。同様にBLK0上位信号は、BLK選択プリデコード信号が0となるので、0となる。
また、BLK1下位信号は、カラム下位アドレス信号が0となるので、0となる。一方で、BLK1上位信号は、BLK選択プリデコード信号が1となり、且つカラム上位アドレス信号が1となるので、1となる。つまり、比較例1の場合、読み出し位置がメモリセルアレイBLK1の上位カラムに対応する、BLK1上位信号のみ1となり、他の信号は0となる。
これにより、図13に示すように、比較例1では読み出し位置が、同じメモリセルアレイBLK0であっても、読み出し位置がBLK0下位、BLK0上位、BLK0下位、BLK0上位、と移動する度に、ブロックセレクタS200内の、スイッチング素子Sa1〜Sa16、スイッチング素子Sb1〜Sb16の導通状態(ON)と非導通状態(OFF)が入れ替わってしまう。入れ替わる度にメモリセルアレイBLK0の上位カラム側、下位カラム側の電力の印可と、放電とが繰り返され、電力の消費が大きくなる。つまり、サブブロック間遷移読み出し時の電力消費が増加してしまう。
これに対して、本願に係る動作は、上述のように、IN1が1の場合、IN2が0であると、論理回路20aの出力が維持される。また、IN1が0の場合、IN2が0であると、論理回路20aの出力が維持される。このため、一度IN1が1となってOUT=1となると、途中IN1=0になってもブロック(BLK)が遷移、すなわち、IN2が1にかわるまでOUT=1を維持する。このため、同じメモリセルアレイBLK0で読み出し位置がBLK0下位、BLK0上位、BLK0下位、BLK0上位、と移動しても、ブロックセレクタS200内の、スイッチング素子Sa1〜Sa16、スイッチング素子Sb1〜Sb16は導通状態(ON)のまま維持される。これにより、サブブロック間遷移読み出し時の電力消費が抑制される。
図14は、ブロックセレクタS200の比較例2と本願に係る半導体装置1のブロック間遷移読み出しモードでの動作例を説明する図である。縦軸は、上から順に比較例2のBLK0下位信号、BLK0上位信号、BLK1下位信号、BLK1上位信号を示し、ON信号を1で示し、OFF信号を0で示す。また、その下は、上から順に本願に係る半導体装置1のBLK0下位信号、BLK0上位信号、BLK1下位信号、BLK1上位信号を示す。また、ON信号が1に対応し、OFF信号が0に対応する。
横軸は時間を示し、BLK0下位、BLK1下位、BLK0上位、BLK1上位、BLK0下位に読み出し位置が時系列に変更される。BLK0下位、BLK1下位、BLK0上位、BLK1上位、BLK0下位の意味は図13と同様である。
比較例2では、メモリセルアレイBLK0からメモリセルアレイBLK1に選択が変わると、BLK0下位及び上位の信号はONからOFFに変わる。一方で、BLK1下位及び上位の信号はOFFからONに変わる。同様に、メモリセルアレイBLK1からメモリセルアレイBLK0に選択が変わると、BLK0下位及び上位の信号はOFFからONに変わる。一方で、BLK1下位及び上位の信号はONからOFFに変わる。ブロックセレクタS200内の、スイッチング素子Sa1〜Sa16、スイッチング素子Sb1〜Sb16を全て同一の状態となるような駆動が生じ、電力消費が増加する。
これに対して、本願に係る動作は、半導体装置1のブロック間遷移読み出しモードでは、同一のメモリセルアレイBLK0の他のサブブロックが選択された場合には、前の信号を維持する。このため、比較例2の領域Ar21〜24それぞれに対応する領域Ar41〜44で示すように、OFF信号が維持される領域を有する。このように、ブロック間遷移読み出しモードでの動作では、比較例2よりも電力消費を抑制できる。
以上説明したように、本実施形態によれば、ブロックデコーダ200が、同一のメモリセルアレイBLK0内における一つのサブブロックBLK0aからデータを読みだした後に、同一のメモリセルアレイBLK0内における他のサブブロックBLK0bからデータを読み出す場合に、一つのサブブロックBLK0aに対応するブロックセレクタS200a内のスイッチング素子Sa1〜Sa16を導通状態で維持する制御を行う。これにより、同一のメモリセルアレイBLK0内の読み出し位置を変更するサブブロック間遷移読み出しにおいて、スイッチング素子Sa1〜Sa16のON、OFF動作が抑制され、消費電力がより抑制される。
また、ブロックデコーダ200は、メモリセルアレイBLK0内の一つのサブブロックBLK0aからデータを読み出す場合に、同一のメモリセルアレイBLK0内の他のサブブロックBLK0bに対応するブロックセレクタS200b内のスイッチング素子Sb1〜Sb16が非導通状態であれば非導通状態を維持する。これにより、次にブロック間遷移読み出しする場合にも、スイッチング素子Sa1〜Sa16が非導通状態で維持されるのでスイッチング素子Sa1〜Sa16のON、OFF動作が抑制され、消費電力がより抑制される。また、同一のメモリセルアレイBLK0内の読み出し位置を変更するサブブロック間遷移読み出しにおいても、更に他のサブブロックBLKが選択される場合に、スイッチング素子Sa1〜Sa16のON、OFF動作が抑制され、消費電力がより抑制される。
さらにまた、ブロックデコーダ200は、同一のメモリセルアレイBLK0内の複数のサブブロックBLK0a、BLK0bに対応する全てのブロックセレクタS200a、S200bのスイッチング素子Sa1〜Sa16、Sb1〜Sb16が非導通状態であり、全てのブロックセレクタS200a、S200b内の一つのブロックセレクタS200aを介してデータを読み出す場合に、一つのブロックセレクタS200a内のスイッチング素子Sa1〜Sa16のみを導通状態にする。これにより、ブロック間遷移読み出しモードにおいて読み出しを行う一つのブロックセレクタS200a内のスイッチング素子Sa1〜Sa16のみしか、導通状態にしないため、全てのスイッチング素子Sa1〜Sa16、Sb1〜Sb16を導通状態にする場合に比較し、消費電力がより抑制される。
また、ブロックデコーダ200は、同一のメモリセルアレイBLK0内の複数のサブブロックBLK0a、BLK0bに対応する全てのブロックセレクタS200a、S200bのうちの導通状態であるスイッチング素子Sa1〜Sa16を、他のメモリセルアレイBLK1内からデータを読み出す場合に、非導通状態にする。これにより、ブロック間遷移読み出しモードにおいて、導通状態であるスイッチング素子Sa1〜Sa16のみを非導通状態にするだけですむので、全てのスイッチング素子Sa1〜Sa16、Sb1〜Sb16を非導通状態にする場合に比較し、消費電力がより抑制される。
このように本実施形態によれば、比較例1は同一メモリセルアレイ内のサブブロック間遷移時に消費電流が増加するが、本実施形態では、一度サブブロックBLK0a内のスイッチング素子Sa1〜Sa16が導通状態となると、サブブロックBLK0bが選択されてもメモリセルアレイBLK0が他のメモリセルアレイBLK1に遷移するまでスイッチング素子Sa1〜Sa16の導通状態を維持するので、比較例1よりも消費電力が抑制される。また、比較例2はブロック間遷移読み出し時に、消費電流が増加するが、本実施形態では、サブブロックBLK0aは、同一のメモリセルアレイBLK0の他のサブブロックBLK0bが選択された場合には、前の状態を維持するので、比較例2よりも消費電力が抑制される。このように、本実施形態によれば、比較例1及び比較例2において電力消費が増加する動作をそれぞれ改善することにより消費電力を抑制できる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置、方法及びプログラムは、その他の様々な形態で実施することができる。また、本明細書で説明した装置、方法及びプログラムの形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。
1、1a:半導体記憶装置、40:センスアンプ、200〜20n:ブロックデコーダ(制御部)、BLK0〜BLKn:メモリセルアレイ、ma、mb:メモリセル、BLK0a〜BLKna:下位サブブロック、BLK0b〜BLKnb:上位サブブロック、WL1〜WLl6:ワードライン、BLa1〜BLa16、BLb1〜BLb16:ビットライン、Sa1〜Sa16、Sb1〜Sb1:スイッチング素子。
Claims (10)
- 共通のワードラインを介して接続される複数のサブブロックを有し、前記ワードラインと前記複数のサブブロック毎のビットラインの交点部にメモリセルをそれぞれ有する複数のメモリセルアレイと、
前記複数のサブブロック内の対応するサブブロックにおけるビットラインに一端が接続され、他端が対応するセンスアンプに接続されるスイッチング素子を有する複数のブロックセレクタと、
同一のメモリセルアレイ内における一つのサブブロックからデータを読みだした後に、前記同一のメモリセルアレイ内における他のサブブロックからデータを読み出す場合に、前記一つのサブブロックに対応するブロックセレクタ内の前記スイッチング素子を導通状態で維持する制御部と、
を備える半導体記憶装置。 - 前記制御部は、前記メモリセルアレイ内の一つのサブブロックからデータを読み出す場合に、同一のメモリセルアレイ内の他のサブブロックに対応するブロックセレクタ内の前記スイッチング素子が非導通状態であれば非導通状態を維持する、請求項1に記載の半導体記憶装置。
- 前記制御部は、前記同一のメモリセルアレイ内の前記複数のサブブロックに対応する全てのブロックセレクタのスイッチング素子が非導通状態であり、前記全てのブロックセレクタ内の一つのブロックセレクタを介してデータを読み出す場合に、前記一つのブロックセレクタ内のスイッチング素子のみを導通状態にする、請求項1又は2に記載の半導体記憶装置。
- 前記制御部は、前記同一のメモリセルアレイ内の前記複数のサブブロックに対応する全てのブロックセレクタのうちの導通状態であるスイッチング素子を、他のメモリセルアレイ内からデータを読み出す場合に、非導通状態にする、請求項1乃至3のいずれか一項に記載の半導体記憶装置。
- 前記制御部は、前記複数のメモリセルアレイメモリ内の一つのメモリセルアレイ内からデータを読み出す場合に、他のメモリセルアレイに対応する前記ブロックセレクタ内の前記スイッチング素子を非導通状態にする、請求項1乃至4のいずれか一項に記載の半導体記憶装置。
- 前記制御部は論理回路を有し、
前記論理回路は、選択されたサブブロックを有する前記メモリセルアレイと異なるメモリセルアレイに対応するブロックセレクタのスイッチング素子を非導通状態にする第1信号を出力する、請求項1乃至5のいずれか一項に記載の半導体記憶装置。 - 前記論理回路は、選択されたサブブロックを有する前記メモリセルアレイ内の他のサブブロックに対応するブロックセレクタのスイッチング素子の状態を維持する第2信号を出力する、請求項6に記載の半導体記憶装置。
- 前記論理回路は、選択されたサブブロックに対応するブロックセレクタのスイッチング素子を導通状態にする第3信号を出力する、請求項7に記載の半導体記憶装置。
- 共通のワードラインを介して接続される第1サブブロック及び第2サブブロックを有し、前記ワードラインと前記第1サブブロック及び第2サブブロック毎のビットラインの交点部にメモリセルをそれぞれ有する第1メモリセルアレイと、
共通のワードラインを介して接続される第3サブブロック及び第4サブブロックを有し、前記ワードラインと前記第3サブブロック及び第4サブブロック毎のビットラインの交点部にメモリセルをそれぞれ有する第2メモリセルアレイと、
一端が前記第1サブブロック内のビットラインに接続され他端が対応するセンスアンプに接続されるスイッチング素子を有する第1ブロックセレクタと、
一端が前記第2サブブロック内のビットラインそれぞれに接続され他端が対応するセンスアンプに接続されるスイッチング素子を有する第2ブロックセレクタと、
一端が前記第3サブブロック内のビットラインそれぞれに接続され他端が対応するセンスアンプに接続されるスイッチング素子を有する第3ブロックセレクタと、
一端が前記第4サブブロック内のビットラインそれぞれに接続され他端が対応するセンスアンプに接続されるスイッチング素子を有する第4ブロックセレクタと、
前記第1メモリセルアレイ及び前記第2メモリセルアレイのうちの一方からデータを読みだした後に、他方からデータを読み出す場合に、前記第1ブロックセレクタ及び前記第2ブロックセレクタのうちの前記一方に対応するブロックセレクタ内の前記スイッチング素子を導通状態で維持する制御部と、
を備える半導体記憶装置。 - 共通のワードラインを介して接続される複数のサブブロックを有し、前記ワードラインと前記複数のサブブロック毎のビットラインの交点部にメモリセルをそれぞれ有する複数のメモリセルアレイと、
前記複数のサブブロック内の対応するサブブロック内のビットラインに一端が接続され、他端が対応するセンスアンプに接続されるスイッチング素子を有する複数のブロックセレクタと、備える半導体記憶装置の制御方法であって、
同一のメモリセルアレイ内の一つサブブロックからデータを読みだした後に、前記同一のメモリセルアレイ内の他のサブブロックからデータを読み出す場合に、前記一つのサブブロックに対応するブロックセレクタ内の前記スイッチング素子を導通状態で維持する、半導体記憶装置の制御方法。
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