JP2021150002A - 半導体記憶装置、及び半導体記憶装置の制御方法 - Google Patents

Abstract

【課題】メモリセルアレイ選択時の電力負荷を抑制しつつ、メモリセルアレイ内におけるメモリセルの選択時の消費電力の抑制が可能な半導体記憶装置、及び半導体記憶装置の制御方法を提供する。【解決手段】本実施形態に係る半導体記憶装置は、複数のメモリセルアレイと、複数のブロックセレクタと、制御部と、を備える。複数のメモリセルアレイは、複数のサブブロックを有する。複数のブロックセレクタは、対応するサブブロック内のビットラインに一端が接続され、他端が対応するセンスアンプに接続されるスイッチング素子を有する。制御部は、サブブロックの一つのからデータを読みだした後に、同一のメモリセルアレイ内の他のサブブロックからデータを読み出す場合に、一つのサブブロックに対応するブロックセレクタ内のスイッチング素子を導通状態で維持する。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置、及び半導体記憶装置の制御方法
に関する。

半導体記憶装置の読み出し速度向上のために、ビットライン容量を小さくする事が一般に行われる。ビットライン容量の軽減方法の一つにメモリアレイを複数のメモリセルアレイに分割し、ブロック容量を軽減する方法がある。このブロック分割方式では、メモリセルの読み出しに際して、読み出し対象のメモリセルが位置するメモリセルアレイを選択する。このようなブロック分割方式を行うと、通常の行及び列の選択に加え、メモリセルアレイを選択するメモリセルアレイ選択信号が必要となる。このメモリセルアレイ選択信号は、メモリセルアレイ内における全ての列に対応するスイッチング素子を駆動するため電力負荷が大きくなってしまう。

このため、各メモリセルアレイの行方向におけるスイッチング素子の制御範囲を分割する場合がある。このスイッチング素子の制御範囲を分割する方法では、スイッチング素子を駆動する電流のピーク電流は抑制される。ところが、同一のメモリセルアレイ内の制御範囲間を跨ぐメモリセルの読み出しに際して、同一のメモリセルアレイ内のスイッチング素子の駆動が生じ、消費電流が増加してしまう。

特開２００６−１４７１２１号公報

本発明が解決しようとする課題は、メモリセルアレイ選択時の電力負荷を抑制しつつ、メモリセルアレイ内におけるメモリセルの選択時の消費電力の抑制が可能な半導体記憶装置、及び半導体記憶装置の制御方法を提供することである。

本実施形態に係る半導体記憶装置は、複数のメモリセルアレイと、複数のブロックセレクタと、制御部と、を備える。複数のメモリセルアレイは、共通のワードラインを介して接続される複数のサブブロックを有し、ワードラインと複数のサブブロック毎のビットラインの交点部にメモリセルをそれぞれ有する。複数のブロックセレクタは、複数のサブブロック内の対応するサブブロック内のビットラインに一端が接続され、他端が対応するセンスアンプに接続されるスイッチング素子を有する。制御部は、同一のメモリセルアレイ内における一つのサブブロックからデータを読みだした後に、同一のメモリセルアレイ内の他のサブブロックからデータを読み出す場合に、一つのサブブロックに対応するブロックセレクタ内のスイッチング素子を導通状態で維持する。

半導体記憶装置のブロック図。 メモリセルアレイ、ロウデコーダ、およびブロックセレクタの一部を図示する等価回路例を示す図。 本実施形態に係る論理回路の構成例を示す図。 フリップフロップの真理値表。 論理回路の構成例を示す図。 読み出し位置が移動する際に下位側の論理回路が出力する信号例を示す表。 読み出し位置が移動する際の上位側の論理回路の信号例を示す表。 下位側の論理回路の比較例１の構成例示す図。 上位側の論理回路の比較例１の構成例示す図。 アンド回路の真理値表。 比較例２の構成例を示す図。 半導体記憶装置の読み出し動作例を示す図。 サブブロック間遷移読み出しでの動作例を説明する図。 ブロック間遷移読み出しモードでの動作例を説明する図。

以下、本発明の実施形態に係る半導体記憶装置、及び半導体記憶装置の制御方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は、本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。また、本実施形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号又は類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。
（第一実施形態）

図１は、半導体記憶装置１のブロック図である。図１に示すように、半導体記憶装置１は、複数のメモリセルｍａ、ｍｂによりデータ記憶が可能であり、アドレスラッチ１０と、制御回路２０と、書き込み回路３０と、センスアンプ４０と、複数のメモリセルアレイＢＬＫ０〜ＢＬＫｎと、ロウデコーダ１００〜１０ｎと、複数のブロックセレクタＳ２００〜Ｓ２０ｎと、ブロックデコーダ２００〜２０ｎと、カラムセレクタＳ３００と、カラムデコーダ３００と、を備える。半導体記憶装置１は、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に配置される。ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に配置すると、トランジスタの寄生容量を減らせるので、動作速度向上と消費電力の抑制に効果がある。

図１中には、更に複数のビットラインＢＬａ１、ＢＬｂ１と、複数のワードラインＬ０、Ｌ１と、複数の端子Ｔ１〜Ｔ５が図示される。なお、本実施形態に係るブロックデコーダ２００〜２０ｎが制御部に対応する。また、図１では、１本のワード線ＷＬ１、ビットラインＢＬａ１、ＢＬｂ１、及びメモリセルｍａ（１、１）、ｍｂ（１、１）が示され、他は記載が省略されている。

アドレスラッチ１０は、アドレス端子Ｔ１から入力されたアドレス信号をラッチする。そして、アドレスラッチ１０は、ラッチしたアドレスを含む信号を制御回路２０に供給する。

制御回路２０は、コマンドデコーダ端子Ｔ２から入力されたコマンド及びアドレスラッチ１０から供給されたロウアドレスの情報に基づいてロウ選択信号を生成し、ロウデコーダ１００〜１０ｎに供給する。また、制御回路２０は、コマンドデコーダ端子Ｔ２から入力されたコマンド及びアドレスラッチ１０から供給されたブロックアドレスの情報に基づいてブロック（ＢＬＫ）選択プリデコード信号を生成し、ブロックデコーダ２００〜２０ｎに供給する。同様に、制御回路２０は、コマンドデ端子Ｔ２から入力されたコマンド及びアドレスラッチ１０から供給されたカラムアドレスの情報に基づいてカラム選択信号を生成し、カラムデコーダ３００に供給する。

また、制御回路２０は、クロック端子Ｔ３から入力されたクロックに基づいて、内部クロック信号を生成し、書き込み回路３０と、センスアンプ４０に供給する。また、コマンドデコーダ端子Ｔ２から入力されたコマンドに基づき、書き込み回路３０と、センスアンプ４０とを制御する。

書き込み回路３０は、書き込み動作時に、内部クロックに同期してデータ入力端子Ｔ４に供給される入力データを取り込み、カラムセレクタＳ３００を介して複数のメモリセルアレイＢＬＫ０〜ＢＬＫｎのいずれかに出力する。
センスアンプ４０は、読み出し動作時に、カラムセレクタＳ３００を介して複数のメモリセルアレイＢＬＫ０〜ＢＬＫｎのいずれかから読み出したリードデータを増幅し、データ出力端子Ｔ５から出力データとして出力する。なお、書き込み動作、及び読み出し動作の少なくとも一方は、テストモードなどでは、複数のメモリセルアレイＢＬＫ０〜ＢＬＫｎに同時にアクセスする場合がある。

複数のメモリセルアレイＢＬＫ０〜ＢＬＫｎのそれぞれには、複数のワードラインＷＬと複数のビットラインＢＬが交差するように形成される。また、複数のメモリセルアレイＢＬＫ０〜ＢＬＫｎのそれぞれは、下位側の下位サブブロックＢＬＫ０ａ〜ＢＬＫｎａと、上位側の上位サブブロックＢＬＫ０ｂ〜ＢＬＫｎｂに分けられる。なお、本実施形態では、後述するスイッチング素子Ｓａ１〜Ｓａ１６、スイッチング素子Ｓｂ１〜Ｓｂ１６の行方向の制御範囲を分離できる場合には、各制御範囲をサブブロックと称することとする。このためスイッチング素子Ｓａ１〜Ｓａ１６、スイッチング素子Ｓｂ１〜Ｓｂ１６をグループ化して制御できれば、各サブブロックは物理的に分離されてなくともよい。また、本実施形態では、説明の便宜上により、サブブロックＢＬＫ０ａ〜ＢＬＫｎａを下位とし、サブブロックＢＬＫ０ｂ〜ＢＬＫｎｂ上位とする。このため、サブブロックＢＬＫ０ａ〜ＢＬＫｎａを上位とし、サブブロックＢＬＫ０ｂ〜ＢＬＫｎｂを下位としてもよい。

下位サブブロックＢＬＫ０ａには、複数のワードラインＷＬ１〜ＷＬｌ６と複数のビットラインＢＬａ１〜ＢＬａ１６の交点に対応するように複数のメモリセルｍａ（１、１）〜ｍａ（１６、１６）が配列される。なお、複数のワードラインＷＬ１〜ＷＬｌ６は、下位側の下位サブブロックＢＬＫ０ａと、上位側の下位サブブロックＢＬＫ０ｂでの共通線である。

メモリセルｍａ（１、１）〜ｍａ（１６、１６）は、例えばＮチャンネルトランジスタで構成される。例えば個々のトランジスタのソースは接地され、ゲートは対応するワードラインＷＬ１〜ＷＬ１６に接続される。ドレインは対応するビットラインＢＬａ１〜ＢＬａ１６に接続される。ビットラインＢＬａ１〜ＢＬａ１６は、対応するブロックセレクタＳ２００ａと、カラムセレクタＳ３００とを介してセンスアンプ４０に接続される。

同様に上位サブブロックＢＬＫ０ｂには、複数のワードラインＷＬ１〜ＷＬ１６と複数のビットラインＢＬｂ１〜ＢＬｂ１６の交点に対応するように複数のメモリセルｍｂ（１、１６）〜ｍｂ（１６、１６）が配列される。メモリセルｍｂ（１、１）〜ｍｂ（１６、１６）は、例えばＮチャンネルトランジスタで構成される。例えば個々のトランジスタのソースは接地され、ゲートは対応するワードラインＷＬに接続される。ドレインは対応するビットラインＢＬｂ１〜ＢＬｂ１６に接続される。図１では、１本のワード線ＷＬ１、１本のビット線ＢＬｂ１及び１個のメモリセルｍｂ（１、１）が示さ、他は記載が省略されている。

ビットラインＢＬｂ１〜ＢＬｂ１６は、対応するブロックセレクタＳ２００ｂと、カラムセレクタＳ３００とを介してセンスアンプ４０に接続される。なお、本実施形態では、説明を簡単にするため、サブブロックＢＬＫ０ａ、ＢＬＫ０ｂを２つとし、メモリセルｍａ（１、１）〜ｍａ（１６、１６）、ｍｂ（１、１６）〜ｍｂ（１６、１６）としているがこれに限定されない。例えばサブブロック数は２以上であれば、例えば１００でもよい。また、サブブロック内のメモリセル数も１６×１６個に限定されない。例えばメモリセル数１０２４×１０２４個などでもよい。

複数のロウデコーダ１００〜１０ｎは、複数のメモリセルアレイＢＬＫ０〜ＢＬＫｎのそれぞれに対応して配置される。複数のロウデコーダ１００〜１０ｎは、対応するメモリセルアレイＢＬＫ０〜ＢＬＫｎ内における複数のワードラインＷＬ１〜ＷＬ１６に接続される。複数のロウデコーダ１００〜１０ｎは、ロウ選択信号に従い、ワードラインＷＬ１〜ＷＬ１６から１本を選択するか、全く選択しないかのいずれかの動作を行う。すなわち、データ読み出しとして選択されたメモリセルｍが接続されるワードラインＷＬが選択され、ＯＮ信号が供給される。これにより選択されたワードラインＷＬに接続されたトランジスタは導通状態（ＯＮ）となる。一方で、選択されていないワードラインＷＬに接続されたトランジスタにはＯＦＦ信号が供給され、非導通状態（ＯＦＦ）となる。

複数のブロックセレクタＳ２００〜Ｓ２０ｎのそれぞれは、複数のメモリセルアレイＢＬＫ０〜ＢＬＫｎのそれぞれに対応して配置される。また、複数のブロックセレクタＳ２００〜Ｓ２０ｎは、下位側の複数のブロックセレクタＳ２００ａ〜Ｓ２０ｎａと、上位側の複数のブロックセレクタＳ２００ｂ〜Ｓ２０ｎｂとを有する。すなわち、複数のブロックセレクタＳ２００ａ〜Ｓ２０ｎａは、下位側の下位サブブロックＢＬＫ０ａ〜ＢＬＫｎａのそれぞれに対応し、複数のブロックセレクタＳ２００ｂ〜Ｓ２０ｎｂは、上位側の上位サブブロックＢＬＫ０ｂ〜ＢＬＫｎｂに対応する。
複数のブロックセレクタＳ２００ａ〜Ｓ２０ｎａと、複数のブロックセレクタＳ２００ｂ〜Ｓ２０ｎｂは、対応する下位サブブロックＢＬＫ０ａ〜ＢＬＫｎａ、及び上位サブブロックＢＬＫ０ｂ〜ＢＬＫｎｂ内における複数のビットラインＢＬそれぞれに接続される複数のスイッチング素子Ｓａ１〜Ｓａ１６と、複数のスイッチング素子Ｓｂ１〜Ｓｂ１６とを有する。

スイッチング素子Ｓａ１〜Ｓａ１６の一端は対応するビットラインＢＬａ１〜ＢＬａ１６に接続され、他端は、カラムセレクタＳ３００を介してセンスアンプ４０に接続される。同様に、スイッチング素子Ｓｂ１〜Ｓｂ１６の一端は対応するビットラインＢＬｂ１〜ＢＬｂ１６に接続され、他端は、カラムセレクタＳ３００を介してセンスアンプ４０に接続される。図１中では、スイッチング素子Ｓａ１、Ｓｂ１のみ記載され、他のスイッチング素子の記載は省略されている。スイッチング素子Ｓａ１〜Ｓａ１６は、ブロック制御ラインＬ０に接続され、スイッチング素子Ｓｂ１〜Ｓｂ１６は、ブロック制御ラインＬ１に接続される。ブロック制御ラインＬ０が選択され、ＯＮ信号が供給されと、スイッチング素子Ｓａ１〜Ｓａ１６は導通状態（ＯＮ）となる。一方で、ＯＦＦ信号が供給されと、スイッチング素子Ｓａ１〜Ｓａ１６は非導通状態（ＯＦＦ）となる。同様に、ブロック制御ラインＬ１が選択され、ＯＮ信号が供給されと、スイッチング素子Ｓｂ１〜Ｓｂ１６は導通状態（ＯＮ）となる。一方で、ＯＦＦ信号が供給されと、スイッチング素子Ｓｂ１〜Ｓｂ１６は非導通状態（ＯＦＦ）となる。

複数のブロックデコーダ２００〜２０ｎは、複数のブロックセレクタＳ２００〜Ｓ２０ｎのそれぞれに対応して配置される。すなわち、複数のブロックデコーダ２００〜２０ｎは、複数のメモリセルアレイＢＬＫ０〜ＢＬＫｎのそれぞれに対応して配置される。

複数のブロックデコーダ２００〜２０ｎは、対応するブロックセレクタＳ２００〜Ｓ２０ｎ内における複数のブロック制御ラインＬ０、Ｌ１に接続される。複数のブロックデコーダ２００〜２０ｎは、ブロック選択プリデコード信号に従い、複数のブロック制御ラインＬ０、Ｌ１を選択する。なお、複数のブロックデコーダ２００〜２０ｎの詳細は後述する。

カラムセレクタＳ３００は、例えばブロックデコーダ２００〜２０ｎ内のスイッチング素子Ｓａ１〜Ｓａ１６、スイッチング素子Ｓｂ１〜Ｓｂ１６それぞれの他端に接続される複数のスイッチング素子Ｓｃ１〜Ｓｃ３６を有する。図１では、スイッチング素子Ｓｃ１しか図示していない。複数のスイッチング素子Ｓｃ１〜Ｓｃ３６の他端は書き込み回路３０とセンスアンプ４０とに接続される。

カラムデコーダ３００は、カラム選択信号に従い、複数のスイッチング素子Ｓｃ１〜Ｓｃ３６のなから対応するビットラインＢＬに対応するスイッチング素子を導通状態にする。

図２は、メモリセルアレイＢＬＫ０、ロウデコーダ１００、ブロックセレクタＳ２００の一部を図示する等価回路例を示す図である。図２に示すように、ブロックデコーダ２００は、論理回路２０ａ、２０ｃとバッファー２０ｄ、２０ｄを有する。
論理回路２０ａは、ブロック選択プリデコード信号に従い、ＯＮ信号またはＯＦＦ信号を出力する。同様に、論理回路２０ｃは、ブロック選択プリデコード信号に従い、ＯＮ信号またはＯＦＦ信号を出力する。なお、論理回路２０ａ、２０ｃの詳細は後述する、スイッチング素子Ｓａ１、Ｓｂ１は例えばＮＭＯＳトランジスタである。

バッファー２０ｂは、論理回路２０ａが値１のＯＮ信号を出力する場合にＶＰＰに充電される。これにより、スイッチング素子Ｓａ１は導通状態になる。また、選択されたスイッチング素子Ｓａ１はＶＰＰに充電される。

一方で、論理回路２０ａが値０のＯＦＦ信号を出力する場合にＶＳＳに充電される。これにより、スイッチング素子Ｓａ１は非通状態になる。また、スイッチング素子Ｓａ１はＶＳＳに充電される。ＶＳＳは、ＶＰＰよりも低電圧であるので、電力が放電される。

同様に、バッファー２０ｄは、論理回路２０ｃが値１のＯＮ信号を出力する場合にＶＰＰに充電される。これにより、スイッチング素子Ｓｂ１は導通状態になる。また、選択されたスイッチング素子Ｓｂ１はＶＰＰに充電される。一方で、論理回路２０ｃが値０のＯＦＦ信号を出力する場合にＶＳＳに充電される。これにより、スイッチング素子Ｓｂ１は非通状態になる。また、スイッチング素子Ｓａ１はＶＳＳに充電される。ＶＳＳは、ＶＰＰよりも低電圧であるので、電力が放電される。

バッファー１０ａは、ＯＮ信号が入力される場合にワードラインＷＬがＶＤＤとなり、メモリセルｍａ（１、１）、メモリセルｍｂ（１、１）は導通状態になる。一方で、バッファー１０ａはＯＦＦ信号を出力する場合に、ワードラインＷＬがＶＳＳにとなり、メモリセルｍａ（１、１）、メモリセルｍｂ（１、１）は非導通状態になる。

図３は、本実施形態に係る論理回路２０ａの構成例を示す図である。図３に示すように、論理回路２０ａは、フリップフロップ２２ａと、アンド回路２４ａと、インバータ回路２６ａとを有する。

フリップフロップ２２ａの動作を図４に基づき説明する。図４は、フリップフロップ２２ａの真理値表である。図４に示すように、ＩＮ１がＣＬＫ端子への入力を示し、ＩＮ２がＲ端子への入力を示す。図４に示すように、ＩＮ２が１であれば、ＩＮ１によらずフリップフロップ２２ａは０を出力する。つまり、ＩＮ２が１であれば、をリセットする。また、ＩＮ１が０であり、かつＩＮ２が０であれば、出力を保持する。さらにまた、ＩＮ１が１であり、かつＩＮ２が０であれば、出力を保持する。そして、ＩＮ１が０から１に変化し、ＩＮ２が０であれば、出力は１となる。

再び図３に戻り、アンド回路２４ａの出力がＩＮ１であり、インバータ回路２６ａの出力がＩＮ２である。すなわち、アンド回路２４ａは、ＢＬＫ選択プリデコード信号が１であり、かつカラム下位アドレスが１の場合に１を出力し、他の場合に０を出力する。インバータ回路２６ａは、ＢＬＫ選択プリデコード信号が１のときに、０を出力し、０のときに１を出力する。ここで、ＢＬＫ選択プリデコード信号は選択する場合に１であり、選択しない場合に０である。同様に、カラム下位アドレスは、選択する場合に１であり、選択しない場合に０である。

図５は、本願に係る論理回路２０ｃの構成例を示す図である。図５に示すように、論理回路２０ｃは、論理回路２０ａと同等の構成であり、フリップフロップ２２ｂとアンド回路２４ｂと、インバータ回路２６ｂとを有する。すなわち、アンド回路２４ｂの出力がＩＮ１であり、インバータ回路２６ｂの出力がＩＮ２である。すなわち、アンド回路２４ｂは、ＢＬＫ選択プリデコード信号が１であり、かつカラム上位アドレスが１の場合に１を出力し、他の場合に０を出力する。インバータ回路２６ｂは、ＢＬＫ選択プリデコード信号が１のときに、０を出力し、０のときに１を出力する。ここで、カラム上位アドレスは、選択する場合に１であり、選択しない場合に０である。

図６は、読み出し位置が移動する際に論理回路２０ａが出力する信号例を示す表である。例えば第１ブロックセレクタは、例えばブロックセレクタＳ２００ａに対応し、第１サブブロックは、例えば下位サブブロックＢＬＫ０ａに対応する。
ＯＮ信号は１に対応し、複数のスイッチング素子Ｓａ１〜Ｓａ１６が導通状態となり、ＯＦＦ信号は０に対応し、複数のスイッチング素子Ｓａ１〜Ｓａ１６が非導通状態となる。「他のメモリアレイ」は、メモリセルアレイＢＬＫ０以外のメモリセルアレイを意味する。例えばメモリセルアレイＢＬＫ０に対する
「他のメモリセルアレイ」は、メモリセルアレイＢＬＫ１〜ＢＬＫを意味する。また、「同一のメモリアレイ」は、メモリセルアレイＢＬＫ０内の他のサブブロックを意味する。例えば、サブブロックＢＬＫ０ａの「同一のメモリセルアレイ」は、メモリセルアレイＢＬＫ０内の他のサブブロックＢＬＫ０ｂが対応する。「＊」は任意のサブブロックを意味する。例えば、サブブロックＢＬＫ０ａに対しての「＊」は、サブブロックＢＬＫ０ａを除く全てのサブブロックを意味する。このため、「＊→同一のメモリセルアレイ」と記述する場合、例えばサブブロックＢＬＫ０ａを除く全てのサブブロックからメモリセルアレイＢＬＫ０内の他のサブブロックＢＬＫ０ｂへの移動を意味する。

図３及び４を参照しつつ図６の動作例を説明する。図４の一行目に示すように、ＩＮ２が１の場合、出力は０である。ＩＮ２が０の場合は、ＢＬＫ０ａが存在するメモリセルアレイＢＬＫ０が選択されていない場合である。図６では、２行目の「他のメモリアレイ」、４行目の「他のメモリアレイ」の状態が対応する。この場合、前の状態にかかわらず、論理回路２０ａはＯＦＦ信号（０値）を出力する。

図４に示すように、ＩＮ１が０、且つＩＮ２が０の場合、論理回路２０ａは出力を保持する。図３を参照すると、ＩＮ１が０、且つＩＮ２が０の場合、第１サブブロックＢＬＫ０ａが存在するメモリセルアレイＢＬＫ０が選択され、且つ第１サブブロックＢＬＫ０ａが選択されていない場合である。図６では、３行目、及び５行目の「同一のメモリセアレイ」の状態が対応する。すなわち、図６の５行目の移動動作において、論理回路２０ａは、前の出力信号がＯＮ信号であれば、出力信号をＯＮ信号からＯＮ信号に維持し、前の出力信号がＯＦＦ信号であれば、出力信号をＯＦＦ信号からＯＦＦ信号に維持する。

図４に示すように、ＩＮ１が１且つＩＮ２が０の場合、論理回路２０ａは出力を保持する。図３を参照すると、第１サブブロックＢＬＫ０ａが選択される場合である。この場合、前の状態もＩＮ１が１である場合は、図６の１行目の移動動作に対応する。この場合、論理回路２０ａの前の出力信号がＯＮ信号であった場合に対応するので、出力信号はＯＮ信号からＯＮ信号に維持される。

図４に示すように、ＩＮ１が０から１になり且つＩＮ２が０の場合、論理回路２０ａはＯＮ信号を出力する。図３を参照すると、選択されていなかった第１サブブロックＢＬＫ０ａが選択される場合である。図６では、２行目の移動動作と、３行目の移動動作とに対応する。この場合、論理回路２０ａは前の信号によらず、ＯＮ信号を出力する。

図７は、読み出し位置が移動する際の論理回路２０ｂの信号例を示す表である。例えば第２ブロックセレクタは、例えばブロックセレクタＳ２００ｂに対応し、第２サブブロックは、例えば上位サブブロックＢＬＫ０ｂに対応する。
ＯＮ信号は１に対応し、複数のスイッチング素子Ｓｂ１〜Ｓｂ１６が導通状態となり、ＯＦＦ信号が０に対応し、非導通状態を意味する「他のメモリアレイ」は、メモリセルアレイＢＬＫ０以外のメモリセルアレイを意味する。また、「同一のメモリアレイ」は、メモリセルアレイＢＬＫ０内の他のサブブロックを意味する。「＊」は任意のサブブロックを意味する。図７に示すように、論理回路２０ｂも論理回路２０ａと同等の信号を出力する。

図８は、論理回路２０ａの比較例１の構成例示す図である。図８に示すように、論理回路２０ａの比較例はアンド回路２１ａを有する。同様に図９は、論理回路２０ｃの比較例の構成例示す図である。図９に示すように、論理回路２０ｃは、アンド回路２１ｃを有する。図１０は、アンド回路２１ａ、２１ｃの真理値表である。

図１１は、比較例２の構成例を示す図である。ブロックセレクタＳ２００内の、スイッチング素子Ｓａ１〜Ｓａ１６、スイッチング素子Ｓｂ１〜Ｓｂ１６の導通状態（ＯＮ）と非導通状態（ＯＦＦ）を制御線Ｌ１のみで制御する例である。

図１２は、半導体記憶装置１の読み出し動作例を示す図である。図１２に示すように、同じメモリセルアレイＢＬＫ０内の同一行内を列の位置を変えながらデータを読み出すことをサブブロック間遷移読み出しと称する。また、同一列内を行の位置を変えながら、複数のメモリセルアレイＢＬＫ０〜ＢＬＫｎのいずれかを超えてデータを読み出すことをブロック（ＢＬＫ）間遷移読み出しと称する。

図１３は、ブロックセレクタＳ２００の比較例１と本実施形態に係る半導体記憶装置１のサブブロック間遷移読み出しでの動作例を説明する図である。縦軸は、上から順に比較例１のＢＬＫ０下位信号、ＢＬＫ０上位信号、ＢＬＫ１下位信号、ＢＬＫ１上位信号を示す。それぞれの信号の上側がＯＮ信号、下側がＯＦＦ信号を示す。すなわち、ＯＮ信号が１に対応し、ＯＦＦ信号が０に対応する。

その下は、上から順に本実施形態に係る半導体記憶装置１のＢＬＫ０下位信号、ＢＬＫ０上位信号、ＢＬＫ１下位信号、ＢＬＫ１上位信号を示し、ＯＮ信号が１に対応し、ＯＦＦ信号が０に対応する。

すなわち、図１を参照すると、ＢＬＫ０下位信号が、ブロックデコーダ２００のラインＬ０に供給される信号であり、ＢＬＫ０上位信号が、ブロックデコーダ２００のラインＬ１に供給される信号である。同様に、ＢＬＫ１下位信号が、ブロックデコーダ２０１のラインＬ０に供給される信号であり、ＢＬＫ１上位信号が、ブロックデコーダ２０１のラインＬ１に供給される信号である。

横軸は時間を示し、ＢＬＫ１上位は、読み出し位置がメモリセルアレイＢＬＫ１の上位カラム内、すなわちサブブロックＢＬＫ１ｂ内であることを示す。また、ＢＬＫ０下位は、読み出し位置がメモリセルアレイＬＫ０の下位カラム内、すなわち、サブブロックＢＬＫ０ａ内であることを示し、ＢＬＫ０上位は、読み出し位置がメモリセルアレイＢＬＫ０の上位カラム内、すなわちサブブロックＢＬＫ０ｂ内であることを示す。また、ＢＬＫ１下位は、読み出し位置がメモリセルアレイＢＬＫ１の下位カラム内、サブブロックＢＬＫ１ａ内であることを示す。

比較例１では、読み出し位置がＢＬＫ１上位である場合、ＢＬＫ０下位信号は、ＢＬＫ選択プリデコード信号が０となるので、０となる。同様にＢＬＫ０上位信号は、ＢＬＫ選択プリデコード信号が０となるので、０となる。

また、ＢＬＫ１下位信号は、カラム下位アドレス信号が０となるので、０となる。一方で、ＢＬＫ１上位信号は、ＢＬＫ選択プリデコード信号が１となり、且つカラム上位アドレス信号が１となるので、１となる。つまり、比較例１の場合、読み出し位置がメモリセルアレイＢＬＫ１の上位カラムに対応する、ＢＬＫ１上位信号のみ１となり、他の信号は０となる。

これにより、図１３に示すように、比較例１では読み出し位置が、同じメモリセルアレイＢＬＫ０であっても、読み出し位置がＢＬＫ０下位、ＢＬＫ０上位、ＢＬＫ０下位、ＢＬＫ０上位、と移動する度に、ブロックセレクタＳ２００内の、スイッチング素子Ｓａ１〜Ｓａ１６、スイッチング素子Ｓｂ１〜Ｓｂ１６の導通状態（ＯＮ）と非導通状態（ＯＦＦ）が入れ替わってしまう。入れ替わる度にメモリセルアレイＢＬＫ０の上位カラム側、下位カラム側の電力の印可と、放電とが繰り返され、電力の消費が大きくなる。つまり、サブブロック間遷移読み出し時の電力消費が増加してしまう。

これに対して、本願に係る動作は、上述のように、ＩＮ１が１の場合、ＩＮ２が０であると、論理回路２０ａの出力が維持される。また、ＩＮ１が０の場合、ＩＮ２が０であると、論理回路２０ａの出力が維持される。このため、一度ＩＮ１が１となってＯＵＴ＝１となると、途中ＩＮ１＝０になってもブロック（ＢＬＫ）が遷移、すなわち、ＩＮ２が１にかわるまでＯＵＴ＝１を維持する。このため、同じメモリセルアレイＢＬＫ０で読み出し位置がＢＬＫ０下位、ＢＬＫ０上位、ＢＬＫ０下位、ＢＬＫ０上位、と移動しても、ブロックセレクタＳ２００内の、スイッチング素子Ｓａ１〜Ｓａ１６、スイッチング素子Ｓｂ１〜Ｓｂ１６は導通状態（ＯＮ）のまま維持される。これにより、サブブロック間遷移読み出し時の電力消費が抑制される。

図１４は、ブロックセレクタＳ２００の比較例２と本願に係る半導体装置１のブロック間遷移読み出しモードでの動作例を説明する図である。縦軸は、上から順に比較例２のＢＬＫ０下位信号、ＢＬＫ０上位信号、ＢＬＫ１下位信号、ＢＬＫ１上位信号を示し、ＯＮ信号を１で示し、ＯＦＦ信号を０で示す。また、その下は、上から順に本願に係る半導体装置１のＢＬＫ０下位信号、ＢＬＫ０上位信号、ＢＬＫ１下位信号、ＢＬＫ１上位信号を示す。また、ＯＮ信号が１に対応し、ＯＦＦ信号が０に対応する。

横軸は時間を示し、ＢＬＫ０下位、ＢＬＫ１下位、ＢＬＫ０上位、ＢＬＫ１上位、ＢＬＫ０下位に読み出し位置が時系列に変更される。ＢＬＫ０下位、ＢＬＫ１下位、ＢＬＫ０上位、ＢＬＫ１上位、ＢＬＫ０下位の意味は図１３と同様である。

比較例２では、メモリセルアレイＢＬＫ０からメモリセルアレイＢＬＫ１に選択が変わると、ＢＬＫ０下位及び上位の信号はＯＮからＯＦＦに変わる。一方で、ＢＬＫ１下位及び上位の信号はＯＦＦからＯＮに変わる。同様に、メモリセルアレイＢＬＫ１からメモリセルアレイＢＬＫ０に選択が変わると、ＢＬＫ０下位及び上位の信号はＯＦＦからＯＮに変わる。一方で、ＢＬＫ１下位及び上位の信号はＯＮからＯＦＦに変わる。ブロックセレクタＳ２００内の、スイッチング素子Ｓａ１〜Ｓａ１６、スイッチング素子Ｓｂ１〜Ｓｂ１６を全て同一の状態となるような駆動が生じ、電力消費が増加する。

これに対して、本願に係る動作は、半導体装置１のブロック間遷移読み出しモードでは、同一のメモリセルアレイＢＬＫ０の他のサブブロックが選択された場合には、前の信号を維持する。このため、比較例２の領域Ａｒ２１〜２４それぞれに対応する領域Ａｒ４１〜４４で示すように、ＯＦＦ信号が維持される領域を有する。このように、ブロック間遷移読み出しモードでの動作では、比較例２よりも電力消費を抑制できる。

以上説明したように、本実施形態によれば、ブロックデコーダ２００が、同一のメモリセルアレイＢＬＫ０内における一つのサブブロックＢＬＫ０ａからデータを読みだした後に、同一のメモリセルアレイＢＬＫ０内における他のサブブロックＢＬＫ０ｂからデータを読み出す場合に、一つのサブブロックＢＬＫ０ａに対応するブロックセレクタＳ２００ａ内のスイッチング素子Ｓａ１〜Ｓａ１６を導通状態で維持する制御を行う。これにより、同一のメモリセルアレイＢＬＫ０内の読み出し位置を変更するサブブロック間遷移読み出しにおいて、スイッチング素子Ｓａ１〜Ｓａ１６のＯＮ、ＯＦＦ動作が抑制され、消費電力がより抑制される。

また、ブロックデコーダ２００は、メモリセルアレイＢＬＫ０内の一つのサブブロックＢＬＫ０ａからデータを読み出す場合に、同一のメモリセルアレイＢＬＫ０内の他のサブブロックＢＬＫ０ｂに対応するブロックセレクタＳ２００ｂ内のスイッチング素子Ｓｂ１〜Ｓｂ１６が非導通状態であれば非導通状態を維持する。これにより、次にブロック間遷移読み出しする場合にも、スイッチング素子Ｓａ１〜Ｓａ１６が非導通状態で維持されるのでスイッチング素子Ｓａ１〜Ｓａ１６のＯＮ、ＯＦＦ動作が抑制され、消費電力がより抑制される。また、同一のメモリセルアレイＢＬＫ０内の読み出し位置を変更するサブブロック間遷移読み出しにおいても、更に他のサブブロックＢＬＫが選択される場合に、スイッチング素子Ｓａ１〜Ｓａ１６のＯＮ、ＯＦＦ動作が抑制され、消費電力がより抑制される。

さらにまた、ブロックデコーダ２００は、同一のメモリセルアレイＢＬＫ０内の複数のサブブロックＢＬＫ０ａ、ＢＬＫ０ｂに対応する全てのブロックセレクタＳ２００ａ、Ｓ２００ｂのスイッチング素子Ｓａ１〜Ｓａ１６、Ｓｂ１〜Ｓｂ１６が非導通状態であり、全てのブロックセレクタＳ２００ａ、Ｓ２００ｂ内の一つのブロックセレクタＳ２００ａを介してデータを読み出す場合に、一つのブロックセレクタＳ２００ａ内のスイッチング素子Ｓａ１〜Ｓａ１６のみを導通状態にする。これにより、ブロック間遷移読み出しモードにおいて読み出しを行う一つのブロックセレクタＳ２００ａ内のスイッチング素子Ｓａ１〜Ｓａ１６のみしか、導通状態にしないため、全てのスイッチング素子Ｓａ１〜Ｓａ１６、Ｓｂ１〜Ｓｂ１６を導通状態にする場合に比較し、消費電力がより抑制される。

また、ブロックデコーダ２００は、同一のメモリセルアレイＢＬＫ０内の複数のサブブロックＢＬＫ０ａ、ＢＬＫ０ｂに対応する全てのブロックセレクタＳ２００ａ、Ｓ２００ｂのうちの導通状態であるスイッチング素子Ｓａ１〜Ｓａ１６を、他のメモリセルアレイＢＬＫ１内からデータを読み出す場合に、非導通状態にする。これにより、ブロック間遷移読み出しモードにおいて、導通状態であるスイッチング素子Ｓａ１〜Ｓａ１６のみを非導通状態にするだけですむので、全てのスイッチング素子Ｓａ１〜Ｓａ１６、Ｓｂ１〜Ｓｂ１６を非導通状態にする場合に比較し、消費電力がより抑制される。

このように本実施形態によれば、比較例１は同一メモリセルアレイ内のサブブロック間遷移時に消費電流が増加するが、本実施形態では、一度サブブロックＢＬＫ０ａ内のスイッチング素子Ｓａ１〜Ｓａ１６が導通状態となると、サブブロックＢＬＫ０ｂが選択されてもメモリセルアレイＢＬＫ０が他のメモリセルアレイＢＬＫ１に遷移するまでスイッチング素子Ｓａ１〜Ｓａ１６の導通状態を維持するので、比較例１よりも消費電力が抑制される。また、比較例２はブロック間遷移読み出し時に、消費電流が増加するが、本実施形態では、サブブロックＢＬＫ０ａは、同一のメモリセルアレイＢＬＫ０の他のサブブロックＢＬＫ０ｂが選択された場合には、前の状態を維持するので、比較例２よりも消費電力が抑制される。このように、本実施形態によれば、比較例１及び比較例２において電力消費が増加する動作をそれぞれ改善することにより消費電力を抑制できる。

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置、方法及びプログラムは、その他の様々な形態で実施することができる。また、本明細書で説明した装置、方法及びプログラムの形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。

１、１ａ：半導体記憶装置、４０：センスアンプ、２００〜２０ｎ：ブロックデコーダ（制御部）、ＢＬＫ０〜ＢＬＫｎ：メモリセルアレイ、ｍａ、ｍｂ：メモリセル、ＢＬＫ０ａ〜ＢＬＫｎａ：下位サブブロック、ＢＬＫ０ｂ〜ＢＬＫｎｂ：上位サブブロック、ＷＬ１〜ＷＬｌ６：ワードライン、ＢＬａ１〜ＢＬａ１６、ＢＬｂ１〜ＢＬｂ１６：ビットライン、Ｓａ１〜Ｓａ１６、Ｓｂ１〜Ｓｂ１：スイッチング素子。

Claims (10)

1. 共通のワードラインを介して接続される複数のサブブロックを有し、前記ワードラインと前記複数のサブブロック毎のビットラインの交点部にメモリセルをそれぞれ有する複数のメモリセルアレイと、
   前記複数のサブブロック内の対応するサブブロックにおけるビットラインに一端が接続され、他端が対応するセンスアンプに接続されるスイッチング素子を有する複数のブロックセレクタと、
   同一のメモリセルアレイ内における一つのサブブロックからデータを読みだした後に、前記同一のメモリセルアレイ内における他のサブブロックからデータを読み出す場合に、前記一つのサブブロックに対応するブロックセレクタ内の前記スイッチング素子を導通状態で維持する制御部と、
   を備える半導体記憶装置。
2. 前記制御部は、前記メモリセルアレイ内の一つのサブブロックからデータを読み出す場合に、同一のメモリセルアレイ内の他のサブブロックに対応するブロックセレクタ内の前記スイッチング素子が非導通状態であれば非導通状態を維持する、請求項１に記載の半導体記憶装置。
3. 前記制御部は、前記同一のメモリセルアレイ内の前記複数のサブブロックに対応する全てのブロックセレクタのスイッチング素子が非導通状態であり、前記全てのブロックセレクタ内の一つのブロックセレクタを介してデータを読み出す場合に、前記一つのブロックセレクタ内のスイッチング素子のみを導通状態にする、請求項１又は２に記載の半導体記憶装置。
4. 前記制御部は、前記同一のメモリセルアレイ内の前記複数のサブブロックに対応する全てのブロックセレクタのうちの導通状態であるスイッチング素子を、他のメモリセルアレイ内からデータを読み出す場合に、非導通状態にする、請求項１乃至３のいずれか一項に記載の半導体記憶装置。
5. 前記制御部は、前記複数のメモリセルアレイメモリ内の一つのメモリセルアレイ内からデータを読み出す場合に、他のメモリセルアレイに対応する前記ブロックセレクタ内の前記スイッチング素子を非導通状態にする、請求項１乃至４のいずれか一項に記載の半導体記憶装置。
6. 前記制御部は論理回路を有し、
   前記論理回路は、選択されたサブブロックを有する前記メモリセルアレイと異なるメモリセルアレイに対応するブロックセレクタのスイッチング素子を非導通状態にする第１信号を出力する、請求項１乃至５のいずれか一項に記載の半導体記憶装置。
7. 前記論理回路は、選択されたサブブロックを有する前記メモリセルアレイ内の他のサブブロックに対応するブロックセレクタのスイッチング素子の状態を維持する第２信号を出力する、請求項６に記載の半導体記憶装置。
8. 前記論理回路は、選択されたサブブロックに対応するブロックセレクタのスイッチング素子を導通状態にする第３信号を出力する、請求項７に記載の半導体記憶装置。
9. 共通のワードラインを介して接続される第１サブブロック及び第２サブブロックを有し、前記ワードラインと前記第１サブブロック及び第２サブブロック毎のビットラインの交点部にメモリセルをそれぞれ有する第１メモリセルアレイと、
   共通のワードラインを介して接続される第３サブブロック及び第４サブブロックを有し、前記ワードラインと前記第３サブブロック及び第４サブブロック毎のビットラインの交点部にメモリセルをそれぞれ有する第２メモリセルアレイと、
   一端が前記第１サブブロック内のビットラインに接続され他端が対応するセンスアンプに接続されるスイッチング素子を有する第１ブロックセレクタと、
   一端が前記第２サブブロック内のビットラインそれぞれに接続され他端が対応するセンスアンプに接続されるスイッチング素子を有する第２ブロックセレクタと、
   一端が前記第３サブブロック内のビットラインそれぞれに接続され他端が対応するセンスアンプに接続されるスイッチング素子を有する第３ブロックセレクタと、
   一端が前記第４サブブロック内のビットラインそれぞれに接続され他端が対応するセンスアンプに接続されるスイッチング素子を有する第４ブロックセレクタと、
   前記第１メモリセルアレイ及び前記第２メモリセルアレイのうちの一方からデータを読みだした後に、他方からデータを読み出す場合に、前記第１ブロックセレクタ及び前記第２ブロックセレクタのうちの前記一方に対応するブロックセレクタ内の前記スイッチング素子を導通状態で維持する制御部と、
   を備える半導体記憶装置。
10. 共通のワードラインを介して接続される複数のサブブロックを有し、前記ワードラインと前記複数のサブブロック毎のビットラインの交点部にメモリセルをそれぞれ有する複数のメモリセルアレイと、
    前記複数のサブブロック内の対応するサブブロック内のビットラインに一端が接続され、他端が対応するセンスアンプに接続されるスイッチング素子を有する複数のブロックセレクタと、備える半導体記憶装置の制御方法であって、
    同一のメモリセルアレイ内の一つサブブロックからデータを読みだした後に、前記同一のメモリセルアレイ内の他のサブブロックからデータを読み出す場合に、前記一つのサブブロックに対応するブロックセレクタ内の前記スイッチング素子を導通状態で維持する、半導体記憶装置の制御方法。

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