KR102212814B1 - 가변 지연 워드 라인 인에이블 - Google Patents

가변 지연 워드 라인 인에이블 Download PDF

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Abstract

메모리 디바이스는 클록 펄스에 응답하여 메모리 어레이의 비트 라인을 프리차지하도록 구성된 비트 라인 프리차지 회로를 포함한다. 컨트롤러는, 클록 펄스를 비트 라인 프리차지 회로에 출력하고, 제1 워드 라인 인에이블 신호를 워드 라인 드라이버에 출력하도록 구성된다. 제1 워드 라인 인에이블 신호는 클록 펄스로부터 제1 지연 시간만큼 지연되고, 제2 워드 라인 인에이블 신호는 클록 펄스로부터 제2 지연 시간만큼 지연된다.

Description

가변 지연 워드 라인 인에이블{VARIABLE DELAY WORD LINE ENABLE}
<관련 출원과의 상호 참조>
본 출원은 2018년 8월 31일에 출원한 미국 가특허출원 일련번호 제62/725,727호에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로써 본 명세서에 포함된다.
<배경>
일반적 유형의 집적 회로 메모리가 스태틱 랜덤 액세스 메모리(SRAM) 디바이스이다. 통상의 SRAM 메모리 디바이스는 메모리 셀의 어레이를 구비한다. 일부 예에서는, 각 메모리 셀이, 상위 기준 전위와 하위 기준 전위(통상, 접지) 사이에 접속된 6개의 트랜지스터를 사용하여, 2개의 저장 노드 중 하나는 저장될 정보가 차지하게 되고 상보적 정보는 다른 노드에 저장될 수 있다. SRAM 셀 내의 각 비트는 2개의 교차 결합된 인버터를 형성되는 4개의 트랜지스터 상에 저장된다. 다른 2개의 트랜지스터는 메모리 셀 워드 라인에 접속되어, 셀을 그 비트 라인에 선택적으로 접속시킴으로써 판독 및 기록 동작 시에 메모리 셀에 대한 액세스를 제어한다. 예컨대, 판독 동작 시에는, 메모리 셀 비트 라인이 미리 정의된 임계값으로 프리차지된다. 워드 라인이 인에이블되면, 비트 라인에 접속된 센스 증폭기가 저장 정보를 감지하여 출력한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 메모리 디바이스를 예시하는 블록도이다.
도 2는 일부 실시형태에 따른, 도 1에 도시한 메모리 디바이스의 스태틱 랜덤 액세스 메모리(SRAM) 셀을 예시하는 회로도이다.
도 3은 일부 실시형태에 따른, 도 1에 도시한 메모리 디바이스의 추가 양상을 도시하는 회로도이다.
도 4는 일부 실시형태에 따른, 도 3에 도시한 메모리 디바이스의 추가 양상을 도시하는 회로도이다.
도 5는 일부 실시형태에 따른, 도 4에 도시한 메모리 디바이스의 파형을 예시하는 타이밍도이다.
도 6은 일부 실시형태에 따른, 도 3의 메모리 디바이스의 워드 라인 드라이버의 분할(segmenting)을 예시하는 블록도이다.
도 7은 일부 실시형태에 따른, 도 3의 메모리 디바이스의 워드 라인 드라이버의 추가 양상을 예시하는 블록도이다.
도 8은 일부 실시형태에 따른, 도 3의 메모리 디바이스의 가변 지연 회로를 예시하는 회로도이다.
도 9는 일부 실시형태에 따른, 도 8의 가변 지연 회로를 예시하는 회로도이다.
도 10은 일부 실시형태에 따른, 도 8의 가변 지연 회로의 다른 예를 도시하는 블록도이다.
도 11은 일부 실시형태에 따른, 도 10에 도시한 가변 지연 회로의 파형을 예시하는 타이밍도이다.
도 12는 일부 실시형태에 따른 메모리 디바이스 동작 방법을 예시하는 흐름도이다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
도 1은 본 개시내용의 양태에 따른 메모리 디바이스(100)를 예시하는 블록도이다. 도 1의 도시하는 실시형태에서, 메모리 디바이스(100)는 메모리 셀의 어레이를 포함하는 메모리 셀 어레이(110)를 포함한다. 여기에 개시하는 예에서, 메모리 셀은 SRAM 셀이지만, 다이내믹 랜덤 액세스 메모리(DRAM) 셀 등의 다른 구현예도 가능하다. 메모리 셀(110)은 상위 기준 전압 단자(VDD)와 하위 기준 전압 단자(VSS)(통상 접지) 사이에 접속된다. 메모리 디바이스(100)는 이하에 더 설명하겠지만, 메모리 어레이(110)에 대해 데이터를 판독 및 기록하도록 구성된 입출력(IO) 블록(112), 및 메모리 어레이(110)의 메모리 셀의 비트 라인을 프리차지하도록 구성된 프리차지 회로(102)를 더 포함한다. 워드 라인 드라이버(104)가 데이터를 판독 또는 기록하기 위해 메모리 셀의 로우(row)를 선택하는 로우 선택 신호를 출력한다. 제어 블록(120)이 비트 라인 프리차지(102) 및 IO 블록(112)을 제어한다. 또한, 제어 블록(120)은 워드 라인 드라이버(104)에 전송된 워드 라인 인에이블 신호를 선택적으로 지연시키도록 구성된 가변 지연 회로(122)를 포함한다. 도 1에 도시하는 실시형태에서는, 각 구성요소가 예시를 위해 별개의 블록으로서 도시되고 있지만, 도 1에 도시된 구성요소의 일부 또는 전부는 함께 통합될 수도 있다.
일부 예에서는, 각 메모리 셀이, 상위 기준 전위(VDD)와 하위 기준 전위(VSS)(통상, 접지) 사이에 접속된 6개의 트랜지스터를 사용하여, 2개의 저장 노드 중 하나는 저장될 정보가 차지하게 되고 상보적 정보는 다른 노드에 저장될 수 있다. SRAM 셀 내의 각 비트는 2개의 교차 결합된 인버터를 형성되는 4개의 트랜지스터 상에 저장된다. 다른 2개의 트랜지스터는 메모리 셀 워드 라인에 접속되어, 셀을 그 비트 라인에 선택적으로 접속시킴으로써 판독 및 기록 동작 시에 메모리 셀에 대한 액세스를 제어한다. 예컨대, 판독 동작 시에는, 메모리 셀 비트 라인이 프리차지 회로(102)에 의해 미리 정의된 임계값으로 프리차지된다. 워드 라인이 워드 라인 드라이버(104)에 의해 인에이블되면, 비트 라인에 접속된 IO 블록(112)의 센스 증폭기가 저장 정보를 감지하여 출력한다.
도 2는 도 1에 도시한 메모리 셀 어레이(110)의 메모리 셀(200)을 예시한다. 메모리 셀(200)은 워드 라인(202) 및 상보적 비트 라인(BL(203) 및 BLB(204))에 접속된다. 메모리 셀(200)은 PMOS 트랜지스터(208a-b)와 NMOS 트랜지스터(206a-d)를 포함한다. 트랜지스터(208a 및 206c)가 서로 결합되고 공급 전압(VDD)(204)과 접지 사이에 배치되어 제1 인버터를 형성한다. 마찬가지로, 트랜지스터(208b 및 206d)가 VDD(220)와 접지 사이에 결합되어 제2 컨버터를 형성한다.
2개의 컨버터는 서로 교차 결합된다. 워드 라인 드라이버(104)에 의해 출력된 인에이블 신호에 응답하여 액세스 트랜지스터(206a)가 제1 인버터의 출력을 비트 라인(BL)(203)에 접속시킨다. 마찬가지로, 제2 트랜지스터(206b)는 제2 인버터의 출력을 비트 라인 바(204)에 접속시킨다. 워드 라인(202)은 도 1에 도시한 워드 라인 드라이버(104)에 대한 응답으로 판독/기록 동작 시에 인버터의 출력을 비트 라인(203, 204)에 선택적으로 결합시키도록 액세스 트랜지스터(206a 및 206b)의 게이트 컨트롤에 연결(attach)된다. 판독 동작 시에 인버터는 비트 라인(203, 204)에서 상보적 전압 레벨을 구동한다.
메모리 셀(200)의 교차 결합된 인버터는 논리값 0과 1을 나타내는 2개의 안정된 전압 상태를 제공한다. 메모리 셀(200) 내의 트랜지스터로는 통상 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)가 이용된다. 일부 실시형태에서는 6개의 트랜지스터보다 더 많거나 더 적은 수가 메모리 셀(200)을 구현하는데 사용될 수도 있다. 비트 라인 프리차지 회로(102)가 비트 라인(203, 204)에 접속된다.
도 3은 메모리 디바이스(100)의 추가 양태를 도시한다. 일부 실시형태에서, 메모리 셀 어레이(110)는, 각 컬럼이 비트 라인(203)을 갖고 각 로우가 워드 라인(202)을 갖는 컬럼-로우(column-row) 구성으로 배열되어 있는 복수의 메모리 셀(200)을 포함한다. 더 구체적으로, 각 컬럼의 비트 라인(203, 204)은 그 컬럼에 배치되어 있는 복수의 메모리 셀(200)에 각각 결합되고, 그 컬럼에 있는 각 메모리 셀(200)은 상이한 로우 상에 배열되어 각각의 (상이한) 워드 라인(202)에 결합된다. 즉, 메모리 셀 어레이(110)의 각 메모리 셀(200)은 메모리 셀 어레이(110)의 컬럼의 비트 라인(203), 메모리 셀 어레이(110)의 컬럼의 비트 라인 바(204), 및 메모리 셀 어레이(110)의 로우의 워드 라인(202)에 결합된다. 일부 실시형태에서, 비트 라인(203) 및 비트 라인 바(204)는 수직으로 평행하게 배열되고, 워드 라인(202)은 수평으로 평행하게(즉, 비트 라인(203, 204)에 수직으로) 배열된다. 도 3의 예에 있어서, 어레이(110) 내에는 메모리 셀(200)의 n개 컬럼과 m개 로우가 있다.
일부 실시형태의 판독 사이클에서는 양쪽 비트 라인(203, 204)이, 통상 VDD 전압이거나 VDD 전압에 가까운 하이(논리 1)로 프리차지된다. 가변 지연 회로(122)(이하에서 더 설명함)를 통해 제어 블록(120)에 의해 출력되는 인에이블 신호에 응답하여, 메모리 셀(200)의 원하는 워드 라인을 선택하기 위한 로우 선택 신호(300)가 워드 라인 드라이버(104)에 의해 출력된다. 어서트된 워드 라인(202)은 선택된 워드 라인(202)에 결합된 메모리 셀(200)의 액세스 트랜지스터(206a, 206b)를 인에이블한다. 이에, 비트 라인(203, 204) 중 한쪽 비트 라인 상의 전압 신호가 천천히 강하한다. 그래서 비트 라인(203, 204)은 이들 비트 라인 간에 작은 전압차를 가질 것이다. IO 블록(112)의 센스 증폭기가 비트 라인(203, 204) 중 더 높은 전압을 갖는 비트 라인을 감지하여, 메모리 셀(200)에 의해 저장된 것이 1인지 0인지를 결정할 것이다. 기록 사이클에서는, 메모리 셀(200)에 기록될 값이 I/O 블록에 의해 수신된다. 제어 블록(120)으로부터의 인에이블 신호에 기초하여, 원하는 워드 라인(202)이 워드 라인 드라이버(104)에 의해 출력된 선택 신호에 따라 어서트된다.
메모리 어레이(100)의 최상의 동작을 위해, 비트 라인(203, 204)은 워드 라인(202)이 판독 또는 기록 동작을 위해 어서트되기 전에, 충분히 프리차지되어야 한다. 일례로, 비트 라인(203, 204)이 원하는 프리차지 전압 레벨로 적절하게 프리차지되기 전에 워드 라인(202)이 어서트되면, 판독 및 기록 동작에서 데이터 에러가 발생할 수 있다. 또한, 제어 블록(120)은 공통 클록 펄스에 기초하여 프리차지 및 워드 라인 인에이블 신호를 출력한다. 그렇기 때문에, 워드 라인(202)를 어서트하기 전에 비트 라인(203, 204)의 적절한 프리차징을 확보하기 위해서, 제어 블록(120)은 비트 라인(203, 204)이 프리차지될 때까지 워드 라인 선택 신호(300)를 지연시키는 가변 지연 회로(122)를 포함한다.
알려진 메모리 디바이스에서는, 워드 라인(202) 전체에 출력되는 워드 라인 선택 신호(300)가 미리 정해진 지연 시간만큼 지연된다. 그러나, 메모리 어레이(110)와 같은 메모리 어레이는 대개 대규모이고, 그래서 어레이(110)의 상단에 있는 워드 라인(202)은 제어 블록(120)에 인접한 어레이(110)의 하단에 있는 워드 라인(202)에 비해 제어 블록(120)으로부터 꽤 멀리 떨어져 있다. 따라서, 도 3에 도시하는 바와 같이, 제어 블록(120)에 바로 인접한 워드 라인(WL<0>)은 최상위 워드 라인(WL<m-1>)에 비해 제어 블록(120)에 더 가깝다. 도 4의 화살표(302)로 나타내는 워드 라인 인에이블 신호는, 그 신호(302)가 가까운 워드 라인(202)(예컨대, 워드 라인(WL<0>))에 도달하기 위해 이동해야 하는 것보다 메모리 어레이(120)의 상부에 있는 워드 라인(202)(예컨대, WL<m-1>)에 도달하기 위해 더 멀리 이동한다. 추가의 거리 때문에, 워드 라인 인에이블 신호(302)는 워드 라인(WL<m-1>)에 도달하는데 더 오래 걸리는데, 즉 "더 느리다". 한편, 인에이블 신호(302)는 가까운 워드 라인(WL <0>)에 더 빨리 도달한다. 알려져 있는 메모리 시스템에서와 같이, 모든 워드 라인 인에이블 신호(302)가 동일하게 지연된다면, (제어 블록으로부터 더 멀리 배치된)저속 워드 라인(202)에 대한 액세스 시간은 필요한 것보다 더 많이 지연되기 때문에, 메모리 디바이스(100)의 성능은 열화된다.
본 개시내용의 양태에 따르면, 가변 지연 회로(122)가, 선택된 워드 라인(202)의 어드레스에 기초하여, 제어 블록(120)에 의해 워드 라인 드라이버(104)에 출력되는 워드 라인 인에이블 신호(302)의 지연 시간을 변화시킨다. 다시 말해, 선택된 워드 라인(202)을 어서트하기 전에 비트 라인 프리차지 회로(102)가 비트 라인(203, 204)을 충분히 프리차지하는 것을 확보하기 위해, 워드 라인(120)에 가까운, 워드 라인(WL<0>)과 같은 로우 어드레스를 갖는 워드 라인(202)은 제1 지연 시간 동안 지연된다. 워드 라인(WL<m-1>)과 같은 어레이(110)의 상단부에 있는 워드 라인(202)에 신호(302)가 도달하는데 더 오래 걸리기 때문에, 워드 라인(WL<m-1>)의 위치에 도달하는데 걸리는 추가 시간으로 인한 일정한 양의 지연 시간이 "포함(built in)"된다. 따라서, 워드 라인(WL<m-1>)과 같은 "저속" 워드 라인에 전송된 워드 라인 인에이블 신호(302)는 제1 지연 시간 미만의 제2 지연 시간 동안 지연된다. 워드 라인(WL<m-1>)에 도달하기 위해 추가 거리에 요구되는 추가 신호 전파 시간이 더해진 워드 라인(WL<m-1>)에 대한 더 짧은 지연 시간은, 여분의 시간을 포함하지 않고서 비트 라인(203, 204)을 프리차지하기에는 불충분한 시간이다.
도 4는 메모리 디바이스(100)의 추가 양태, 보다 구체적으로는 컨트롤러 또는 제어 블록(120) 및 워드 라인 드라이버(104)를 예시하는 회로도이다. 제어 블록(120)은 클록 펄스(CKP)에 기초하여 비트 라인 프리차지 신호(BLPCH)를 출력한다. 프리차지 회로(102)는 BLPCH 신호에 응답하여 비트 라인(203, 204)에 전압을 인가하여 비트 라인(203, 204)을 프리차지한다.
가변 지연 디바이스(122)가 인버터(310)를 통해 클록 펄스(CKP)를 수신한다. 또한, 가변 지연 디바이스(122)는 데이터 판독 또는 기록을 위해 어레이(110) 내의 셀(200)을 식별하는 어드레스 입력 신호(304)를 수신한다. 어드레스 신호(304)에 기초하여, 적절한 워드 라인 드라이버(104)의 로우 선택 회로(312)에 의해 로우 어드레스 신호(306)가 수신되는데, 이 로우 선택 회로(312)는 로우 선택 신호(300)를 대응하는 워드 라인(202)에 출력한다. 로우 선택 회로(312) 각각은, 일 입력부에서 로우 어드레스 신호(306)를, 타 입력부에서 인에이블 신호(302)를 수신하는 NAND 게이트(314)를 포함한다. NAND 게이트(314)의 출력은 로우 또는 워드 라인 선택 신호(300)를 메모리 어레이(110)의 대응하는 워드 라인(202)에 출력하는 인버터(316)에 의해 수신된다.
화살표(310)가 나타내는 바와 같이, 워드 라인(202)과, 그래서 더 높은 어드레스를 가진 로우 선택 신호(300)를 출력하는 로우 선택 회로(312)는 제어 블록(120)과 물리적으로 더 멀리 배치되어 있다. 인에이블 신호(302)가 제어 블록(120)으로부터 더 멀리 이동해야 하기 때문에, 이들 높은 로우 어드레스에 대한 인에이블 신호(302)는 제어 블록(120)과의 더 멀리 떨어진 위치로 인해, 본래의 지연분보다 더 적게 지연된다. 전술한 바와 같이, 이들 워드 라인(202)은 "저속" 워드 라인으로서 칭해진다.
도 5는 도 4에 도시한 실시형태에 의해 출력되는 신호를 예시하는 타이밍도이다. 시간 T1에서 클록 신호(CKP)가 하이로 되면, 비트 라인 프리차지 신호(BLPCH)가 로우가 되어 비트 라인(203, 204)를 프리차지한다. 로우 선택 신호(300)를 출력하여 메모리 어레이(110)의 원하는 워드 라인(202)를 어서트하기 전에, 비트 라인(203, 204)이 충분히 프리차지하기에 필요한 지연 시간은 최소 지연 기간(330)이다. 고속 워드 라인(즉, 제어 블록(120)에 가까운 워드 라인(202))에 대해 이 타이밍을 달성하기 위해서, 고속 워드 라인에 대한 워드 라인 인에이블 신호(302)(CKP_WL@fastWL)는 제1 시기간(332)만큼 지연된다. 이 결과, 고속 워드 라인(WL<0>)에 대한 워드 라인 선택 신호(300)는 최소 지연 시간(330) 후에 하이가 된다.
인에이블 신호(302)가 워드 라인(WL<m-1>)과 같은 저속 워드 라인에 도달하는 데에 더 오래 걸리기 때문에, 저속 워드 라인에 대한 워드 라인 인에이블 신호(302)(CKP_WL@slowWL)는 제1 지연 시기간(332)보다 시기간(336)만큼 짧은 제2 지연 시기간(334)으로 지연된다. 인에이블 신호(302)가 워드 라인(WL<m-1>)까지 더 먼 거리를 이동하는데 필요한 추가 시간과 함께 제2 지연 기간(334)에 의해, 저속 워드 라인(WL<m-1>)에 대한 워드 라인 선택 신호(300)는 지연 시간(338) 후에 하이가 된다. 저속 워드 라인(WL<m-1>)은 짧아진 제2 지연 기간(334)으로 인해 고속 워드 라인(WL<0>)에 이어 조금 후에 하이가 된다.
일부 예에서는, 로우 어드레스가 제어 블록(120)과의 물리적 거리에 기초하여 복수의 세그먼트로 분할된다. 도 6은 제어 블록(120)과의 워드 라인(202)의 거리에 기초하여, 워드 라인(202) 및 연관된 워드 라인 드라이버(104)의 분할을 예시한다. 도시하는 예에서, 메모리 셀 어레이(110)는 256개의 로우를 갖는다. 다른 예에서는 더 많거나 더 적은 로우를 가질 수도 있다. 이에, 적절한 워드 라인(202) 및 대응하는 워드 라인 드라이버(104)를 식별하는 데에 8비트 어드레스가 사용된다. 도 6에 예시하는 바와 같이, 어드레스 ADD<7:5>의 최좌측 3 비트가 워드 라인 어레이(104)를 8개 그룹의 32 워드 라인 드라이버 및 대응하는 워드 라인으로 분할한다. 도 6에 도시하는 바와 같이 더 높은 어드레스는 제어 블록(120)으로부터 더 멀리 떨어진 워드 라인을 식별한다. 이에, 워드 라인 어드레스 ADD<7:5> = 111은 최상위 그룹(104a)의 32 워드 라인 드라이버를 식별한다. 다음 3개의 어드레스 비트 ADD<4:2>는 ADD<7:5> = 111 그룹(104a)의 32 비트 드라이버를 8개의 서브그룹의 4 워드 라인 드라이버로 각각 나눈다. 마지막으로, 마지막 2개의 어드레스 비트 ADD<1:0>는 ADD<4:2> 서브그룹의 특정 워드 라인 드라이버를 식별한다. 이에, 워드 라인 서브그룹 어드레스 ADD<4:2> = 111은 그룹(104a)의 워드 라인 드라이버의 최상위 서브그룹(104b)을 식별하고, 도 6에 있어서 최우측 그룹의 어드레스(104c), 즉 ADD<1:0> = 00-11은 서브그룹(104b)의 특정 워드 라인 드라이버를 식별한다. 워드 라인 어드레스 ADD<7:5>의 3개의 최좌측 비트를 고려하면, 256개의 로우 어드레스를 가진 메모리 어레이는 32 워드 라인의 8개의 세그먼트로 각각 분할된다(그룹(104a)). 워드 라인 어드레스의 6개의 최좌측 비트 ADD<7:2>를 고려하면(그룹(104a, 104b)을 함께), 메모리 어드레스는 4 워드 라인의 64개의 세그먼트로 각각 분할된다. 게다가, 예컨대 워드 라인 어드레스의 4개의 최좌측 비트 ADD<7:4>를 고려하면, 메모리 어드레스는 16 워드 라인의 16개의 세그먼트로 각각 분할되는, 등등이 가능하다. 따라서, 256개의 워드 라인을 갖는 메모리 어레이는 다음과 같이 분할될 수 있다.
워드 라인 어드레스 세그먼트수 세그먼트당 워드 라인수
ADD<7> 2 128
ADD<7:6> 4 64
ADD<7:5> 8 32
ADD<7:4> 16 16
ADD<7:3> 32 8
ADD<7:2> 64 4
ADD<7:1> 128 2
도 7은 최좌측 비트 ADD<7>만 고려하는 경우에 메모리 어레이(110)를 128 워드 라인의 2개의 세그먼트로 각각 분할하는 예를 도시한다. 2개의 세그먼트는 ADD<7> = 0으로 표시되는 제1 세그먼트(340)의 고속 워드 라인(제어 블록(120)에 더 가까이 있음)과 ADD<7> = 1로 표시되는 제2 세그먼트(342)의 저속 워드 라인(제어 블록(120)과 더 떨어져 있음)을 포함한다. 다른 실시형태에서는, 2개보다 더 많은 세그먼트가 채택되는데, 예컨대 고속, 중간, 저속 워드 라인 등에 대응한다. 또한, 도 6과 도 7은 워드 라인 어드레스가 8비트인 256개의 워드 라인을 갖는 예시적인 어레이를 도시한다. 워드 라인이 더 많거나 더 적은(워드 라인 어드레스가 8비트보다 더 더 많거나 더 적은) 메모리 어레이 및 워드 라인을 분할하는 대응하는 상이한 방법도 본 개시내용의 범위 내에 있다.
도시하는 예에서, 메모리 어레이(110)는 256개의 로우를 포함한다. 이에, 최상위 최저속 워드 라인(WL<m-1>)은 11111111의 2진 어드레스를 갖는다. 제2(저속) 세그먼트(342) 내의 로우 어드레스는 전부 10000000 이상의 2진 어드레스를 갖는다. 이에, 본 예에서는, 어드레스 비트 ADD<7>는 선택된 워드 라인(202)이 어떤 세그먼트(340, 342)에 속하는지를 결정한다. 따라서, 로우 어드레스의 ADD<7> 비트에 기초하여 제1 또는 제2 지연 시기간(332 또는 334)이 결정된다. 다시 말해, ADD<7> = 0인 로우(고속 로우)에 대한 워드 라인 인에이블 신호(302)는 제1 지연 기간(332)만큼 지연되고, ADD<7> = 1인 로우(저속 로우)에 대한 워드 라인 인에이블 신호(302)는 제2 지연 기간(334)만큼 지연된다.
도 8은 가변 워드 라인 지연 회로(122)를 예시한다. 전술한 바와 같이, 가변 워드 라인 지연 회로(122)는 인버터(310)를 통해 클록 신호(CKP)를 수신하고, 인버터(318)로부터 워드 라인 인에이블 신호(302)를 출력한다. 가변 워드 라인 지연 회로(122)는, ADD<7> 로우 어드레스 비트를 수신하고 이 입력에 기초하여 클록 펄스(CKP)를 제1 또는 제2 지연 기간(332 또는 334) 중 하나만큼 지연시키는 어드레스 입력(350)을 더 포함한다. 이에, ADD<7> 입력(350) = 0 (고속 로우)이면, 워드 라인 인에이블 신호(302)는 제1 지연 기간(332)만큼 지연되고, ADD<7> 입력 = 1 (저속 로우)이면, 워드 라인 인에이블 신호(302)는 제2 지연 기간(334)만큼 지연된다.
도 9는 가변 지연 회로(122)의 일 구현예의 추가 양태를 도시한다. 도 9에 도시하는 가변 지연 회로(122)는 클록 펄스(310)를 제1(긴) 지연 기간(332)만큼 지연시키도록 구성된 제1 지연 요소(360)와, 클록 펄스(310)를 제2(짧은) 지연 기간(334)만큼 지연시키도록 구성된 제2 지연 요소(362)를 포함한다. 도시하는 예에서는, 제1 지연 요소(360)는 3개의 인버터(364)로 구성되는 한편, 제2 지연 요소(362)는 단일 인버터(364)로 구성된다. 다른 지연 구성도 가능하다. 제1 및 제2 지연 요소(360, 362)에 의해 지연되는 클록 펄스(CKP)는 ADD<7> 신호에 응답하여 동작하는 제1 및 제2 스위치(370, 372)에 각각 인가된다.
더 구체적으로, 도시하는 예에서는, 제1 지연 요소(360)가 지연된 클록 펄스(CKP)를 제1 3상 인버터(370)에 인가하고, 제2 지연 요소(362)가 지연된 클록 펄스(CKP)를 제2 3상 인버터(372)에 인가한다. 로우 및 하이 로직 레벨과 함께, 3상 인버터(370, 372)는 그 출력 포트가 하이 임피던스 상태가 되게 하여, 회로로부터의 출력을 효과적으로 소거할 수 있다. ADD<7> 입력에 기초하여 제1 또는 제2 지연 요소(360 또는 362)를 선택하기 위해 ADD<7> 입력이 3상 인버터(370, 372)의 선택 입력에 인가된다.
도 10은 가변 지연 회로(122)의 다른 예를 도시한다. PMOS 트랜지스터(380)와 NMOS 트랜지스터(382)에 의해 형성된 인버터를 포함하는 2개의 지연 요소(384, 386)가 반전형 클록 펄스 신호(CKP)를 수신하여, 가변 지연 회로(122)가 출력한 지연된 클록 펄스(CKPB_DEL)를 출력한다. ADD<7> 입력이 인버터(390)에 의해 수신되는데, 이 경우 ADD<7> 입력과 이것의 상보형은, VDD와 CSS 전압 단자 사이에 접속된, 2개의 직렬 접속 PMOS 트랜지스터(394a 및 394b)와 2개의 직렬 접속 NMOS 트랜지스터(396a 및 396b)를 포함하여 3상 인버터를 형성하는 추가 지연 회로(392)에 인가된다. ADD<7> 신호가 하이이면, 트랜지스터(394a 및 394b)가 인에이블되어 추가 지연 회로(392)가 출력을 제공한다. 이에, 지연 요소(384)와 추가 지연 회로(392) 둘 다가 CKPB_DEL 노드를 구동하여, CKP_WL 신호의 천이가 빨라져서 저속 워드 라인에 대해 CKP_WL 신호를 덜 지연시키게 된다. 추가 지연 회로(392)는 지연된 클록 펄스(CKPB_DEL)의 논리적 천이 시간을 연장시켜, ADD<7> 입력이 0인 경우 지연 시간을 증가시켜서, 고속 워드 라인에 제1(긴) 지연 시간(330)이 적용되게 한다. 보다 구체적으로, ADD<7> 입력이 로우인 경우, 트랜지스터(394a 및 396b) 둘 다가 오프되어, 추가 지연 회로(392)를 디스에이블한다. 따라서, 지연 요소(384)만 CKPB_DEL 노드를 구동하여, CKPB_DEL 출력의 천이가 느려져서 고속 워드 라인에 대한 CKP_WL 신호의 지연 기간을 증가시키게 된다.
도 11은 도 10에 도시한 가변 지연 회로(122)에 대응하는 파형을 예시한다. 클록 펄스(CKP)가 로우가 되는 것에 응답하여, 지연된 클록 펄스(CKPB_DEL)도 로우가 된다. 펄스 폭은 지연 요소(384 및 386)에 의해 확립된다. ADD<7>가 하이이면―이것은 메모리 어레이(110)의 상위 세그먼트(342) 내의 로우 어드레스가 선택되는 것을 의미함―, 지연된 클록 펄스 신호(CKPB_DEL)는 클록 펄스(CKP)에 응답하여, 하이에서 로우로 이어서 로우에서 하이로 빠르게 천이된다. 이에, CKPB_DEL 파형(400)이 나타내는 바와 같은 제2(짧은) 지연된 클록 펄스(CKPB_DEL)가 저속 워드 라인에 출력된다. CKPB_DEL 신호는, 워드 라인 선택 신호(CKP_WL)(402)가 워드 라인 인에이블 신호(302)로서 워드 라인 드라이버(104)에 출력되도록, 인버터(380)에 의해 반전된다.
ADD<7> 신호가 로우이면, 메모리 어레이(110)의 하위 세그먼트(340) 내의 고속 워드 라인에는 제1(긴) 지연 시간(332)이 필요하다. 로우 ADD<7> 신호에 기초하여, 추가 지연 회로(392)는 지연된 클록 펄스(CKPB_DEL)(400)의 논리 하이와 논리 로우 간의 천이를 연장시켜, CKPB_DEL 신호(404)는 도 11에서 ADD<7>=0에 대한 하측의 CKPB_DEL(404)로 나타내는 바와 같이 플래터 천이(flatter transition)를 갖는다. CKPB_DEL 신호(404)는 인버터(380)에 의해 반전되어, 제1 지연 기간(332)만큼 지연된 CKP_WL 신호(406)가 된다.
도 12는 여기에 개시하는 메모리 어레이(110) 등의 메모리 어레이의 동작 방법(430)을 예시하는 프로세스 흐름도이다. 방법(430)은 동작 432에서 펄스 클록(CKP)을 수신하는 단계를 포함한다. 동작 434에서, 메모리 어레이(110)의 비트 라인(203, 204)이 클록 펄스(CKP)에 기초하여 프리차지되고, 동작 436에서, 판독 또는 기록 동작을 위해 메모리 어레이(110)의 선택된 로우를 식별하는 워드 라인 어드레스가 수신된다.
동작 438과 440은 제1 및 제2 지연 시간이 결정되는 것을 나타낸다. 전술한 바와 같이, 고속 워드 라인, 즉 제어 블록에 가까운 워드 라인에 대한 제1 지연(332)은 저속 워드 라인, 즉 제어 블록과 많이 떨어져 있는 워드 라인에 대한 제2 지연(334)보다 길다. 제1 및 제2 지연 기간은 선택된 워드 라인(202)을 어서트하기 전에 메모리 어레이(110)의 비트 라인(203, 204)이 프리차지하는데 충분한 시간을 제공한다. 제어 블록(120)과 멀리 떨어져 배치된 워드 라인(202)(저속 워드 라인)이 제어 블록(120)으로부터 워드 라인 인에이블 신호(302)를 수신하는데 걸리는 시간이 더 길기 때문에, 이들 저속 워드 라인에 사용되는 제2 지연 시간이 더 짧다. 반면, 제어 블록(120)에 더 가까운 워드 라인(202)(고속 워드 라인)은 인에이블 신호(302)를 더 빨리 수신하기 때문에, 비트 라인(203, 204)이 프리차지하는데 충분한 시간을 확보하는 제1 지연 시간이 더 길다.
결정 블록(442)에서, 수신된 어드레스가 고속 워드 라인(제어 블록(120)에 더 가까움) 또는 저속 워드 라인(제어 블록(120)과 더 멀리 떨어짐)인지 결정한다. 이 결정에 기초하여, 제1 또는 제2 지연 시간이 펄스 클록(CKP)에 적용되어, 동작 444와 446에 나타내는 바와 같이, 워드 라인 어드레스에 응답하여 제1 또는 제2 지연 시간만큼 지연된 워드 라인 선택 신호가 출력된다.
이에, 본 개시내용의 양태는 워드 라인 인에이블 신호가 필요 이상 지연되지 않도록 워드 라인 인에이블 신호에 가변 지연을 제공한다. 이런 방식으로, 메모리 디바이스의 성능이 향상된다. 개시하는 실시형태에 따르면, SRAM 디바이스 등의 메모리 디바이스가 메모리 셀 어레이를 포함한다. 비트 라인 및 워드 라인이 메모리 셀에 접속된다. 비트 라인 프리차지 회로가 클록 펄스에 응답하여 프리차지 신호를 비트 라인에 출력하도록 구성된다. 수신된 워드 라인 인에이블 신호에 응답하여 워드 라인 드라이버가 어레이의 미리 결정된 워드 라인을 선택하도록 구성된다. 컨트롤러는, 클록 펄스를 비트 라인 프리차지 회로에 출력하고, 클록 펄스로부터 제1 지연 시간만큼 지연된 제1 워드 라인 인에이블 신호를 워드 라인 드라이버에 출력하며, 클록 펄스로부터 제2 지연 시간만큼 지연된 제2 워드 라인 인에이블 신호를 출력하도록 구성된다.
개시하는 다른 실시형태에 따르면, 메모리 컨트롤러는 워드 라인 어드레스 신호와 워드 라인 인에이블 신호를 수신하도록 구성된 워드 라인 드라이버를 포함한다. 가변 지연 회로는 클록 펄스를 수신하고, 수신된 클록 펄스를 워드 라인 어드레스 신호에 응답하여 제1 지연 시간과 제2 지연 시간 중 하나만큼 지연시키도록 구성된다. 가변 지연 회로는 지연된 클록 펄스를 워드 라인 드라이버에 출력한다.
개시하는 또 다른 실시형태에 따르면, 메모리 디바이스의 동작 방법은 클록 펄스에 응답하여 메모리 셀 어레이의 복수의 비트 라인을 프리차지하는 단계를 포함한다. 제1 워드 라인 어드레스 신호에 응답하여 제1 지연 시간이 결정되고, 제2 워드 라인 어드레스 신호에 응답하여 제2 지연 시간이 결정된다. 제1 지연 시간만큼 지연된 클록 신호에 응답하여 제1 워드 라인 선택 신호가 출력되고, 제2 지연 시간만큼 지연된 클록 펄스에 응답하여 제2 워드 라인 선택 신호가 출력된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 메모리 디바이스에 있어서,
메모리 셀의 어레이와,
상기 메모리 셀에 접속된 비트 라인과,
상기 메모리 셀에 접속된 워드 라인과,
클록 펄스에 응답하여 프리차지 신호를 상기 비트 라인에 출력하도록 구성된 비트 라인 프리차지 회로와,
수신된 워드 라인 인에이블 신호에 응답하여 상기 어레이의 미리 결정된 워드 라인을 선택하도록 구성된 워드 라인 드라이버와,
상기 클록 펄스를 상기 비트 라인 프리차지 회로에 출력하고, 상기 클록 펄스로부터 제1 지연 시간만큼 지연된 제1 워드 라인 인에이블 신호를 상기 워드 라인 드라이버에 출력하며, 상기 클록 펄스로부터 제2 지연 시간만큼 지연된 제2 워드 라인 인에이블 신호를 출력하도록 구성된 컨트롤러를 포함하는 메모리 디바이스.
2. 제1항에 있어서, 상기 제1 및 제2 지연 시간은 제1 및 제2 선택된 워드 라인의 각각의 제1 및 제2 어드레스에 기초하여 결정되는 것인 메모리 디바이스.
3. 제1항에 있어서, 상기 제2 지연 시간은 상기 제1 지연 시간보다 짧고, 제2 선택된 워드 라인은 상기 컨트롤러로부터 제1 선택된 워드 라인보다 더 멀리 떨어져 있는 것인 메모리 디바이스.
4. 제3항에 있어서, 상기 제2 어드레스는 상기 제1 어드레스보다 높은 것인 메모리 디바이스.
5. 제1항에 있어서, 상기 제1 지연 시간은 제1 범위의 워드 라인 어드레스들에 대응하고, 상기 제2 지연 시간은 제2 범위의 워드 라인 어드레스들에 대응하는 것인 메모리 디바이스.
6. 제5항에 있어서, 상기 워드 라인 어드레스들의 제2 범위는 상기 워드 라인 어드레스들의 제1 범위보다 높은 것인 메모리 디바이스.
7. 제5항에 있어서, 상기 워드 라인 어드레스들의 제1 범위는 상기 메모리 어레이의 워드 라인 어드레스의 제1 절반부를 포함하고, 상기 워드 라인 어드레스들의 제2 범위는 상기 메모리 어레이의 워드 라인 어드레스의 제2 절반부를 포함하는 것인 메모리 디바이스.
8. 제1항에 있어서, 상기 컨트롤러는, 상기 제1 지연 시간을 확립하도록 구성된 제1 지연 요소와, 상기 제2 지연 시간을 확립하도록 구성된 제2 지연 요소를 포함하는 것인 메모리 디바이스.
9. 제8항에 있어서, 상기 제1 지연 요소와 상기 제2 지연 요소는 각각 적어도 하나의 인버터를 포함하는 것인 메모리 디바이스.
10. 제8항에 있어서, 상기 컨트롤러는 상기 제2 워드 라인 인에이블 신호의 논리적 천이를 변경시킴으로써 상기 제1 지연 시간을 확립하도록 구성되는 것인 메모리 디바이스.
11. 제1항에 있어서, 상기 메모리 셀은 SRAM 셀을 포함하는 것인 메모리 디바이스.
12. 메모리 컨트롤러에 있어서,
워드 라인 어드레스 신호와 워드 라인 인에이블 신호를 수신하도록 구성된 워드 라인 드라이버와,
가변 지연 회로를 포함하고, 상기 가변 지연 회로는,
클록 펄스를 수신하고,
수신된 클록 펄스를 워드 라인 어드레스 신호에 응답하여 제1 지연 시간과 제2 지연 시간 중 하나만큼 지연시키며,
지연된 클록 펄스 신호를 상기 워드 라인 드라이버에 출력하도록 구성되는 것인 메모리 컨트롤러.
13. 제12항에 있어서,
상기 제1 지연 시간은 제1 워드 라인 어드레스를 갖는 제1 워드 라인에 대응하고,
상기 제2 지연 시간은 제2 워드 라인 어드레스를 갖는 제2 워드 라인에 대응하며,
상기 제2 워드 라인 어드레스는 상기 제1 워드 라인 어드레스보다 높고,
상기 제2 지연 시간은 상기 제1 지연 시간보다 짧은 것인 메모리 컨트롤러.
14. 제13항에 있어서, 상기 제2 워드 라인은 상기 컨트롤러로부터 상기 제1 워드 라인보다 더 멀리 떨어져 있는 것인 메모리 컨트롤러.
15. 제12항에 있어서,
상기 가변 지연 회로는, 상기 수신된 클록 펄스를 상기 제1 지연 시간만큼 지연시키도록 구성된 제1 지연 요소와,
상기 제1 지연 요소의 출력을 수신하고, 상기 워드 라인 어드레스 신호가 나타내는 제1 워드 라인 어드레스에 응답하여 상기 지연된 클록 펄스 신호를 출력하도록 구성된 제1 스위치와,
상기 수신된 클록 펄스를 상기 제2 지연 시간만큼 지연시키도록 구성된 제2 지연 요소와,
상기 제2 지연 요소의 출력을 수신하고, 상기 워드 라인 어드레스 신호가 나타내는 제2 워드 라인 어드레스에 응답하여 상기 지연된 클록 펄스 신호를 출력하도록 구성된 제2 스위치를 포함하는 것인 메모리 컨트롤러.
16. 제15항에 있어서, 상기 제1 및 제2 스위치는 각각의 제1 및 제2 3상 인버터를 포함하는 것인 메모리 컨트롤러.
17. 방법에 있어서,
클록 펄스에 응답하여 메모리 셀의 어레이의 복수의 비트 라인을 프리차지하는 단계와,
제1 워드 라인 어드레스 신호에 응답하여 제1 지연 시간을 결정하는 단계와,
제2 워드 라인 어드레스 신호에 응답하여 제2 지연 시간을 결정하는 단계와,
상기 제1 시간만큼 지연된 클록 펄스에 응답하여 제1 워드 라인 선택 신호를 출력하는 단계와,
상기 제2 시간만큼 지연된 클록 펄스에 응답하여 제2 워드 라인 선택 신호를 출력하는 단계를 포함하는 방법.
18. 제17항에 있어서, 상기 제2 지연 시간은 상기 제1 지연 시간보다 짧고, 상기 제2 워드 라인 어드레스는 상기 제1 워드 라인 어드레스보다 높은 것인 방법.
19. 제18항에 있어서,
컨트롤러에 의해 상기 클록 펄스와 상기 지연된 클록 펄스를 출력하는 단계를 더 포함하고,
상기 제1 워드 라인 어드레스는 상기 제2 워드 라인보다 상기 컨트롤러에 더 가까운 워드 라인에 대응하는 것인 방법.
20. 제18항에 있어서,
메모리 어레이를 제1 및 제2 세그먼트로 분할하는 단계를 더 포함하고,
상기 제1 세그먼트는 상기 제1 워드 라인 어드레스를 포함하며,
상기 제2 세그먼트는 상기 제2 워드 라인 어드레스를 포함하고,
상기 제1 지연 시간은 상기 제1 세그먼트에 기초하여 결정되며,
상기 제2 지연 시간은 상기 제2 세그먼트에 기초하여 결정되는 것인 방법.

Claims (10)

  1. 메모리 디바이스에 있어서,
    메모리 셀의 어레이와,
    상기 메모리 셀에 접속된 복수의 비트 라인 쌍(pair)과,
    상기 메모리 셀에 접속된 복수의 워드 라인과,
    클록 펄스에 응답하여 프리차지 신호를 상기 복수의 비트 라인 쌍 중 선택된 비트 라인 쌍에 출력하도록 구성된 비트 라인 프리차지 회로와,
    워드 라인 인에이블 신호에 응답하여 상기 어레이의 워드 라인을 선택하도록 구성된 워드 라인 드라이버와,
    컨트롤러를 포함하고,
    상기 컨트롤러는,
    상기 클록 펄스를 상기 비트 라인 프리차지 회로에 출력하고,
    상기 복수의 워드 라인 중 제1 선택된 워드 라인에 대응하는 제1 어드레스를 수신하고,
    상기 제1 어드레스를 수신하는 것에 응답하여, 상기 복수의 워드 라인 중 상기 제1 선택된 워드 라인을 인에이블하도록 상기 워드 라인 드라이버에 제1 워드 라인 인에이블 신호 - 상기 제1 워드 라인 인에이블 신호는 상기 클록 펄스로부터 제1 지연 시간만큼 지연됨 - 를 출력하고,
    상기 복수의 워드 라인 중 제2 선택된 워드 라인에 대응하는 제2 어드레스를 수신하고,
    상기 복수의 워드 라인 중 상기 제2 선택된 워드 라인을 인에이블하도록 제2 워드 라인 인에이블 신호 - 상기 제2 워드 라인 인에이블 신호는 상기 클록 펄스로부터 제2 지연 시간만큼 지연되고, 상기 제2 지연 시간은 상기 제1 지연 시간과 상이함 - 를 출력하도록 구성되는 것인,
    메모리 디바이스.
  2. 제1항에 있어서, 상기 제1 지연 시간 및 상기 제2 지연 시간은 상기 제1 선택된 워드 라인 및 상기 제2 선택된 워드 라인의 각각의 상기 제1 어드레스 및 상기 제2 어드레스에 기초하여 결정되는 것인,
    메모리 디바이스.
  3. 제1항에 있어서, 상기 제2 지연 시간은 상기 제1 지연 시간보다 짧고, 제2 선택된 워드 라인은 상기 컨트롤러로부터 제1 선택된 워드 라인보다 더 멀리 떨어져 있는 것인,
    메모리 디바이스.
  4. 제1항에 있어서, 상기 제1 지연 시간은 제1 범위의 워드 라인 어드레스들에 대응하고, 상기 제2 지연 시간은 제2 범위의 워드 라인 어드레스들에 대응하는 것인,
    메모리 디바이스.
  5. 제1항에 있어서, 상기 컨트롤러는, 상기 제1 지연 시간을 확립하도록 구성된 제1 지연 요소와, 상기 제2 지연 시간을 확립하도록 구성된 제2 지연 요소를 포함하는 것인,
    메모리 디바이스.
  6. 제1항에 있어서, 상기 메모리 셀은 SRAM 셀을 포함하는 것인,
    메모리 디바이스.
  7. 메모리 컨트롤러에 있어서,
    워드 라인 어드레스 신호와 워드 라인 인에이블 신호를 수신하도록 구성된 워드 라인 드라이버와,
    가변 지연 회로
    를 포함하고,
    상기 가변 지연 회로는,
    클록 펄스를 수신하고,
    수신된 클록 펄스를 상기 워드 라인 어드레스 신호에 응답하여 제1 지연 시간과 제2 지연 시간 중 하나만큼 지연시키며,
    지연된 클록 펄스 신호를 상기 워드 라인 드라이버에 출력하도록 구성되는 것인,
    메모리 컨트롤러.
  8. 제7항에 있어서,
    상기 제1 지연 시간은 제1 워드 라인 어드레스를 갖는 제1 워드 라인에 대응하고,
    상기 제2 지연 시간은 제2 워드 라인 어드레스를 갖는 제2 워드 라인에 대응하며,
    상기 제2 워드 라인 어드레스는 상기 제1 워드 라인 어드레스보다 높고,
    상기 제2 지연 시간은 상기 제1 지연 시간보다 짧은 것인,
    메모리 컨트롤러.
  9. 제7항에 있어서,
    상기 가변 지연 회로는,
    상기 수신된 클록 펄스를 상기 제1 지연 시간만큼 지연시키도록 구성된 제1 지연 요소와,
    상기 제1 지연 요소의 출력을 수신하고, 상기 워드 라인 어드레스 신호가 나타내는 제1 워드 라인 어드레스에 응답하여 상기 지연된 클록 펄스 신호를 출력하도록 구성된 제1 스위치와,
    상기 수신된 클록 펄스를 상기 제2 지연 시간만큼 지연시키도록 구성된 제2 지연 요소와,
    상기 제2 지연 요소의 출력을 수신하고, 상기 워드 라인 어드레스 신호가 나타내는 제2 워드 라인 어드레스에 응답하여 상기 지연된 클록 펄스 신호를 출력하도록 구성된 제2 스위치를 포함하는 것인,
    메모리 컨트롤러.
  10. 방법에 있어서,
    클록 펄스에 응답하여 메모리 셀의 어레이의 복수의 비트 라인을 프리차지하는 단계와,
    제1 워드 라인 어드레스 신호에 응답하여 제1 지연 시간을 결정하는 단계와,
    제2 워드 라인 어드레스 신호에 응답하여 제2 지연 시간을 결정하는 단계와,
    상기 제1 지연 시간만큼 지연된 클록 펄스에 응답하여 제1 워드 라인 선택 신호를 출력하는 단계와,
    상기 제2 지연 시간만큼 지연된 클록 펄스에 응답하여 제2 워드 라인 선택 신호를 출력하는 단계
    를 포함하는 방법.
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