JP5311431B2 - 半導体記憶装置 - Google Patents

Description

この発明は、半導体記憶装置に関し、主に高速な書き込み動作や読み出し動作が行われるスタティック型ＲＡＭに利用して有効な技術に関するものである。

書き込み用ダミーセルを用いて書き込み動作遅延を検知し、またはそれとともに読み出し用ダミーセルを用いて読み出し動作遅延を検知し、書き込み動作や読み出し動作を終了させるスタティック型ＲＡＭに関して、特開２００６−００４４６３公報がある。

特開２００６−００４４６３公報

特許文献１においては、書き込みイネーブル信号の伝播遅延を、ダミーワード線を駆動するのに要する遅延で代用し、書き込み回路によるメモリセルへの書き込み動作に要する遅延を、タイミング調整回路で行う。タイミング調整回路は、ビット線に対応するダミービット線に、ダミービット線を駆動する能力が、書き込み回路のビット線を駆動する能力に等しくされたダミーセル（ＭＯＳＦＥＴ６）で構成される。この構成は、上記ダミーワード線には、上記伝播遅延の代用のためにワード線に接続されるメモリセルと同等のメモリセルが接続される。同様に、ダミービット線にもビット線と同等の負荷容量となるようにダミーセル群が接続される。このように、ダミーワード線及びダミービット線には、ワード線及びビット線と同様な寄生容量にするためにだけの多数のメモリセルを有する。そして、メモリセル毎の特性のバラツキに適合させるためには、図７に示されているように上記多数のタイミング調整回路を設けて、そのうちの最も遅いものを検知信号とすることが記載されている。読み出し動作に対応して、上記同様な読み出し用ダミーワード線及びダミーセルとダミービット線が上記タイミング調整回路に設けられる。

素子微細化により記憶容量は増大される。１つのワード線やビット線に接続されるメモリセルの数を増加させると、メモリセルの選択動作に長時間を費やすことになるので、１つのワード線やビット線に接続されるメモリセルの数は、約２５６×２５６個程度に制限されたメモリマットとされ、選択動作の高速化を図ることが主流になっている。例えば、数十Ｍビットのような記憶容量を実現するためには、最小選択単位である上記メモリマットの数は、１０００個程度にもなってしまう。したがって、前記特許文献１の構成では、書き込み及び読み出しタイミング調整を行うようにすると、上記書き込み用ダミーワード線、読み出し用ダミーワード線及びダミービット線の数が膨大になってしまう。特に、メモリセルの特性バラツキに適合させるためには、更に多数のダミービット線が必要となるという問題を有する。

素子微細化に対応して１つのメモリチップ内でのモリセル特性のバラツキが大きくなる傾向にある。前記特許文献１においては、上記メモリセル特性のバラツキとダミーセル６の駆動能力のバラツキとの間に格別な関連性を持たせていることの記載はない。したがって、ダミーセル６の駆動能力に対応してタイミング調整を行うことが、上記メモリセルの特性バラツキを補償するように機能するか疑問である。しかも、ダミーセルの駆動能力の最も小さいものが選ばれるというタイミング調整は、外部から入力されるクロック周期に同期して、メモリアクセスされるものでは意味がない。つまり、ＲＡＭ内部回路において、上記タイミング調整によりワード線の選択終了タイミングを遅らせたも、それとは無関係に次のメモリサイクルのためのアドレス信号、書き込み信号等が上記クロックに同期して入力される。この結果、上記前のメモリサイクルの終了タイミングを上記のようなタイミング調整で遅らせても、次のメモリサイクルと重なって、次のメモリサイクルではエラーとなってしまう。

この発明の目的は、回路素子の増大を抑制しつつ、高速化を実現した半導体記憶装置を提供することにある。この発明の他の目的は、回路素子の増大を抑制しつつ、メモリセルの特性バラツキに反映されたタイミング調整が可能な半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施例の１つは下記の通りである。複数のワード線と複数の相補ビット線の交点に複数のスタティック型メモリセルが設けられる。上記相補ビット線に対応した第１ダミー線と第２ダミー線と、複数の第１ダミーセルとを有する書き込みダミービットが設けられる。上記書き込みダミービットは、上記スタティック型メモリセルへの書き込み信号入力に対応して、上記相補ビット線に書き込み信号を伝える書き込み回路と同等の駆動能力を有するＭＯＳＦＥＴにより一方のレベルが上記第１ダミー線に入力され、書き込み電流経路を通して他方のレベルにプリチャージされた上記第２ダミー線が上記第１ダミー線の一方のレベルに従った信号変化をセンスして出力させる。タイミング制御回路は、上記書き込みダミービットからの出力信号により選択されたワード線を非選択状態にする。

本願において開示される実施例の他の１つは下記の通りである。複数のワード線と複数の相補ビット線の交点に複数のスタティック型メモリセルが設けられる。上記相補ビット線に対応した第３ダミー線と第４ダミー線と、上記スタティック型メモリセルと同じ形態で形成された複数の第２ダミーセルを有する読み出しダミービットが設けられる。上記読み出しダミービットは、上記ワード線選択動作に対応して上記第１ダミー線を用いて上記複数の第２ダミーセルが選択され、上記複数の第２ダミーセルのロウレベルの読み出し電流経路が上記第４ダミー線に接続されて、ハイレベルにプリチャージされた上記第４ダミー線のロウレベルへの変化をセンスして出力させる。タイミング制御回路は、上記読み出しダミービットからの出力信号により選択されたワード線を非選択状態にするタイミング信号を形成する。

本願において開示される実施例の更に他の１つは下記の通りである。上記読み出し用ダミービット及び書き込み用ダミービットを設け、タイミング制御回路は、上記読み出しダミービットと書き込みダミービットからの出力信号によりそれぞれ選択されたワード線を非選択状態にする。

メモリセルと同じ形態で形成された素子を用い、複数の読み出し電流経路及び書き込み電流経路を構成しているのでメモリセルの特性バラツキを反映した特性を持つダミーセルを得ることができる。相補ビット線に対応した信号線のみがダミーセルに接続されているので回路の簡素化ができる。ダミーセルは、複数を並列接続しているのでメモリセルの平均的な特性に対応し、しかもメモリセルの読み出し動作や書き込み動作に先行するダミービット線に信号変化させて検知するので、検知出力信号とメモリセルに対する読み出し及び書き込み動作との整合性を高くすることができる。

この発明に係るダミービットと制御回路の一実施例を示す回路図である。 図１のダミービットと制御回路の動作を説明するための波形図である。 この発明に係るＳＲＡＭの一実施例を示す全体ブロック図である。 図３の１つのアレイの詳細ブロック図である。 図４の１つのモジールを説明するためのメモリマット構成図である。 図４の１つのモジールをより詳細に説明するためのメモリマット構成図である。 図６の２つのメモリマットと制御回路との関係を説明するためのブロック図である。 メモリマットからの読み出し経路を説明するための回路図である。 メモリマットからの書き込み経路を説明するための回路図である。 リードサイクルとライトサイクルのメモリセルの動作を説明する回路図である。 読み出しダミービットとそれが設けられるメモリマットの一実施例を示す回路図である。 書き込みダミービットとそれが設けられるメモリマットの一実施例を示す回路図である。 メモリセルの素子レイアウト図である。 図１１の回路図に対応した一実施例の素子レイアウト図である。 図１２の回路図に対応した一実施例の素子レイアウト図である。 この発明に係る書き込みダミービットの他の一実施例を示す回路図である。 この発明に係る書き込みダミービットの更に他の一実施例を示す回路図である。 ＳＲＡＭのメモリセルの一般的な動作を説明するためのタイミング図である。 正規メモリセルの一実施例の説明図である。 この発明に係る読み出しダミーセルの一実施例の説明図である。 この発明に係る書き込みダミーセルの一実施例の説明図である。 この発明に係るＳＲＡＭの応用例の概念図である。

この発明をより詳細に説明するために、添付の図面に従ってこれを説明する。

図３には、この発明に係るＳＲＡＭの一実施例の全体ブロック図が示されている。同図において、各ブロックの配置は実際の半導体チップ上での幾何学的な配置に合わせて示されている。半導体チップは、同図において点線で示したように横中央部に縦長に設けられたアドレス入力回路領域と、縦中央部に横長に設けられた間接論理領域とにより全体として４つのエリアに分けられる。これらの４つのエリアには、特に制限されないが、それぞれが同じメモリセルアレイとアドレス／データバス論理領域を有する。１つのエリアは、同図の左右に２個ずつのアレイ（9M array) に分けられる。１つのアレイが約９Ｍビットのような記憶容量を持つので、チップ全体では８×９＝７２Ｍビットのような大きな記憶容量を持つようにされる。

図４には、図３の１つのアレイの詳細ブロック図が示されている。１つのアレイ（9M array) は、同図（図２でも同じ）の縦方向に１Ｍビットずつの９個のモジュール（1M module)に分けられる。各モジュール（1M module)は、２ビットずつのデータ入出力（I/O(0),I/O(1) 〜I/O(16),I/O(17))が割り当てられる。前記図３で４つに分けられた１つのエリアは、横中央部に縦長に設けられたアドレス／データバス論理領域を挟んで上記アレイ（9M array) が２個割り当てられる。アドレス／データバス論理領域は、上記それを挟む２つのアレイ（9M array) のうちいずれか一方のアレイ（9M array) を選択する。したがって、この実施例のＳＲＡＭは、各アレイからそれぞれ２×９ビットずつパラレルにデータの書き込み／読み出しを行うことができる。４つのアレイを同時に選択する動作モード、あるいはメモリ選択回路の設定を行うと、７２ビットのデータ入出力が可能になる。もしも、４つのアレイのうち１つのアレイのみを選択する動作モード、あるいはメモリ選択回路の設定を行うと、１８ビットのデータ入出力が可能になる。

図５には、図４の１つのモジール（1M module)を説明するためのメモリマット構成図が示されている。図５は、図３との関係では縦横が入れ代わっている。つまり、図４の１つのモジュールを９０°回転させて示したのが図５のモジール（1M module)である。図５において、モジール（1M module)は、左右（図４では上下）に２つに分けられる。更に上下（図４では左右）にＢＬＫ０〜ＢＬＫ７からなるメモリブロックに分けられる。例示的に示されているメモリブロックＢＬＫ０は、上記のように最小制御単位であるメモリマットＭＡＴ００とメモリマットＭＡＴ０１の２つに分割されている。これにより、最小制御単位であるメモリマットは、１モジール（1M module)当たり、２×８＝１６個となる。１つのアレイでは、９個のモジュールを有するので１６×９＝１４４個のメモリマットが設けられる。そして、チップ全体では８個のアレイが設けられるので、１４４×８＝１１５２個のメモリマットが設けられることになる。

上記メモリブロックＢＬＫ０に設けられる２つのメモリマットＭＡＴ００，ＭＡＴ０１と、それに隣接するメモリブロックＢＬＫ１に設けられる２つのメモリマットが１組とされて、その中央角部にタイミング制御回路が設けられる。メモリブロックＢＬＫ７に隣接して前記アドレス／データバス論理領域が設けられ、アドレスレジスタＡＲＥＧ、データレジスタＤＲＥＧ０，１が設けられる。アドレスレジスタＡＲＥＧは、モジール中央部を延長される信号バスを通してアドレス信号が伝えられる。上記メモリブロックＢＬＫ１〜ＢＬＫ７のメモリマット上を書き込み信号を伝えるライトデータバス（Write Data Bus) と、読み出し信号を伝えるリードデータバス(Read Data Bus) とが、これらのメモリマットを串刺しするように延長される。

１つのメモリマットＭＡＴ００等は、２６４本のワード線と２６０対の相補ビット線とで構成される。このうち、正規ワード線は２５６本とされ、正規相補ビット線は２５６対とされる。そして残りのワード線及び相補ビット線は、上記正規ワード線及び相補ビット線に発生した不良を救済するための冗長用とされる。この実施例では、上記メモリマットＭＡＴ０とＭＡＴ１のような各メモリマットにおいて、それぞれの１対の相補ビット線を利用して、書き込みダミービットと読み出しダミービットが形成される。

図６には、図４の１つのモジール（1M module)をより詳細に説明するためのメモリマット構成図が示されている。代表として例示的に示されているメモリマットＭＡＴ００とＭＡＴ０１には、ワード線ＷＬを選択するワード選択回路ＳＷＤが設けられる。これらのワード線選択回路ＳＷＤは、互いに隣接するように配置される。前記図５に示したように、メモリマットＭＡＴ００，ＭＡＴ０１間を延長するようにアドレス信号線等の信号バス９が設けられている。このように最小制御単位であるメモリマット近傍までＸ系とＹ系アドレス信号を並走して伝えるようにすることにより、Ｘ系アドレスとＹ系アドレスとのスキューを小さくすることができ、上記スキューによるメモリ選択遅延を小さくすることができる。

ワード線選択回路は、後述する制御回路を通した上記アドレス信号線からのアドレス信号を受けて解読して１つのワード線の選択信号を形成するデコード回路と、それを増幅してワード線ＷＬを駆動するワード線駆動回路から構成される。上記メモリマットＭＡＴ００においては、上記アドレス選択回路に隣接して設けられる１対の相補ビット線分を利用して、書き込み（Write)ダミービットが設けられる。他方のメモリマットＭＡＴ０１においては、上記アドレス選択回路に隣接して設けられる１対の相補ビット線分を利用して、読み出し（Read）ダミービットが設けられる。

上記メモリブロックＢＬＫ０のメモリマットＭＡＴ００，ＭＡＴ０１及び隣接するメモリブロックＢＬＫ１のメモリマットＭＡＴ１０，ＭＡＴ１１の４個が１組とされる。これら４個のメモリマット００，０１及び１０，１１の中央角部にタイミング制御回路ＣＯＮＴが設けられる。上記メモリマットＭＡＴ００とメモリマットＭＡＴ１０との間には、メモリマットＭＡＴ００とＭＡＴ１０のそれぞれに対応してカラム選択回路ＹＳＷ、センスアンプＳＡ、ライトアンプＷＡがそれぞれ配置される。これら２組のカラム選択回路ＹＳＷ、センスアンプＳＡ、ライトアンプＷＡの間には、データバス等及び上記カラム選択回路ＹＳＷ、センスアンプＳＡ、ライトアンプＷＡを選択する選択回路が配置され、縦方向に延長される前記ライトデータバス（Write Data Bus) と、読み出し信号を伝えるリードデータバス(Read Data Bus) に導かれる。

同図では、メモリマットＭＡＴ００等を後の説明との整合性を採るために回路記号１で示している。２は、前記アドレス選択回路を示している。３は、前記タイミング制御回路ＣＯＮＴを示している。４は、各メモリマットに対応して設けられるカラム選択回路ＹＳＷ、センスアンプＳＡ、ライトアンプＷＡを示している。５は、上記書き込みダミービットを示している。６は、上記読み出しダミービットを示している。７は、メモリセル（ＭＣ）を示している。８は、前記アドレス／データバス論理領域の前記レジスタ及びドライバを示している。９は、アドレス信号等の信号バスを示している。

この実施例では、１つのモジュール当たり、１個のメモリマットが選択されて前記アドレス／データバス論理領域の前記レジスタ等に導かれる。それ故、アドレス選択回路２を挟んで左右に設けられるメモリマットＭＡＴ００，ＭＡＴ０１等において、両方のメモリマットが同時に選択されることはない。これにより、上記のように書き込みダミービットを一方のメモリマットＭＡＴ００に割り付け、読み出しダミービットを他方のメモリマットＭＡＴ０１に割り付けても問題ない。つまり、メモリマットＭＡＴ００が選択されたときには、メモリマットＭＡＴ００の書き込みダミービットと、選択されないメモリマットＭＡＴ０１の読み出しダミービットとを用いることができる。逆に、メモリマットＭＡＴ０１が選択されたときには、メモリマットＭＡＴ０１の読み出しダミービットと、選択されないメモリマットＭＡＴ００の書き込みダミービットとを用いることができる。このような構成とすることにより、前記特許文献１のような構成に比べて大幅な回路の簡素化を図ることができる。

この実施例では、書き込みダミービット及び読み出しダミービットを前記のように隣接するマット間のアドレス選択回路に隣接して配置していること、及びタイミング制御回路も上記マット回路に設けていることにより、上記書き込みダミービット及び読み出しダミービットの動作制御を行うタイミング制御回路を共通に形成することでき、しかも接続配線が容易になるものである。

この実施例では、上記のように非選択メモリマットに設けられる書き込みダミービット又は読み出しダミービットを用いる構成とすることにより、特許文献１のようなダミーワード線は存在しない。読み出しダミービット６では、前記のような１対分の相補ビット線分のうち一方をダミービット線とすると、他方をダミーセル選択線として利用する。書き込みダミービットでは、前記のような１対分の相補ビット線分のうち一方をダミービット出力線とすると、他方をダミービット入力線として用いる。このようにダミーワード線を必要としないので、それに接続されるダミーセル等及び選択回路等も必要としない。これにより、前記特許文献１の構成に比べて大幅な回路簡素化が可能になる。特に、前記のように１１５２個ものメモリマットが設けられる構成では、本願発明のように上記ダミーワード線が不要であること、及び１つのメモリマットには１つの相補ビット線に相当する分しかダミー回路を必要としないことがメモリチップ全体でみると大きな回路規模の差となって現れる。

図７には、図６の２つのメモリマットと制御回路との関係を説明するブロック図が示されている。同図では、代表としてメモリマット１（ＭＡＴ００とＭＡＴ０１）及び制御回路３（ＣＯＮＴ）が例示的に示されている。メモリマット１（ＭＡＴ００）のワード線ＷＬは、アドレス選択回路２により選択される。アドレス選択回路２（ＳＷＤ＋ＲＤＥＣ）は、制御回路３（ＣＯＮＴ）を介してＸ系アドレス信号ＳＸＡＤＤＲが供給され、それをＸ系デコーダＲＤＥＣで解読し、ワード線駆動回路でワード線ＷＬの選択信号を形成する。メモリマット１（ＭＡＴ００）の相補ビット線ＢＴ，ＢＢは、前記回路４（ＹＳＷ／ＳＡ／ＷＡ）に含まれるカラム選択回路ＹＳＷで選択される。カラム選択回路ＹＳＷは、カラムデコーダＣＤＥＣで選択され、メモリマット１（ＭＡＴ００）の相補ビット線ＢＴ，ＢＢをライトアンプＷＡの出力端子又はセンスアンプＳＡの入力端子と接続させる。カラムデコーダＣＤＥＣは、制御回路３（ＣＯＮＴ）を介してＹ系アドレス信号ＳＹＡＤＤＲが供給され、それを解読して上記カラム選択回路ＹＳＷの選択信号を形成する。ライトアンプＷＡは、制御信号ＤＩＣＭＲにより動作し、センスアンプＳＡは、制御信号ＲＥＮＭＲにより動作する。データマルチプレクサＤＭＡＸは、上記センスアンプＳＡで増幅された読み出し信号を選択出力する。メモリマット１（ＭＡＴ０１）側にも上記同様な各回路が設けられる。

制御回路３（ＣＯＮＴ）は、上記ワード線の選択に用いられるＸ系アドレス信号ＡＸと相補ビット線の選択に用いられるＹ系アドレス信号ＡＹ、マット選択信号ＭＡＴ、ブロック選択信号ＢＬＫ、書き込み制御信号ＤＩＣ、及び読み出し制御信号ＲＥＮとを受けて、上記メモリマット１（ＭＡＴ００、ＭＡＴ０１）等に対する前記のようなアドレス信号供給と、ライトアンプＷＡ、センスアンプＳＡの制御信号及び書き込みダミービット５に対する入力信号ＷＤＭＢ及び読み出しダミービット６に対する選択信号ＴＥを形成する。上記制御回路３（ＣＯＮＴ）は、書き込み動作のときに、上記入力信号ＷＤＭＢに対応した書き込みダミービット５からの出力信号ＷＤＭを受信すると、書き込み動作を終了させる。上記制御回路３（ＣＯＮＴ）は、読み出し動作のときには、上記選択信号ＴＥに対応した読み出しダミービット６からの出力信号ＲＤＭを受信すると、当該読み出し動作を終了させる。具体的な終了動作は、上記メモリマット１（ＭＡＴ００、ＭＡＴ０１）の選択ワード線を非選択にし、相補ビット線のイコライズ動作を実施する。

図８には、前記メモリマットからの読み出し経路を説明するための回路図が示されている。同図では、代表としてワード線ＷＬ２５５が選択され、カラムスイッチにより相補ビット線ＢＢ０，ＢＴ０が選択された状態を示している。メモリセルは、図１０（Ａ）に示されているように、ビット線ＢＢ側の駆動ＭＯＳＦＥＴＱＤ１がオン状態で、ビット線ＢＴ側の駆動ＭＯＳＦＥＴＱＤ２がオフ状態となっている。したがって、Ｐチャネル型の負荷ＭＯＳＦＥＴＱＬ１はオフ状態で、Ｐチャネル型の負荷ＭＯＳＦＥＴＱＬ２はオン状態である。そして、ワード線ＷＬの選択動作によりアドレス選択用ＭＯＳＦＥＴＱＴ１，ＱＴ２がオン状態にされる。

図８において、図示しないプリチャージ回路によりプリチャージされた上記ビット線ＢＢ０は、上記ワード線ＷＬ２５５によりオン状態にされている前記図１０（Ａ）に示したアドレス選択ＭＯＳＦＥＴＱＴ１及び上記オン状態の駆動ＭＯＳＦＥＴＱＤ１を通してビット線ＢＢ０のプリチャージレベルを放電させる電流経路が形成される。ビット線ＢＴは、それに対応した駆動ＭＯＳＦＥＴＱＤ２がオフ状態にあるために上記ワード線ＷＬ２５５の選択レベルによりアドレス選択ＭＯＳＦＥＴＱＴ２がオン状態となっていても、放電させる電流経路が形成されない。これにより相補ビット線ＢＴは、プリチャージレベルのハイレベルを維持する。上記のように相補ビット線ＢＢ０がロウレベルに、ＢＴ０がハイレベルであるためにカラムスイッチを通したセンスアンプＳＡの入力端子にレベル差が生じて、センスアンプＳＡがそれを増幅する。

図９には、前記メモリマットからの書き込み経路を説明するための回路図が示されている。同図では、代表としてワード線ＷＬ２５５が選択され、カラムスイッチにより相補ビット線ＢＢ０，ＢＴ０が選択された状態を示している。メモリセルは、図１０（Ｂ）に示されているように、ビット線ＢＢ側の駆動ＭＯＳＦＥＴＱＤ１がオフ状態で、ビット線ＢＴ側の駆動ＭＯＳＦＥＴＱＤ２がオン状態となっている。したがって、Ｐチャネル型の負荷ＭＯＳＦＥＴＱＬ１はオン状態で、Ｐチャネル型の負荷ＭＯＳＦＥＴＱＬ２はオフ状態である。そして、ワード線ＷＬの選択動作によりアドレス選択用ＭＯＳＦＥＴＱＴ１，ＱＴ２がオン状態にされている。図９には、このようなメモリセルの記憶状態を反転させるような書き込みが行われる例を示している。

ワード線ＷＬ２５５の選択レベルにより図１０（Ｂ）に示したアドレス選択ＭＯＳＦＥＴＱＴ１がオン状態になっている。図９においてカラム選択信号ＹＳ０によりカラムスイッチＭＯＳＦＥＴＱ５，Ｑ６がオン状態になっている。ライトアンプＷＡのＭＯＳＦＥＴＱ１がオン状態となると、上記カラムスイッチのＭＯＳＦＥＴＱ５、ビット線ＢＢ及び上記メモリセルのアドレス選択ＭＯＳＦＥＴＱＴ１を通して、共通接続されたＭＯＳＦＥＴＱＤ１、ＱＬ１のドレイン及び駆動ＭＯＳＦＥＴＱＤ２のゲートからなる記憶ノードを放電させる電流経路を形成する。このとき、図１０（Ｂ）のメモリセルのビット線ＢＢ側の駆動ＭＯＳＦＥＴＱＤ１がオフ状態で、Ｐチャネル型の負荷ＭＯＳＦＥＴＱＬ１がオン状態になっている。これにより、上記ライトアンプＷＡによる書き込み電流によって上記記憶ノードを放電させる電流に対して、それを阻止するような電流が上記Ｐチャネルの負荷ＭＯＳＦＥＴＱＬ１から流れる。つまり、記憶状態を維持するような電流がＰチャネル負荷ＭＯＳＦＥＴから流れる。

上記Ｐチャネル負荷ＭＯＳＦＥＴＱＬ１から流れる電流は、上記ライトアンプＷＡのＭＯＳＦＥＴＱ１に流れる電流よりも小さいか、上記記憶ノードの電位をロウレベルに向けて放電させる。このような放電動作によって上記オン状態になっていた駆動ＭＯＳＦＥＴＱＤ２のゲート電位を低下させ、負荷ＭＯＳＦＥＴＱＬ２のゲート電圧をその分上昇させるというトリガとなる。これにより、オフ状態の駆動ＭＯＳＦＥＴＱＤ１の電位が上昇し、上記記憶ノードの電位低下を助長するように作用し、それがまた上記駆動ＭＯＳＦＥＴＱＤ２に流れる電流を減少させ、上記負荷ＭＯＳＦＥＴＱＬ２からの電流によって上記駆動ＭＯＳＦＥＴＱＤ１のゲート電圧を上昇させるという正帰還ループが作用する。これと同時に、ビット線ＢＴからのアドレス選択ＭＯＳＦＥＴＱＴ２を通した電流は、上記駆動ＭＯＳＦＥＴＱＤ２の電流減少分が上記駆動ＭＯＳＦＥＴＱＤ１のゲート電圧を上昇させるようにも作用する。このようにして、最終的には駆動ＭＯＳＦＥＴＱＤ１がオン状態で負荷ＭＯＳＦＥＴＱＬ１がオフ状態となり、駆動ＭＯＳＦＥＴＱＤ２がオフ状態で負荷ＭＯＳＦＥＴＱＬ２がオン状態となるように反転する。

図１には、この発明に係るダミービットと制御回路の一実施例の回路図が示されている。同図の各回路ブロックの回路記号は、前記図７のものと対応している。書き込みダミービット５は、前記図１０に示したメモリセルを構成する各回路素子と同じ形態で形成された素子がそのまま用いられる。メモリマットＭＡＴ００の相補ビット線のうちの一方、例えば反転ビット線ＢＢに対応した配線を用いて入力信号ＷＤＭＢの入力線が構成される。上記相補ビット線の他方である非反転ビット線ＢＴに対応した配線を用いて出力信号ＷＤＭの出力線が構成される。

図１の書き込みダミービットの入力線と出力線との間には、前記図１０に示したメモリセルを構成するＮチャネル型アドレス選択ＭＯＳＦＥＴＱＴ１に対応したＭＯＳＦＥＴのソース−ドレイン経路が接続される。このＭＯＳＦＥＴＱＴ１のゲートは、定常的に電源電圧に接続されてオン状態にされている。上記出力線と電源電圧とのには、前記メモリセルを構成するＰチャネル負荷ＭＯＳＦＥＴＱＬ１に対応したＭＯＳＦＥＴが設けられる。つまり、メモリセルを構成する６個のＭＯＳＦＥＴＱＤ１，ＱＤ２，ＱＬ１，ＱＬ２及びＱＴ１，ＱＴ２のうち、上記２つのＭＯＳＦＥＴＱＴ１とＱＬ１に対等したものが選ばれて上記入力線及び出力線に接続される。しかも、本願において特徴的なことは、複数のメモリセル分に対応した複数の上記ＭＯＳＦＥＴが上記同様に接続される。つまり、上記入力線と出力線には、複数のメモリセル分に対応した上記ＭＯＳＦＥＴＱＴ１，ＱＬ１に対応したものが並列形態に接続される。

読み出しダミービット６は、前記書き込みビッ５トと同様に前記図１０に示したメモリセルを構成する各回路素子と同じ形態で形成された素子がそのまま用いられる。メモリマットＭＡＴ０１の相補ビット線のうちの一方、例えば反転ビット線ＢＢに対応した配線を用いて選択信号ＴＥを伝える選択線が構成される。上記相補ビット線のうちの他方である非反転ビット線ＢＴに対応した配線を用いて出力信号ＲＤＭの出力線が構成される。上記出力線と回路の接地電位の間には、前記図１０のメモリセルを構成するＮチャネル型駆動ＭＯＳＦＥＴＱＤ１とアドレス選択ＭＯＳＦＥＴＱＴ１に対応したＭＯＳＦＥＴのソース−ドレイン経路が直列形態に接続される。上記アドレス選択ＭＯＳＦＥＴＱＴ１に対応したＭＯＳＦＥＴのゲートは、定常的に電源電圧に接続されてオン状態にされている。上記駆動ＭＯＳＦＥＴＱＤ１に対応したＭＯＳＦＥＴのゲートは、上記選択線ＴＥに接続される。つまり、メモリセルを構成する６個のＭＯＳＦＥＴＱＤ１，ＱＤ２，ＱＬ１，ＱＬ２及びＱＴ１，ＱＴ２のうち、上記２つのＭＯＳＦＥＴＱＴ１、ＱＤ１に対応したＭＯＳＦＥＴが選ばれて上記選択線と出力線に接続される。しかも、本願において特徴的なことは、複数のメモリセル分に対応した複数の上記ＭＯＳＦＥＴが上記同様に接続される。つまり、上記選択線と出力線には、複数のメモリセル分に対応した上記ＭＯＳＦＥＴが並列形態に接続される。

通常のメモリセルは、データの記憶や読み出しや書き込みに用いられる複数のセルトランジスタを有する。複数のセルトランジスタは、トランジスタ間で接続されたり、電源線や接地線、ビット線、ワード線に接続されたりしている。読出し及び書込みのダミーセルは、データの書き込みができない。通常のメモリセルに用いられるセルトランジスタを有する。ダミーセルはセル内のトランジスタの接続関係は通常のメモリセルと異なる。また、ダミーセルが通常セルと形状が類似している。さらに、ダミーセルは通常セルと通常同じセルサイズになることが多い。ただし、セルの境界の定義等により変わることもあるため、必ずしも同じ大きさでなくてはならないものではない。セルトランジスタの接続関係が通常とダミーで異なるため、接続配線、接続部等の形状が異なることが多い。

制御回路ＣＯＮＴ（３）には、上記書き込みビット５の入力線及び出力線をプリチャージするＰチャネル型のプリチャージＭＯＳＦＥＴＱＰ１，ＱＰ２、上記読み出しビット６の出力線をプリチャージするＰチャネル型のプリチャージＭＯＳＦＥＴＱＰ３がそれぞれ設けられる。上記読み出しダミービット６の選択線は、読み出し制御信号ＲＥＮ、ブロック選択信号ＢＬＫを受ける論理ゲート回路Ｇ２により読み出しモードと判定され、正規ワード線の選択遅延時間を考慮した遅延時間をインバータ回路列ＤＬ１で形成し、選択信号ＴＥ０を発生させる。この信号ＴＥ０は、ゲート回路Ｇ５を通して上記選択線ＴＥに伝えられる。ゲート回路Ｇ５は、テスト信号ＴＥＳＴにも対応して上記選択信号ＴＥを選択状態にする。上記出力線からの出力信号ＲＤＭの変化を２つのインバータ回路列からなる検知回路で検出し、検知信号ＲＤＭ０を発生させる。この信号ＲＤＭ０はゲート回路Ｇ６に伝えられ、読み出しワードリセット信号ＲＰＬＳが形成される。この信号ＲＰＬＳは、ゲート回路Ｇ９を通してワード線のリセット信号ＲＷＰＬＳとされる。この信号ＲＷＰＬＳは、ゲート回路Ｇ１２、Ｇ１３を制御してアドレス信号ＳＸＡＤＤ〔２０：０〕、ＳＹＡＤＤ〔１５：０〕の出力を停止させる。これにより、選択ワード線が非選択にされる。

上記書き込みダミービット５の入力線は、書き込み制御信号ＤＩＣ、ブロック選択信号ＢＬＫを受ける論理ゲート回路Ｇ１により書き込みモードと判定され、正規ワード線の選択遅延時間を考慮した遅延時間をインバータ回路列ＤＬ１で形成し、書き込みパルスに対応したパルスＲＰＬＳを発生させ、ライトアンプＷＡのＭＯＳＦＥＴを模したＭＯＳＦＥＴＮ１を駆動して入力信号ＷＤＭＢを発生させる。この実施例のＳＲＡＭは、後述するようにクロックの１サイクル中の前半に読み出し動作が行われ、後半に書き込み動作が行われる。それ故、書き込み動作の開始は、上記読み出し制御信号ＲＥＮがロウレベルにされて、これに応じて信号ＴＥ０がハイレベルにされて、読み出しダミービット６を通してＲＤＭがハイレベルにされて読み出し動作が終了したことをゲート回路Ｇ６，Ｇ７で判定する。

上記ゲート回路Ｇ７の出力信号のハイレベルにより、ライトアンプＷＡに対応したＮチャネルＭＯＳＦＥＴＱＮ１がオン状態となり、入力線ＷＤＭＢをロウレベルにする。この入力線ＷＤＭＢのロウレベルが前記ダミービットのＭＯＳＦＥＴを介して出力線ＷＭＤに伝えられる。つまり、前記図１０（Ｂ）のようなメモリセルの書き込み動作と同様な電流経路により電流が流れて、上記記憶ノードに対応した出力線ＷＤＭ０のレベル低下を２つのインバータ回路列からなる検知回路で検出し、検知信号ＷＤＭ０を発生させる。この信号ＷＤＭ０によりゲート回路Ｇ８は、書き込み用ワード線のリセット信号ＲＷＰＬＳを形成する。この信号ＲＷＰＬＳは、上記ゲート回路Ｇ９を通して信号ＲＷＰＬＳをロウレベルにする。この信号ＲＷＰＬＳは、前記同様にゲート回路Ｇ１２、Ｇ１３を制御してアドレス信号ＳＸＡＤＤ〔２０：０〕、ＳＹＡＤＤ〔１５：０〕の出力を停止させる。これにより、選択ワード線が非選択にされる。

ラッチ（Latch)回路ＦＦ１，ＦＦ２は、アドレス信号ＡＸ，ＡＹを上記ＲＰＬＳに対応して取り込む。すなわち、上記ＭＡＴ，ＢＬＫによりメモリマットが選択されたことを検知し、アドレス信号ＡＸ，ＡＹの取り込みが行われる。上記信号ＷＰＬＳに対応してゲート回路Ｇ１０によりライトアンプＷＡを活性化させる信号ＤＩＣＭＲ（図７参照）が形成される。上記信号ＲＰＬＳに対応してゲート回路Ｇ１１によりセンスアンプＳＡを活性化させる信号ＲＥＮＲ（図７参照）が形成される。

図２には、図１のダミービットと制御回路の動作を説明するための波形図が示されている。この実施例では、クロックＲＣＣがロウレベルとなる前半サイクルがリードモード（Read）とされ、上記クロックＲＣＣがハイレベルとなる後半サイクルがライトモード（Write)とされる。上記クロックＲＣＣに対応して読み出し信号ＲＥＮがハイレベルにされる。これに対応して、信号ＰＲＬＳがハイレベルにされ、選択されたメモリマットに対応してアドレス信号ＡＸ／ＡＹが取り込まれてＡＸＬ／ＡＹＬが生成される。上記信号ＰＲＬＳがハイレベルに対応して信号ＲＷＰＬＳがハイレベルにされて、前記取り込まれアドレス信号に対応してワード線ＷＬが選択される。相補ビット線（ＢＴ，ＢＢ）に読み出し信号Ｂite Ｌine が得られる。

上記ワード線ＷＬの選択動作に対応したメモリマットの選択動作と並行して読み出しダミービット６に選択信号ＴＥ（図示せず）が伝えられ、出力線からは信号ＲＤＭが出力されて、ＲＤＭ０がロウレベルになり、これに対応して信号ＰＲＬＳがロウレベルにされる。これに対応してＲＷＰＬＳがロウレベルとなり、上記読み出し動作のワード線ＷＬをロウレベルにリセットする。これと同時に相補ビット線のイコライズ動作が実施される。

クロックＲＣＣの後半サイクルでの書き込み信号ＤＩＣのハイレベルであることと、上記信号ＰＲＬＳのロウレベルへの変化から読み出し動作が終了したことを判定して、信号ＷＰＬＳがハイレベルにされる。これに対応して書き込み用アドレス信号の取り込みが行われ、書き込みのワード線ＷＬの選択が行われる。相補ビット線（ＢＴ，ＢＢ）に書き込み信号Ｂite Ｌine が伝えられる。

上記ワード線ＷＬの選択動作に対応したメモリマットの選択動作と並行して書き込みダミービット５の入力線に書き込み信号が伝えられ、図示しない書き込みの検知信号ＷＤＭ０に対応して信号ＷＲＬＳがロウレベルにされる。これに対応してＲＷＰＬＳがロウレベルとなり、上記書き込み動作のワード線ＷＬをロウレベルにリセットする。これと同時に相補ビット線のイコライズ動作が実施される。この相補ビット線のイコライズ終了と、次の読み出しサイクルまでの時間がサイクルマージンとされる。

この実施例のＳＲＡＭメモリでは、前記のように外部クロックＲＣＣのロウレベルにメモリセルの読み出し、ハイレベルの期間にメモリセルの書き込み動作が行われる仕様を想定している。本実施例の特徴は、読み出しダミービットと書き込みダミービットを有すると同時に、読み出しパルスＲＰＬＳがクロックＲＣＣのロウレベルよりも長い場合に、読み出しアドレス信号を伸張するためのラッチ回路ＦＦ１，ＦＦ２を内部に有する。また、読み出しダミービットから出力されたパルス信号ＲＰＬＳを書き込みダミービットの入力とし、同一メモリアレイにおいて読み出し動作と書き込み動作が連続した場合、書き込みパルスＷＰＬＳは読み出しパルスＲＰＬＳの終了直後としている。本構成によれば、同一メモリアレイにおいてリード−ライトが連続した場合、外部クロックＲＣＣのデューティにかかわらずリードパルスＲＰＬＳ期間を延ばすことが可能となるために、サイクル時間の高速化を図ることが可能となる

この実施例のＳＲＡＭは、ＢＬＫアドレス信号により当該メモリアレイが選択され、且つ読み出し信号ＲＥＮが選択されると読み出しダミービット選択信号ＴＥがダミービットに入力される。ダミービットは、メモリセルと同じ形態で構成され、読み出し電流経路と同等の経路のものが用いられているで、メモリセルトランジスタの実力に応じたパルス幅をもった信号ＲＤＭが制御回路３に返される。制御回路３の論理回路部では、アドレス信号を読み出しダミービットにより返されたパルス幅ＲＰＬＳに変換し、前記図７で説明されたロウデコーダＲＤＥＣ、カラムデコーダＣＤＥＣに入力する。ＲＤＥＣ及びＣＤＥＣでは各アドレス信号をワード線選択信号およびカラム選択信号にデコードする。これにより、ワード線選択信号およびカラム選択信号は読み出しダミービットによって決定された、メモリセルトランジスタの実力に応じたパルス幅とすることができる。

前記説明したように、読み出しダミービットは、ダミービット選択信号ＴＥがハイレベルに選択されるとダミービットのアクセスＭＯＳＦＥＴ（ＱＴ）およびドライバＭＯＳＦＥＴ（ＱＤ）に対応したＭＯＳＦＥＴを通じて出力線ＲＤＭがロウレベルに引き抜かれる。上記信号ＴＥがハイレベルなってから出力線ＲＤＭがロウレベルとなる遅延時間はアクセスＭＯＳＦＥＴ（ＱＴ）およびドライバＭＯＳＦＥＴ（ＱＤ）の実力に依存するため、正規ビットのメモリセルの読み出し時間の実力を反映させた検知信号ＲＤＭ０を得ることができる。

ＢＬＫアドレス信号により当該メモリアレイが選択され、且つ書き込み信号ＤＩＣが選択されると読み出しダミービット選択信号ＰＲＬＳが書き込みダミービットに入力され、メモリセルトランジスタの実力に応じたパルス幅をもった信号ＷＭＤが制御回路３に返されて書き込みパルスＷＰＬＳが生成される。以下、読み出し動作と同様にワード線選択信号およびカラム選択信号は、書き込みダミービットによって決定された、メモリセルトランジスタの実力に応じたパルス幅ＷＰＬＳとすることができる。

前記説明したように、書き込みダミービット選択信号ＷＤＭＢをロウレベルにすると、書き込みダミービットのアクセスＭＯＳＦＥＴ（ＱＴ）を通じて出力線ＷＤＭをロウレベルに引き抜く。出力線ＷＤＭがロウレベルとなる遅延時間は、オン状態のロードＭＯＳＦＥＴ（ＱＬ）とアクセスＭＯＳＦＥＴ（ＱＴ）の比率によって決まることになり、正規ビットにおいてメモリセルの内部ノードが反転する時間の実力を反映している。

この実施例で、書き込みダミービットでは、複数のメモリセルに相当するアクセスＭＯＳＦＥＴや、ロードＭＯＳＦＥＴを用い、読み出しダミービットでは、複数のメモリセルに相当するアクセスＭＯＳＦＥＴ及びドライブＭＯＳＦＥＴを用いている。このことは、実際の正規メモリセルの電流に対して上記複数倍の大きな電流を流すことを意味する。また、上記複数のメモリセル分の合成電流を形成することも意味している。

上記複数倍の大きな電流を用いて検知信号を形成するということは、上記検知信号から書き込みパルスＷＰＬＳや読み出しパルスＲＰＬＳが生成されて、それにより実際に正規メモリセルのワード線がリセットされるまでの時間遅延を補償させることができるという効果がある。つまり、メモリセルに先行して、それ実力に反映された検知信号を形成してメモリセルの読み出し又は書き込みが終了したとほぼ同じタイミングでワード線をリセットさせるようにするものである。つまり、書き込みダミービットや読み出しダミービットにメモリセルと同じものを用いて書き込みパルスＷＰＬＳや読み出しパルスＲＰＬＳを生成したのでは、それを用いて実際のワード線をリセットするまでの時間だけ過剰にワード線を選択状態にしてしまい、それが高速アクセスを阻害する要因になる。

上記複数のメモリセル分の合成電流を形成することは、複数のメモリセルの特性バラツキを吸収させるという効果がある。複数のメモリセルの中には１部に大きな電流を流すものや小さな電流しか流さないものが存在しても、上記のようにそれらを合成されせると平均的なメモリセルに対応した電流を形成することができる。つまり、メモリセルの平均的な実力に相当した書き込みパルスＷＰＬＳや読み出しパルスＲＰＬＳを生成することができる。このようなパルスＷＰＬＳや読み出しパルスＲＰＬＳにより、書き込みや読み出しが不能なものは不良品として排除する。特定のワード線やビット線に書き込みや読み出しが不能なセルが存在するなら、欠陥メモリセルとして冗長回路に置き換えられる。

特許文献１のように１つのダミー素子で、タイミングを代表させると、１つのダミー素子の特性バラツキがそのままタイミング調整を行うこととなる。したがって、ダミー素子の特性により極端に短いタイミング調整を行うと、メモリセルの特性に問題がなくとも大半がエラーとして判定されてしまう。逆に、ダミー素子の特性により極端に長いタイミング調整を行うこととなると、内部メモリ回路としては正常でも、外部から短い周期のクロックに同期して動作させるとエラーになってしまうという問題が生じる。本願発明では、このようなタイミング調整を行うダミー素子の特性バラツキに依存せず、安定して信頼性の高いメモリタイミング制御を行うことが可能となる。つまり、本願実施例のＳＲＡＭでは、設計通りの周期での書き込みや読み出しを行って、それで書き込みや読み出しに不良が発生すればメモリセルの特性不良とすることができる。

図１１には、読み出しダミービットとそれが設けられるメモリマットの一実施例の回路図が示されている。この実施例では、出力線ＲＤＭに接続されるダミーセルの数が選択信号ＲＤＣ０、ＲＤＣ１、ＲＤＣ２により選択可能にされる。この実施例では、上記選択信号ＲＤＣ０、ＲＤＣ１、ＲＤＣ２によりダミーセルの数が可変にされることを例示的に示すものである。選択信号ＲＤＣ０、ＲＤＣ１、ＲＤＣ２のうち１つのみが選択されてダミーセルが１つでもよいということを意味するものではない。読み出しダミービット６の形成エリアに設けられるダミーセルＤＭＣのうち、上記読み出しパルスＰＲＬＳを形成するのに使用しないワード線２５５等に対応した素子は、出力線ＲＤＭの寄生容量がビット線ＢＴ等の寄生容量と同じになるように出力線ＲＤＭに接続されている。これの寄生容量を付加するために設けられたＭＯＳＦＥＴは、定常的にオフ状態にされるようＮチャネルＭＯＳＦＥＴのゲートが回路の接地電位点に接続されている。更に、ワード線選択回路ＳＷＤ側には、読み出しダミービット６を構成する素子が、正規メモリセルＭＣを構成する素子と同等のパターン依存性を持つようにするための形状ダミーＰＤが設けられる。

図１２には、書き込みダミービットとそれが設けられるメモリマットの一実施例の回路図が示されている。この実施例では、出力線ＷＤＭに接続されるダミーセルの数が選択信号ＷＤＣ０、ＷＤＣ１、ＷＤＣ２により選択可能にされる。この実施例では、上記選択信号ＷＤＣ０、ＷＤＣ１、ＷＤＣ２によりダミーセルの数が可変にされることを例示的に示すものである。選択信号ＷＤＣ０、ＷＤＣ１、ＷＤＣ２のうち１つのみが選択されてダミーセルが１つでもよいということを意味するものではない。書き込みダミービット５の形成エリアに設けられるダミーセルＤＭＣのうち、上記書き込みパルスＷＲＬＳを形成するのに使用しないワード線ＷＬ２５５等に対応した素子は、出力線ＷＤＭの寄生容量がビット線ＢＴ等の寄生容量と同じになるように出力線ＷＤＭに接続されている。これの寄生容量を付加するために設けられたＭＯＳＦＥＴは、定常的にオフ状態にされるようＮチャネルＭＯＳＦＥＴのゲートが回路の接地電位点に接続されている。更に、ワード線選択回路ＳＷＤ側には、書き込みダミービット５を構成する素子が、正規メモリセルＭＣを構成する素子と同等のパターン依存性を持つようにするための形状ダミーＰＤが設けられる。

この実施例では、前記図１のＭＯＳＦＥＴＱＮ１は、ＭＯＳＦＥＴＱＮ１’とＱＮ１”の直列回路から構成される。ＭＯＳＦＥＴＱＮ１’は、前記図９のライトアンプのＭＯＳＦＥＴＱ１に相当するものであり、ＭＯＳＦＥＴＱＮ１”は、前記９のカラムスイッチＭＯＳＦＥＴＱ５に相当するものである。前記図１等では、それを１つのＭＯＳＦＥＴＱＮ１に置き換えたものである。したがって、図１等においても、この実施例のように２つのＭＯＳＦＥＴＱＮ１’とＱＮ１”で構成してもよい。

図１３には、メモリセルの素子レイアウト図が示されている。破線で囲まれた部分が拡散層である。２つのＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）形成領域を挟んで２つのＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）を形成する領域が配置される。前記駆動ＭＯＳＦＥＴＱＤ１と負荷ＭＯＳＦＥＴＱＬ１（ＱＮ２とＱＬ２も同様）は、ゲート電極Ｇが共通化されている。上記駆動ＭＯＳＦＥＴＱＤ１とアドレス選択ＭＯＳＦＥＴＱＴ１（ＱＤ２とＱＴ２も同様）は、拡散層ソース，ドレインＳ，Ｄが共通化されている。これらの共通化されたゲートＧと拡散層は、第１層目配線Ｍ１により接続されて、メモリセルＭＣが形成される。アドレス選択ＭＯＳＦＥＴの他方のソース，ドレインは、上記配線層Ｍ１を介して図示しないビット線ＢＢとＢＴに接続され、ゲートは上記Ｍ１を介して図示しないワード線ＷＬに接続される。同図に示したＣＯＮは、拡散層と配線層Ｍ１とを接続するコンタクト部、ゲート電極層と配線層Ｍ１とを接続するコンタクト部を示している。コンタクト部は、上と下の層の配線等を隔てる層間絶縁膜に設けられた穴であり、穴の中に金属等の導電物質が埋め込まれており、上と下の層を接続する。

図１４には、図１１の回路図に対応した一実施例の素子レイアウト図が示されている。前記図１３に示したようなメモリセルＭＣが同図の縦方向に並んで配置される。同図には、ワード線ＷＬ０〜ＷＬ２に対応したメモリマットが例示的に示されている。ダミーセルは、図１３のようなメモリセルの拡散層及びゲート層を同じくし、第１層目配線Ｍ１のパターンを変更して、選択線ＴＥに接続するノード、出力線ＲＤＭに接続するノードが形成される。この各ノードは、同図に横方向に延長される相補ビット線ＢＢ，ＢＴを構成する配線層に接続されて、選択線ＴＥ及び出力線ＲＤＭが形成される。形状ダミーＰＤは、正規メモリセル側のパターンと対称的になるように拡散層、ゲート電極及び配線層Ｍ１が設けられる。

図１５には、図１２の回路図に対応した一実施例の素子レイアウト図が示されている。前記図１３に示したようなメモリセルＭＣが同図の縦方向に並んで配置される。同図には、ワード線ＷＬ０〜ＷＬ２に対応したメモリマットが例示的に示されている。ダミーセルは、図１３のようなメモリセルの拡散層及びゲート層を同じくし、第１層目配線Ｍ１のパターンを変更して、入力線ＷＤＭＢに接続するノード、出力線ＷＤＭに接続するノードが形成される。この各ノードは、同図に横方向に延長される相補ビット線ＢＢ，ＢＴを構成する配線層に接続されて、入力線ＷＤＭＢ及び出力線ＷＤＭが形成される。形状ダミーＰＤは、正規メモリセル側のパターンと対称的になるように拡散層、ゲート電極及び配線層Ｍ１が設けられる。

図１６には、この発明に係る書き込みダミービットの他の一実施例の回路図が示されている。この実施例では、１８個のメモリセルに対応した前記ＭＯＳＦＥＴＱＴが入力線ＷＤＭＢに接続される。そして、出力線ＷＤＭには、上記１８個のメモリセルに対応した前記ＭＯＳＦＥＴＱＴ及びＱＬが接続される。また、６個のメモリセルに対応した上記ＭＯＳＦＥＴＱＴが選択信号ＷＤＭＣ０により追加可能にされる。ＰチャネルＭＯＳＦＥＴＱＬのゲートは、電源電圧ＶＤＤが印加されて定常的にオフ状態にされる。１６個のメモリセルに対応した上記ＭＯＳＦＥＴＱＴが選択信号ＷＤＭＣ１により追加可能にされる。２４個のメモリセルに対応した上記ＭＯＳＦＥＴＱＴが選択信号ＷＤＭＣ２により追加可能にされる。

上記選択信号ＷＤＭＣ２〜０をすべて選択にすると、最大で６４個のメモリセルに対応したＭＯＳＦＥＴＱＴを上記入力線ＷＤＭＢと出力線ＷＤＭに接続することができる。つまり、選択信号ＷＤＭＣ２〜０の組み合わせにより、最小が１８個、２４個、３４個、４０個、４２個、４８個、５８個、最大６４個のいずれかを選択することができる。前記図５のようにワード線が２６４本ある場合には、相補ビット線に接続される残り２００個のメモリセルに対応した素子は、それがオフ状態となるようにされて、上記入力線ＷＤＭＢに接続される。これにより、上記入力線ＷＤＭＢは、相補ビット線ＢＢと同じ寄生容量を持つようにされる。

図１７には、この発明に係る書き込みダミービットの更に他の一実施例の回路図が示されている。この実施例では、１８個のメモリセルに対応した前記ＭＯＳＦＥＴＱＴが入力線ＷＤＭＢに接続される。このうち、８個のメモリセルに対応した負荷ＭＯＳＦＥＴＱＬのゲートに回路の接地電位ＶＳＳが供給されてオン状態にされる。他の構成は、前記図１５と同様である。つまり、前記反転書き込み条件に近似せさるために上記ＰチャネルＭＯＳＦＥＴＱＬが８個分オン状態にされる。実際のメモリセルでは、書き込み状態とともにＰチャネルＭＯＳＦＥＴＱＬがオン状態からオフ状態に切り換わるが、この実施例ではそれに近似させるためにオフ状態のＭＯＳＦＥＴを１０個とオン状態のＭＯＳＦＥＴを８個のように振り分けて上記反転書き込み状態に近づけるものである。

前記図１６及び図１７の選択信号ＷＤＭＣ２〜０は、例えばヒューズの選択的な切断により形成される。メモリチップをウェハ上に形成した時点で動作タイミングを判定し、レーザー光線等によるヒューズの選択的な切断により、個々のチップに対応して最適なパルスＷＰＬＳ、ＲＰＬＳを選ぶようにする。ヒューズを電気的に切断できるようにするならは、ＳＲＡＭ出荷前に上記パルス幅を設定することができる。あるいは、電気的に書き込み可能なＲＯＭを設けておいて、電気的な書き込みにより上記選択信号ＷＤＭＣ２〜０を形成するようにしてもよい。このことは、読み出しダミービット６のダミーセルについても同様である。

図１８は、ＳＲＡＭのメモリセルの一般的な動作を説明するためのタイミング図が示されている。図１８（Ａ）は、リードサイクルが示されている。リードサイクルでのワードパルス幅Ｔ１はビット線がセンスアンプで正しく増幅できる振幅になる時間を確保する必要がある。ビット線の振幅は小さいためイコライズ時間Ｔ２は短くて良い。

図１８（Ｂ）は、ライトサイクルが示されている。この例では、メモリセルの内部ノードが反転する時間は、ビット線が前記図１８（Ａ）に示したセンスアンプで正しく増幅できる振幅になる時間Ｔ１より一般的に短いので、Ｔ３＜Ｔ１で良い。一方、ライトサイクルでは、ビット線はフル振幅となるため、ライトサイクルでのビット線イコライズ時間Ｔ４はリードサイクルでのビット線イコライズ時間Ｔ２より長い時間を必要とする。

同図の例では、Ｔ１＋Ｔ２からなるリードサイクルに要する時間は、Ｔ３＋Ｔ４からなるライトサイクルよりも長いので、メモリサイクルを読み出しダミービットで設定しても、ライトサイクルでは問題にならない。しかし、メモリセルの反転動作の時間が長く、しかも上記イコライズＴ４に長い時間がかかるケースでは、メモリサイクルを書き込み動作要する時間に設定する必要がある。この場合には、書き込みダミービットを用いてメモリサイクルを設定すればよい。また、上記のように書き込み時間が短くて良いということは、メモリセルでのデータ保持能力が小さいことを意味する。高信頼性化等のために、データ保持能力を大きくすると、言い換えると、前記図１０の負荷ＭＯＳＦＥＴＱＬ１、ＱＬ２からの電流を大きくして安定化を優先させたものでは、上記ライトサイクルがリードサイクルよりも長くなることが予測される。この場合には、書き込みダミーセルによって、メモリサイクルを決定されるようにしてもよい。

この実施例のようにクロックの１サイクル中にリードサイクルとライトサイクルとが連続して実施される仕様では、この実施例のように読み出しダミービットと書き込みダミービットの両方を設け、図１８に示した特性を有するメモリセルにおいては、１サイクル中にリードサイクルに長い時間を割り当てることにより、リードサイクルとライトサイクルを合わせた１サイクルでの時間を短くすること、言い換えるとこのような仕様のメモリアクセスの高速化を図ることができる。

図１９には、正規メモリセルの一実施例の説明図が示されている。図１９（Ａ）には、回路パターンが示され、図１９（Ｂ）には、素子の相互接続が示されている。図１９（Ａ）のコンタクトＣ１〜Ｃ１２は、図１９（Ｂ）のコンタクトＣ１〜Ｃ１２に対応している。図１９（Ａ）は、前記図１３と同様であるので説明を省略する。図１９（Ｂ）において、太線は、アルミニュウム等の第１層金属配線Ｍ１を示している。

図２０には、読み出しダミーセルの一実施例の説明図が示されている。図２０（Ａ）には回路パターンが示されて、図２０（Ｂ）には素子の相互接続が示されている。下地の拡散層及びゲート電極は、前記図１９の正規メモリセルと同じであるが、配線Ｍ１による接続が以下の点で図１９の正規メモリセルの接続と異なる。コンタクトＣ２とＣ３が配線Ｍ１で接続されてＭＯＳＦＥＴＱＴ１のドレインとソースが接続される。コンタクトＣ３とＣ５は接続されず、コンタクトＣ５とＣ６が接続されて、ＭＯＳＦＥＴＱＬ１のドレインとソースが接続される。コンタクトＣ８とＣ１０が接続されず、コンタクトＣ７、Ｃ８及びＣ９と接続されてＭＯＳＦＥＴＱＬ２のソース及びドレインを接地線ＶＳＳに接続させる。このときコンタクトＣ７は上層のＶＤＤと接続させない。そして、コンタクトＣ１０は設けない。これにより、前記説明したような１つの読み出しダミーセルを形成することができる。

図２１には、書き込みダミーセルの一実施例の説明図が示されている。図２１（Ａ）には、回路パターンが示され、図２１（Ｂ）には素子の相互接続が示されている。下地の拡散層及びゲート電極は、前記図１９の正規メモリセルと同じであるが、配線Ｍ１による接続が以下の点で図１９の正規メモリセルの接続と異なる。コンタクトＣ３とＣ４が配線Ｍ１で接続されてＭＯＳＦＥＴＱＤ１のソースとドレインが接続される。コンタクトＣ８とＣ１０は接続されず、コンタクトＣ７，Ｃ８及びＣ９が接続されてＭＯＳＦＥＴＱＬ２のソース及びドレインを接地線ＶＳＳに接続させる。このとき、上記コンタクトＣ７を上層のＶＤＤには接続させない。コンタクトＣ１０とＣ１１が配線Ｍ１により接続され、ＭＯＳＦＥＴＱＴ２のソースとドレインとが接続される。これにより、前記説明したような１つの書き込みダミーセルを形成することができる。

図２２には、この発明に係るＳＲＡＭの応用例の概念図が示されている。ＰＣは、パーソナルコンピュータであり、支社Ａにおいては部門Ａ〜Ｂ毎にＬＡＮにより相互に接続される。また、支社Ａの部門間のＬＡＮはルータにより相互により接続される。また、支社Ａ〜Ｃは、ルータを介してインターネットにより相互に接続される。この実施例のＳＲＡＭは、上記ルータに搭載されており、パーソナルコンピュータＰＣ同士のデータ転送を行う中継メモリとして使用される。

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ダミーセルは通常セルと形状が類似していればよい。ダミーセルは通常セルと通常同じセルサイズになることが多いが、必ずしも全く同じ大きさでなくてはならないものではなく、製造上の誤差等は当然に許容される。そして、通常セルが複数のセルトランジスタを有し、ダミーセルも前記複数のセルトランジスタのいくつか（全部または一部）を含み、通常セルのトランジスタの接続関係と異なる接続関係である。メモリマットの構成は、種々の実施形態を採ることができる。制御回路３において、前記読み出しダミービット及び書き込みダミービットをアクセスし、その出力信号よりメモリセルの選択タイミング信号を形成する論理構成は、種々の実施形態を採ることができる。

この発明は、スタティック型メモリセルを備えた半導体記憶装置に広く利用することができる。

１…メモリマット、２…ワード線選択回路、３…制御回路、４…ＹＳＷ／ＳＡ／ＷＡ
５…書き込みダミービット、６…読み出しダミービット、７…メモリ、８…レジスタ及びドライバ、９…信号バス
ＭＡＴ００〜ＭＡＴ７１…メモリマット、Ｇ１〜Ｇ１３…ゲート回路、ＤＬ１，ＤＬ２…遅延回路、ＦＦ１，ＦＦ２…ラッチ回路、
Ｑ１〜Ｑ６…ＭＯＳＦＥＴ、ＱＤ１，ＱＤ２…駆動ＭＯＳＦＥＴ（ドライブＭＯＳＦＥＴ）、ＱＴ１，ＱＴ２…アドレス選択ＭＯＳＦＥＴ（アクセスＭＯＳＦＥＴ）、ＱＬ１，ＱＬ２…負荷ＭＯＳＦＥＴ（ロードＭＯＳＦＥＴ）。

Claims (3)

1. 複数のトランジスタが接続されて構成され、データが保持可能なメモリセルが行列状に並べられたメモリセル群と、
   対応の行の前記メモリセルに接続された複数のワード線と、
   対応の列の前記メモリセルに接続された複数の一対のビット線とをそれぞれが有し、
   一方のメモリセル群内のメモリセルへのデータ書込み動作もしくは読出し動作が行われる選択状態の場合には、他方のメモリセル群は非選択状態にある、第１と第２のメモリセルアレイと、
   上記メモリセルとは複数のトランジスタの接続関係が異なり、上記第１のメモリセルアレイの列に隣接して列状に設けられ、上記第１のメモリセルアレイ内のメモリセルへのデータ書込み動作および上記第２のメモリセルアレイ内のメモリセルへのデータの書き込み動作のいずれにおいても活性化される複数の第１ダミーセルと、
   上記メモリセルとは複数のトランジスタの接続関係が異なり、上記第２のメモリセルアレイの列に隣接して列状に設けられ、上記第１のメモリセルアレイ内のメモリセルからのデータ読出し動作および上記第２のメモリセルアレイ内のメモリセルからのデータの読出し動作のいずれにおいても活性化される複数の第２ダミーセルと、
   を有する、半導体記憶装置。
2. 請求項１において、
   前記第１と第２ダミーセルは、前記第１と第２のメモリセルアレイに挟まれるように配置され、
   前記第１と第２ダミーセルに挟まれるように、前記第１および第２のメモリセルアレイのワード線を選択するワード選択回路がそれぞれ配置され、
   前記第１および第２のメモリセルアレイのビット線対を選択するカラム選択回路がそれぞれ前記第１および第２のメモリセルアレイの行に隣接するように配置され、
   前記第１、第２ダミーセルを制御する制御回路は、カラム選択回路に挟まれるように配置された半導体記憶装置。
3. 請求項１又は２において、
   上記第１ダミーセルは、上記一対のビット線に対応した第１入力線と第１出力線との間に、複数個分のメモリセルに対応し、メモリセルとは接続関係が異なるトランジスタが並列形態に接続されて構成され、
   上記第２ダミーセルは、上記一対のビット線に対応した第２入力線と第２出力線との間に、複数個分のメモリセルに対応し、メモリセルとは接続関係が異なるトランジスタが並列形態に接続されて構成された、半導体記憶装置。

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