JP4408610B2 - スタティック型半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はスタティック型半導体記憶装置に関し、特に、ワード線と第１および第２のビット線との交差部に配置されたメモリセルと、ワード線と第１および第２のダミービット線との交差部に配置されたダミーメモリセルとを備えたスタティック型半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、スタティックランダムアクセスメモリ（以下、ＳＲＡＭと称す）の高速化および低消費電力化を図るために、ダミーメモリセルを用いる方法が提案されている。たとえば特開平１１−３３９４７６号公報では、アドレス信号に対応するワード線が選択レベルにされると正規のメモリセルと同時に活性化されて所定の読出信号を出力するダミーメモリセルを設けた方法が開示されている。この方法によれば、ワード線が選択レベルにされると、そのワード線に対応するダミーメモリセルによって読出信号のレベルが変化する。その読出信号のレベル変化に応答して、ワード線を非選択レベルに立下げたり、センスアンプを活性化させてデータ信号を読出したりしている。これにより、余分なビット線の放電をなくして低消費電力化を図ったり、センスアンプの活性化タイミングやプリチャージの活性化タイミングを最適化することで読出サイクルタイムの短縮化が図られている。
【０００３】
【発明が解決しようとする課題】
通常、メモリセルの高集積化を図るためメモリセル内のトランジスタサイズは極力小さくされているので、ビット線の電位がメモリセルによって引下げられるときの電位変化速度は遅く、ビット線対間の電位差は微小になる。このため、ビット線対間のわずかな電位差を検知して読出データ信号を検出するための高感度の差動型センスアンプ回路が用いられ読出動作の高速化が図られている。しかし、特開平１１−３３９４７６号の方法では、選択されたワード線によって活性化されるダミーメモリセルは１つのみであるため、ダミーメモリセルからの読出信号を伝搬する信号線すなわちダミービット線の電位変化のタイミングは、正規のビット線の電位変化のタイミングと同じになってしまう。これでは、ダミービット線の電位変化も微小となるため、たとえばインバータのようなレベル検知回路で読出信号を検知しようとすると、ダミービット線がそのインバータのしきい値電位以下まで引抜かれるまでの長い時間を必要としてしまい、最適なタイミングを得ることはできないという問題がある。
【０００４】
また、活性化されるダミーメモリセルが１つのみであると、選択されたダミーメモリセルの引抜き電流のばらつきと正規のメモリセルの引抜き電流のばらつきを考慮したマージンを確保する必要がある。スケーリングが進みより微細加工がなされるようになると、仕上がり形状のばらつきや不純物注入の注入量のばらつき度合が大きくなり、トランジスタ特性のばらつきが大きくなる。低電圧化が進むとそのばらつきの度合は一層大きくなる。そのため、ダミーメモリセル内のトランジスタの特性がセル間でばらついてしまう。たとえば、ある選択駆動されたワード線によって活性化されるダミーメモリセルは、トランジスタ特性が良い方にばらついてダミービット線の電位が早く変化し、逆に正規のメモリセルのトランジスタ特性が悪い方にばらついて正規のビット線の電位が緩く変化したとすると、ワード線を立下げるタイミングやセンスアンプを活性化させるタイミングが早すぎて誤動作してしまう危険性がある。これを避けるために、最悪条件でも安定して動作するようにマージンを確保しようとすると、読出信号の検知タイミングがますます遅くなってしまい、望むような高速化、消費電力化が図れないという問題がある。
【０００５】
ある文献（ISSCC2001, “Universal-Vdd 0.65V-2.0V 32kbyte Cache using Voltage-Adapted Timming-Generation Scheme and a Super-Balanced Cell”）では、上述の問題点を考慮して、複数のダミーメモリセルでダミービット線を引抜き、トランジスタ特性のばらつきを平均化して読出信号の出力タイミングを早くする工夫がなされている。しかし、この文献では、ダミーメモリセルはダミーワード線によって活性化されるため、正規のメモリセルが活性化されるタイミングよりも早いタイミングでダミービット線が引抜かれている。したがって、ばらつきに対してはダミーメモリセル複数個で引抜き速度を平均化することでマージンを高くしているが、ダミーワード線および正規のワード線の立上げタイミングの差を考慮して設計しなければならず、メモリセルアレイの構成が変わるとタイミングを再設計する必要があるという問題があった。これは、システムＬＳＩなどで要求される多様なビット・ワード構成に対応するには、個別にタイミングを最適に設計する必要があり、膨大な設計、開発期間を必要としてしまう。
【０００６】
それゆえに、この発明の主たる目的は、動作タイミングを容易に最適化することができ、動作マージンが高いスタティック型半導体記憶装置を提供することである。
【０００７】
【課題を解決するための手段】
この発明に係るスタティック型半導体記憶装置は、ワード線と第１および第２のビット線との交差部に配置されたメモリセルと、ワード線と第１および第２のダミービット線との交差部に配置されたダミーメモリセルと、第１のダミービット線の電位に応じて読み出し動作を制御する制御信号を生成する制御信号生成回路とを備えたスタティック型半導体記憶装置である。メモリセルは、第１および第２のＰチャネルロードＭＯＳトランジスタと、第１および第２のＮチャネルドライバＭＯＳトランジスタと、第１および第２のＮチャネルアクセスＭＯＳトランジスタとを含む。ダミーメモリセルは、第１および第２のＰチャネルロードＭＯＳトランジスタに対応して設けられた第１および第２のＮチャネルＭＯＳトランジスタと、第１および第２のＮチャネルドライバＭＯＳトランジスタに対応して設けられた第３および第４のＮチャネルＭＯＳトランジスタと、第１および第２のＮチャネルアクセスＭＯＳトランジスタに対応して設けられた第５および第６のＮチャネルＭＯＳトランジスタとを含み、ワード線が選択レベルにされたことに応じて、プリチャージされた第１のダミービット線の電位を第１、第３および第５のＮチャネルＭＯＳトランジスタを介して引下げる。メモリセルの配線層に形成されたゲート電極の配置とダミーメモリセルの配線層に形成されたゲート電極の配置とは同一である。
【０００８】
好ましくは、メモリセルにおいて、第１のＰチャネルロードＭＯＳトランジスタと第１のＮチャネルドライバＭＯＳトランジスタは第１の電源電位を供給する第１の電源ラインと第１の電源電位よりも低い第２の電源電位を供給する第２の電源ラインとの間に直列接続されて第１のインバータを構成する。第２のＰチャネルロードＭＯＳトランジスタと第２のＮチャネルドライバＭＯＳトランジスタは第１および第２の電源ライン間に直列接続されて第２のインバータを構成する。第１のインバータの出力ノードと第２のインバータの入力ノードとが接続され、第１のインバータの入力ノードと第２のインバータの出力ノードとが接続される。第１のＮチャネルアクセスＭＯＳトランジスタは、第１のインバータの出力ノードと第１のビット線との間に接続され、そのゲート電極はワード線に接続される。第２のＮチャネルアクセスＭＯＳトランジスタは、第２のインバータの出力ノードと第２のビット線との間に接続され、そのゲート電極はワード線に接続される。第１および第３のＮチャネルＭＯＳトランジスタは、所定のノードと第２の電源ラインとの間に並列接続され、それらのゲートはともに第１の電源ラインに接続される。第５のＮチャネルＭＯＳトランジスタは、第１のダミービット線と所定のノードとの間に接続され、そのゲートはワード線に接続される。
【０００９】
また好ましくは、第２および第４のＮチャネルＭＯＳトランジスタのゲートはともに所定のノードに接続される。第２、第４および第６のＮチャネルＭＯＳトランジスタの第１の電極は第１および第３のＮチャネルＭＯＳトランジスタのゲートに接続される。
【００１０】
また好ましくは、メモリセルの配線層において、第１のＰチャネルロードＭＯＳトランジスタと第１のＮチャネルドライバＭＯＳトランジスタは共通の第１のゲート電極を有し、第２のＰチャネルロードＭＯＳトランジスタと第２のＮチャネルドライバＭＯＳトランジスタは共通の第２のゲート電極を有し、第１のＮチャネルアクセスＭＯＳトランジスタは第３のゲート電極を有し、第２のＮチャネルアクセスＭＯＳトランジスタは第４のゲート電極を有する。ダミーメモリセルの配線層において、第１および第３のＮチャネルＭＯＳトランジスタは共通の第５のゲート電極を有し、第２および第４のＮチャネルＭＯＳトランジスタは共通の第６のゲート電極を有し、第５のＮチャネルアクセスＭＯＳトランジスタは第７のゲート電極を有し、第６のＮチャネルアクセスＭＯＳトランジスタは第８のゲート電極を有する。ダミーメモリセルの配線層において、第５〜第７のゲート電極はそれぞれ第１〜第４のゲート電極に対応して配置され、第５〜第７のゲート電極の配置と第１〜第４のゲート電極の配置とは同一である。
【００１３】
また好ましくは、複数行複数列に配列された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数組の第１および第２のビット線と、複数のワード線と交差して設けられた第１および第２のダミービット線と、それぞれ複数のワード線と第１および第２のダミービット線との交差部に設けられた複数のダミーメモリセルとを含むメモリセルアレイと、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択し、そのワード線を選択レベルにしてそのワード線に対応する複数のメモリセルおよびダミーメモリセルを活性化させる行選択回路と、列アドレス信号に従って複数組の第１および第２のビット線のうちのいずれかの組の第１および第２のビット線を選択する列選択回路と、列選択回路によって選択された第１および第２のビット線を介して行選択回路によって活性化されたメモリセルのデータ信号の書込／読出を行なう書込／読出回路とが設けられる。制御信号生成回路は、第１のダミービット線の電位が予め定められたしきい値電位よりも低下したことに応じて制御信号を出力する電位検知回路を含む。
【００１４】
また好ましくは、第１〜第３の組の第１および第２のダミービット線が設けられる。第１の組の第１および第２のダミービット線に対応する各ダミーメモリセルは、対応するワード線が選択レベルにされたことに応じて、プリチャージされた第１の組の第１のダミービット線の電位を第１、第３および第５のＮチャネルＭＯＳトランジスタを介して引下げる。第２の組の第１および第２のダミービット線に対応する各ダミーメモリセルは、対応するワード線が選択レベルにされたことに応じて、プリチャージされた第２の組の第１のダミービット線の電位を第１〜第３および第５のＮチャネルＭＯＳトランジスタを介して引下げる。第３の組の第１および第２のダミービット線に対応する各ダミーメモリセルは、対応するワード線が選択レベルにされたことに応じて、プリチャージされた第３の組の第１のダミービット線の電位を第１〜第５のＮチャネルＭＯＳトランジスタを介して引下げる。さらに、第１〜第３の組の第１のダミービット線のうちのいずれかの組の第１のダミービット線を選択するダミービット線選択回路が設けられる。電位検知回路は、ダミービット線選択回路によって選択された第１のダミービット線の電位がしきい値電位よりも低下したことに応じて制御信号を出力する。
【００１５】
また好ましくは、さらに、複数組の第１および第２のビット線ならびに第１および第２のダミービット線と交差して設けられたスペアワード線と、複数組の第１および第２のビット線とスペアワード線との複数の交差部にそれぞれ設けられた複数のメモリセルと、第１および第２のダミービット線とスペアワード線との交差部に設けられたダミーメモリセルとを含む冗長メモリセルアレイが設けられる。行選択回路は、複数行のうちの不良な行に対応する行アドレス信号を記憶し、入力された行アドレス信号と記憶した行アドレス信号が一致した場合は、入力された行アドレス信号に対応するワード線の代わりにスペアワード線を選択する。
【００１６】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＳＲＡＭの全体構成を示す回路ブロック図である。図１において、このＳＲＡＭは、メモリセルアレイ１、プリチャージ回路４および列選択ゲート６を備える。メモリセルアレイ１は、複数行（図では８行）複数列に配置された複数のメモリセル（ＭＣ）２と、それぞれ８行に対応して設けられた８本のワード線ＷＬ０〜ＷＬ７と、それぞれ複数列に対応して設けられた複数のビット線対ＢＬ，／ＢＬとを含む。各メモリセル２は、対応のワード線ＷＬと対応のビット線対ＢＬ，／ＢＬに接続され、１つのデータ信号を記憶する。
【００１７】
また、メモリセルアレイ１は、８行１列に配置された８つのダミーメモリセル（ＤＣ）３と、ダミービット線対ＤＢＬ，／ＤＢＬとを含む。ダミーメモリセル（ＤＣ）３は、対応のワード線ＷＬとダミービット線対ＤＢＬ，／ＤＢＬに接続され、対応のワード線ＷＬが選択レベルの「Ｈ」レベルにされたことに応じてダミービット線ＤＢＬの電位を「Ｌ」レベルに引下げる。ダミーメモリセル３の電流駆動力は、メモリセル２の電流駆動力よりも大きな値に設定されている。
【００１８】
プリチャージ回路４は、ビット線ＢＬ，／ＢＬ，ＤＢＬ，／ＤＢＬの各々に対応して設けられたＰチャネルＭＯＳトランジスタ５を含む。ＰチャネルＭＯＳトランジスタ５は、電源電位ＶＤＤのラインと対応のビット線ＢＬ，／ＢＬ，ＤＢＬまたは／ＤＢＬの一方端との間に接続され、そのゲートはビット線プリチャージ信号／ＰＲを受ける。ビット線プリチャージ信号／ＰＲが活性化レベルの「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタ５が導通してビット線は「Ｈ」レベルに充電される。
【００１９】
列選択ゲート６は、各ビット線対ＢＬ，／ＢＬに対応して設けられた１対のＮチャネルＭＯＳトランジスタ７，７を含む。ＮチャネルＭＯＳトランジスタ７，７は、それぞれ対応のビット線ＢＬ，／ＢＬの他方端とデータ入出力線ＩＯ，／ＩＯとの間に接続され、そのゲートは対応の列選択線ＣＳＬに接続される。複数の列選択線ＣＳＬのうちの１本の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられると、その列選択線ＣＳＬに対応する列のビット線対ＢＬ，／ＢＬがＮチャネルＭＯＳトランジスタ７，７を介してデータ入出力線対ＩＯ，／ＩＯに接続される。
【００２０】
また、このＳＲＡＭは、行デコーダ８、インバータ９、制御回路１０、列デコーダ１１、書込回路１２および読出回路１３を備える。行デコーダ８は、制御回路１０から与えられた行アドレス信号に従って複数のワード線ＷＬ０〜ＷＬ７のうちのいずれかのワード線を選択し、そのワード線を選択レベルの「Ｈ」レベルにしてそのワード線に対応するダミーメモリセル３および複数のメモリセル２を活性化させる。
【００２１】
インバータ９は、所定のしきい値電位を有し、ダミービット線ＤＢＬの電位がしきい値電位よりも低下したことに応じて信号ＳＥを活性化レベルの「Ｈ」レベルに立上げる。インバータ９は、電位検知回路を構成する。制御回路１０は、インバータ９の出力信号ＳＥと、外部から与えられるクロック信号ＣＬＫ、アドレス信号ＡＤＤおよび制御信号ＣＮＴとに従ってＳＲＡＭ全体を制御する。制御回路１０は、外部アドレス信号ＡＤＤに従って行アドレス信号および列アドレス信号を生成しそれぞれ行デコーダ８および列デコーダ１１に与える。
【００２２】
列デコーダ１１は、制御回路１０から与えられた列アドレス信号に従って複数の列選択線ＣＳＬのうちのいずれかの列選択線ＣＳＬを選択し、その列選択線ＣＳＬを選択レベルの「Ｈ」レベルにしてその列選択線ＣＳＬに対応する列のビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとを結合させる。
【００２３】
書込回路１２および読出回路１３は、ともにデータ入出力線対ＩＯ，／ＩＯに接続される。書込回路１２は、外部から与えられたデータ信号ＤＩを、行デコーダ８および列デコーダ１１によって選択されたメモリセル２に書込む。読出回路１３は、センスアンプを含み、行デコーダ８および列デコーダ１１によって選択されたメモリセル２からの読出データ信号ＤＯを外部に出力する。
【００２４】
図２は、図１に示したＳＲＡＭの読出動作を示すタイムチャートである。図２において、読出動作が開始される前の段階では、すべてのワード線ＷＬ０〜ＷＬ７は非選択レベルの「Ｌ」レベルにされ、ビット線ＢＬ，／ＢＬおよびダミービット線ＤＢＬ，／ＤＢＬの各々はプリチャージ回路４によって「Ｈ」レベルにプリチャージされ、信号ＳＥが「Ｌ」レベルにされている。
【００２５】
クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立上げられて読出動作が開始されると（時刻ｔ１）、ビット線プリチャージ信号／ＰＲが非活性化レベルの「Ｈ」レベルにされてプリチャージ回路４のＰチャネルＭＯＳトランジスタ５が非導通になり、アドレス信号ＡＤＤによって指定された行および列が行デコーダ８および列デコーダ１１によって選択される。選択された行のワード線ＷＬは、「Ｌ」レベルから「Ｈ」レベルに立上げられる。また選択された列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルにされて、その列のビット線対ＢＬ，／ＢＬが列選択ゲート６のＮチャネルＭＯＳトランジスタ７，７を介してデータ入出力線対ＩＯ，／ＩＯに接続される。
【００２６】
たとえば、第１行目のワード線ＷＬ０が「Ｈ」レベルにされたとすると、そのワード線ＷＬ０に接続されている各メモリセル２のデータ信号が対応のビット線ＢＬ，／ＢＬに読出されて、いずれか一方のビット線の電位が徐々に低下する。また、そのワード線ＷＬ０に接続されているダミーメモリセル３が活性化されて、ダミービット線ＤＢＬの電位が徐々に低下する。ダミービット線ＤＢＬの電位が低下する速度は、ビット線ＢＬまたは／ＢＬの電位が低下する速度よりも速くなるように、メモリセル２およびダミーメモリセル３の各々の電流駆動力が設定されている。なお、ダミービット線／ＤＢＬの電位は「Ｈ」レベルのまま変化しない。ダミービット線ＤＢＬの電位が低下して電位検出回路であるインバータ９のしきい値電位よりも低くなると、インバータ９の出力信号ＳＥが「Ｌ」レベルから「Ｈ」レベルに立上げられる。
【００２７】
信号ＳＥが「Ｌ」レベルから「Ｈ」レベルに立上げられると、読出回路１３が活性化されて読出データ信号ＤＯが確定し、ワード線ＷＬ０が「Ｈ」レベルから「Ｌ」レベルに立下げられてメモリセル２およびダミーメモリセル３が非活性化され、ビット線プリチャージ信号／ＰＲが「Ｌ」レベルにされてビット線ＢＬ，／ＢＬおよびダミービット線ＤＢＬ，／ＤＢＬが「Ｈ」レベルにプリチャージされる。
【００２８】
書込動作時は、行アドレス信号によって指定された行のワード線ＷＬが行デコーダ８によって選択レベルの「Ｈ」レベルに立上げられ、その行の各メモリセル２が活性化される。また、列アドレス信号によって指定された列の列選択線ＣＳＬが列デコーダ１１によって選択レベルの「Ｈ」レベルに立上げられ、その列のＮチャネルＭＯＳトランジスタ７，７が導通し、活性化された１つのメモリセル２がビット線対ＢＬ，／ＢＬおよびデータ入出力線対ＩＯ，／ＩＯを介して書込回路１２に接続される。
【００２９】
書込回路１２は、外部から与えられたデータ信号ＤＩに従って、データ入出力線対ＩＯ，／ＩＯのうちの一方のデータ入出力線を「Ｈ」レベルにするとともに他方のデータ入出力線を「Ｌ」レベルにしてメモリセル２にデータ信号ＤＩを書込む。ワード線ＷＬおよび列選択線ＣＳＬが「Ｌ」レベルに立下げられると、メモリセル２にデータ信号ＤＩが記憶される。
【００３０】
図３はメモリセル２の構成を示す回路図である。図３において、このメモリセルＭＣは、負荷トランジスタ（ＰチャネルＭＯＳトランジスタ２１，２２）、ドライバトランジスタ（ＮチャネルＭＯＳトランジスタ２３，２４）およびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ２５，２６）を含む。ＰチャネルＭＯＳトランジスタ２１，２２は、それぞれ電源電位ＶＤＤのラインと記憶ノードＮ１，Ｎ２との間に接続され、各々のゲートはそれぞれノードＮ２，Ｎ１に接続される。ＮチャネルＭＯＳトランジスタ２３，２４は、それぞれ記憶ノードＮ１，Ｎ２と接地電位ＧＮＤのラインとの間に接続され、各々のゲートはそれぞれノードＮ２，Ｎ１に接続される。ＮチャネルＭＯＳトランジスタ２５，２６は、それぞれ記憶ノードＮ１，Ｎ２とビット線ＢＬ，／ＢＬとの間に接続され、各々のゲートはともにワード線ＷＬに接続される。
【００３１】
書込動作時は、書込データ信号ＤＩに応じてビット線ＢＬ，／ＢＬのうちの一方が「Ｈ」レベルにされるとともに他方が「Ｌ」レベルにされる。次いで、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてＮチャネルＭＯＳトランジスタ２５，２６が導通し、ビット線ＢＬ，／ＢＬのレベルがそれぞれ記憶ノードＮ１，Ｎ２に与えられる。記憶ノードＮ１，Ｎ２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルが与えられた場合は、ＭＯＳトランジスタ２１，２４が導通するとともにＭＯＳトランジスタ２２，２３が非導通になり、記憶ノードＮ１，Ｎ２のレベルがＭＯＳトランジスタ２１〜２４によってラッチされる。また、記憶ノードＮ１，Ｎ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルが与えられた場合は、ＭＯＳトランジスタ２２，２３が導通するとともにＭＯＳトランジスタ２１，２４が非導通になり、記憶ノードＮ１，Ｎ２のレベルがＭＯＳトランジスタ２１〜２４によってラッチされる。ワード線ＷＬが非選択レベルの「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタ２５，２６が非導通になって、記憶ノードＮ１，Ｎ２のレベルが保持される。
【００３２】
読出動作時は、図１のプリチャージ回路４によってビット線ＢＬ，／ＢＬの各々が「Ｈ」レベルに充電される。ワード線ＷＬが選択レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ２５，２６が導通する。記憶ノードＮ１，Ｎ２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルがラッチされている場合は、ビット線／ＢＬからＮチャネルＭＯＳトランジスタ２６，２４を介して接地電位ＧＮＤのラインに電流が流出し、ビット線ＢＬ，／ＢＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。記憶ノードＮ１、Ｎ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルがラッチされている場合は、ビット線ＢＬからＮチャネルＭＯＳトランジスタ２５，２３を介して接地電位ＧＮＤのラインに電流が流出し、ビット線ＢＬ，／ＢＬがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。ビット線ＢＬと／ＢＬのレベルを比較することにより、メモリセル２の記憶データが読出される。ワード線ＷＬが非選択レベルの「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタ２５，２６が非導通になってデータの読出が終了する。
【００３３】
図４（ａ）はメモリセル２のレイアウトを示す図であり、図４（ｂ）（ｃ）は図４（ａ）の補足説明図である。図４（ｂ）において、このメモリセル２は、いわゆる横長型メモリセルであって、１つのＮ型ウェルＮＷとその両側に配置されたＰ型ウェルＰＷ，ＰＷの表面に形成される。まず、Ｎ型ウェルＮＷから一方のＰ型ウェルＰＷにわたって図中Ｘ方向に延在するゲート電極ＧＥ１と、Ｎ型ウェルＮＷから他方のＰ型ウェルＰＷにわたって図中Ｘ方向に延在するゲート電極ＧＥ２と、一方のＰ型ウェルＰＷ上に図中Ｘ方向に延在するゲート電極ＧＥ３と、他方のＰ型ウェルＰＷ上に図中Ｘ方向に延在するゲート電極ＧＥ４とがポリシリコン層によって形成される。
【００３４】
次いで、一方のＰ型ウェルＰＷにおいてゲート電極ＧＥ１，ＧＥ３を横切るようにしてＮ型活性層ＮＡ１が形成され、他方のＰ型ウェルＰＷにおいてゲート電極ＧＥ２，ＧＥ４を横切るようにしてＮ型活性層ＮＡ２が形成され、Ｎ型ウェルＮＷにおいてそれぞれゲート電極ＧＥ１，ＧＥ２を横切るようにしてＰ型活性層ＰＡ１，ＰＡ２が形成される。
【００３５】
ゲート電極ＧＥ１とＰ型活性層ＰＡ１、ゲート電極ＧＥ２とＰ型活性層ＰＡ２は、それぞれＰチャネルＭＯＳトランジスタ２１，２２を構成する。ゲート電極ＧＥ１とＮ型活性層ＮＡ１、ゲート電極ＧＥ３とＮ型活性層ＮＡ１は、それぞれＮチャネルＭＯＳトランジスタ２３，２５を構成する。ゲート電極ＧＥ２とＮ型活性層ＮＡ２、ゲート電極ＧＥ４とＮ型活性層ＮＡ２は、それぞれＮチャネルＭＯＳトランジスタ２４，２６を構成する。
【００３６】
次に、Ｎ型活性層ＮＡ１の中央部、Ｐ型活性層ＰＡ１の一方端部およびゲート電極ＧＥ２の一方端部にわたってローカル配線ＬＬ１が第１メタル配線層によって形成されるとともに、Ｎ型活性層ＮＡ２の中央部、Ｐ型活性層ＰＡ１の一方端部およびゲート電極ＧＥ１の一方端部にわたってローカル配線ＬＬ２が第１アルミ配線層によって形成される。ローカル配線ＬＬ１の一方端部とＰ型活性層ＰＡ１およびゲート電極ＧＥ２とは、コンタクトホールＣＨを介して互いに接続されている。ローカル配線ＬＬ２の一方端部とＰ型活性層ＰＡ２およびゲート電極ＧＥ１とは、コンタクトホールＣＨを介して互いに接続されている。ローカル配線ＬＬ１の他方端部とＮ型活性層ＮＡ１、ローカル配線ＬＬ２の他方端部とＮ型活性層ＮＡ２は、それぞれコンタクトホールＣＨ，ＣＨを介して互いに接続される。
【００３７】
また、図中Ｘ方向に延在する複数のメタル配線ＭＬが第１メタル配線層によって形成され、図４（ｃ）に示すように、その上方に図中Ｙ方向に延在するメタル配線ＭＬ′、接地配線ＧＬ、ビット線ＢＬ、電源配線ＶＬ、ビット線／ＢＬ、接地配線ＧＬ、およびメタル配線ＭＬ′が第２メタル配線層によって形成され、さらにその上方にメモリセル２の中央部をＹ方向に横切るワード線ＷＬが第３メタル配線層によって形成される。電源配線ＶＬには電源電位ＶＤＤが与えられ、接地配線ＧＬには接地電位ＧＮＤが与えられる。
【００３８】
Ｐ型活性層ＰＡ１の一方端部（ＰチャネルＭＯＳトランジスタ２１のソース）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して電源配線ＶＬに接続される。Ｐ型活性層ＰＡ２の一方端部（ＰチャネルＭＯＳトランジスタ２２のソース）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して電源配線ＶＬに接続される。
【００３９】
Ｎ型活性層ＮＡ１の一方端部（ＮチャネルＭＯＳトランジスタ２３のソース）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して接地配線ＧＬに接続される。Ｎ型活性層ＮＡ２の一方端部（ＮチャネルＭＯＳトランジスタ２４のソース）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して接地配線ＧＬに接続される。
【００４０】
Ｎ型活性層ＮＡ１の他方端部（ＮチャネルＭＯＳトランジスタ２５のドレイン）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介してビット線ＢＬに接続される。Ｎ型活性層ＮＡ２の他方端部（ＮチャネルＭＯＳトランジスタ２６のドレイン）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介してビット線／ＢＬに接続される。ゲート電極ＧＥ３，ＧＥ４の各々は、コンタクトホールＣＨ、メタル配線ＭＬ、ビアホールＶＨ、メタル配線ＭＬ′およびビアホールＶＨ′を介してワード線ＷＬに接続される。
【００４１】
図５は、ダミーメモリセル３の構成を示す回路図であって、図３と対比される図である。図５を参照して、このダミーメモリセル３が図３のメモリセル２と異なる点は、ＰチャネルＭＯＳトランジスタ２１，２２がそれぞれＮチャネルＭＯＳトランジスタ２７，２８で置換されている点である。ＮチャネルＭＯＳトランジスタ２７は、接地電位ＧＮＤのラインと記憶ノードＮ１との間に接続され、そのゲートは電源電位ＶＤＤのラインおよび記憶ノードＮ２に接続される。ＮチャネルＭＯＳトランジスタ２８は、電源電位ＶＤＤのラインと記憶ノードＮ２との間に接続され、そのゲートは記憶ノードＮ１に接続される。なお、ＮチャネルＭＯＳトランジスタ２５，２６のドレインは、それぞれダミービット線ＤＢＬ，／ＤＢＬに接続されている。
【００４２】
次に、このダミーメモリセル３の動作について説明する。初期状態では、ワード線ＷＬは「Ｌ」レベルにされてＮチャネルＭＯＳトランジスタ２５，２６は非導通状態にされており、ダミービット線ＤＢＬ，／ＤＢＬが「Ｈ」レベルにプリチャージされている。ＮチャネルＭＯＳトランジスタ２３，２７は常時導通して記憶ノードＮ１は「Ｌ」レベルにされ、ＮチャネルＭＯＳトランジスタ２４，２８は常時非導通にされて記憶ノードＮ２は「Ｈ」レベルにされている。
【００４３】
読出動作が開始されると、行アドレス信号によって指定されたワード線ＷＬが「Ｌ」レベルから「Ｈ」レベルに立上げられ、ＮチャネルＭＯＳトランジスタ２５，２６が導通する。これにより、ダミービット線ＤＢＬからＮチャネルＭＯＳトランジスタ２５，２３，２７を介して接地電位ＧＮＤのラインに電流が流出し、ダミービット線ＤＢＬの電位が「Ｈ」レベルから接地電位ＧＮＤに徐々に低下する。このとき、ダミービット線ＤＢＬは並列接続された２つのＮチャネルＭＯＳトランジスタ２３，２７を介して放電されるのに対し、図３で示したようにビット線ＢＬまたは／ＢＬは１つのＮチャネルＭＯＳトランジスタ２３または２４を介して放電されるので、ダミービット線ＤＢＬの電位が低下する速度はビット線ＢＬまたは／ＢＬの電位が低下する速度よりも速くなる。一方、ＮチャネルＭＯＳトランジスタ２４，２８は非導通状態に固定されているので、ＮチャネルＭＯＳトランジスタ２６が導通してもダミービット線／ＤＢＬの電位はプリチャージ電位のまま変化しない。
【００４４】
ダミービット線ＤＢＬが「Ｈ」レベルから「Ｌ」レベルに変化したことが図１のインバータ９によって検知されると、ワード線ＷＬが選択レベルの「Ｌ」レベルに立下げられてＮチャネルＭＯＳトランジスタ２５，２６が非導通になり、ダミービット線ＤＢＬと接地電位ＧＮＤのラインとが電気的に切離される。この後、次の読出動作に備えてダミービット線ＤＢＬ，／ＤＢＬは「Ｈ」レベルにプリチャージされる。
【００４５】
図６（ａ）（ｂ）（ｃ）はダミーメモリセル３のレイアウトを示す図であって、図４（ａ）（ｂ）（ｃ）と対比される図である。図６（ａ）（ｂ）（ｃ）を参照して、ダミーメモリセル３のレイアウトがメモリセル２のレイアウトと異なる点は３つの点である。第１の変更点は、Ｎ型ウェルＮＷが除去されてＰ型活性層ＰＡ１，ＰＡ２がそれぞれＮ型活性層ＮＡ３，ＮＡ４で置換され、ＰチャネルＭＯＳトランジスタ２１，２２がＮチャネルＭＯＳトランジスタ２７，２８で置換されている点である。第２の変更点は、メタル配線ＭＬおよびビアホールＶＨが第１メタル配線層で形成されたローカル配線ＬＬ３で置換され、ＮチャネルＭＯＳトランジスタ２７のソースがコンタクトホールＣＨ、ローカル配線ＬＬ３、メタル配線ＭＬおよびビアホールＶＨを介して接地配線ＧＬに接続されている点である。第３の変更点は、第１メタル配線層で形成されたローカル配線ＬＬ４が追加され、ＮチャネルＭＯＳトランジスタ２３，２７のゲート電極ＧＥ１がコンタクトホールＣＨ、ローカル配線ＬＬ４、メタル配線ＭＬおよびビアホールＶＨを介して電源配線ＶＬに接続されている点である。したがって、ダミーメモリセル３のレイアウトは、ウェル、第１メタル配線層およびビアホールＶＨの形状がメモリセル２と異なるが、ゲート電極ＧＥおよび活性層の形状はメモリセル２と同じである。
【００４６】
この実施の形態１では、ワード線ＷＬが「Ｈ」レベルに立上げられると、ダミービット線ＤＢＬからＮチャネルＭＯＳトランジスタ２５，２３，２７を介して接地電位ＧＮＤのラインに電流が流出するとともに、ビット線ＢＬまたは／ＢＬからＮチャネルＭＯＳトランジスタ２５，２３または２６，２４を介して接地電位ＧＮＤのラインに電流が流出する。したがって、ビット線ＢＬまたは／ＢＬの電位が低下する速度よりもダミービット線ＤＢＬの電位が低下する速度の方が速くなるので、読出回路１３内のセンスアンプを活性化させるタイミングを容易に最適化することができる。また、ワード線ＷＬを「Ｌ」レベルに立下げるタイミングも容易に最適化することができるので、ビット線ＢＬ，／ＢＬの放電による無駄な電力消費を削減することができる。
【００４７】
また、ダミーメモリセル３では、ＮチャネルＭＯＳトランジスタ２５によってダミービット線ＤＢＬに接続された記憶ノードＮ１の電荷を並列接続された２つのＮチャネルＭＯＳトランジスタ２３，２７によって引抜くので、ＮチャネルＭＯＳトランジスタ２３，２７の特性がばらついた場合でもＮチャネルＭＯＳトランジスタ２３，２７の特性が平均化され、ＮチャネルＭＯＳトランジスタ２３，２７の特性のばらつきの程度が低減化される。したがって、動作マージンが高くなる。
【００４８】
また、ダミーセル列を複数個設ける必要がないので、レイアウト面積の増大を小さく抑えることができる。
【００４９】
また、ダミーメモリセル３内の配線とメモリセル２内の配線とを同じにし、１列当りのダミーメモリセル３の数と１列当りのメモリセル２の数とを同じにしたので、ダミービット線ＤＢＬの寄生容量とビット線ＢＬまたは／ＢＬの寄生容量とを一致させることができる。また、ダミーメモリセル３のゲート電極および活性層のレイアウト形状とメモリセル２のゲート電極および活性層のレイアウト形状とを同じにしたので、ダミーメモリセル３内のトランジスタの特性とメモリセル２内のトランジスタの特性とを容易に一致させることができる。したがって、動作タイミングの調整を容易にすることができ、マージンが大きくなる。
【００５０】
以下、この実施の形態１の種々の変更例について説明する。図７のダミーメモリセル３０は、図５のダミーメモリセル３のＮチャネルＭＯＳトランジスタ２８のソースを接地電位ＧＮＤのラインに接続したものである。図８は、ダミーメモリセル３０のレイアウトを示す図である。ダミーメモリセル３０のレイアウトが図６のダミーメモリセル３のレイアウトと異なる点は、（１）ローカル配線ＬＬ４およびメタル配線ＭＬがローカル配線ＬＬ５で置換され、ＮチャネルＭＯＳトランジスタ２８のソースがコンタクトホールＣＨ、ローカル配線ＬＬ５およびビアホールＶＨを介して接地配線ＧＬに接続されている点と、（２）ローカル配線ＬＬ２′の一方端が電源配線ＶＬの下方まで延在し、ＮチャネルＭＯＳトランジスタ２３，２７のゲート電極ＧＥ１がコンタクトホールＣＨ、ローカル配線ＬＬ２′およびビアホールＶＨを介して電源配線ＶＬに接続されている点である。この変更例でも、実施の形態１と同じ効果が得られる。
【００５１】
図９のダミーメモリセル３１は、図７のＮチャネルＭＯＳトランジスタ２４，２８のソースおよびＮチャネルＭＯＳトランジスタ２６のドレインをフローティング状態にしたものである。つまり、ＮチャネルＭＯＳトランジスタ２４，２８は常に非導通にされているので、ＮチャネルＭＯＳトランジスタ２４，２８のソースに電源電位ＶＤＤおよび接地電位ＧＮＤのいずれの電位を与えても、ＮチャネルＭＯＳトランジスタ２４，２８のソースをフローティングさせても同じ結果になる。また、ＮチャネルＭＯＳトランジスタ２６に電流は流れないので、ＮチャネルＭＯＳトランジスタ２６のドレインとダミービット線／ＤＢＬとを接続しても切離しても同じ結果が得られる。
【００５２】
図１０のダミーメモリセル３２は、図９のダミーメモリセル３１のＮチャネルＭＯＳトランジスタ２６のドレインとダミービット線／ＤＢＬとを接続するとともにＮチャネルＭＯＳトランジスタ２６のゲートと接地電位ＧＮＤのラインに接続したものである。つまり、ＮチャネルＭＯＳトランジスタ２６に電流が流れないので、ＮチャネルＭＯＳトランジスタ２６のゲートをワード線ＷＬに接続しても、ＮチャネルＭＯＳトランジスタ２６のゲートを接地電位ＧＮＤのラインに接続してＮチャネルＭＯＳトランジスタ２６を常に非導通にしても同じ結果が得られる。
【００５３】
図１１のダミーメモリセル３３は、図７のダミーメモリセル３０のＮチャネルＭＯＳトランジスタ２４，２８のゲートをＮチャネルＭＯＳトランジスタ２３，２７のゲートに接続し、記憶ノードＮ１とＮ２を接続し、ＮチャネルＭＯＳトランジスタ２８のソースをフローティングさせ、ＮチャネルＭＯＳトランジスタ２６のゲートを接地電位ＧＮＤのラインに接続したものである。図１２は、ダミーメモリセル３３のレイアウトを示す図である。ダミーメモリセル３３のレイアウトは図８のダミーメモリセル３０のレイアウトと異なる点は５つの点である。
【００５４】
第１の変更点は、ゲート電極ＧＥ１の一方端部は図中Ｙ方向に延在してゲート電極ＧＥ１′となり、このゲート電極ＧＥ１′がコンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して電源配線ＶＬ′に接続されている点である。第２の変更点は、ゲート電極ＧＥ２の一方端部が図中Ｙ方向に延在してゲート電極ＧＥ２′となり、そのゲート電極ＧＥ２′がコンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して電源配線ＶＬ′に接続されている点である。
【００５５】
第３の変更点は、ローカル配線ＬＬ１が図中Ｘ方向に延在してローカル配線ＬＬ２′と結合し、記憶ノードＮ１とＮ２が接続されている点である。第４の変更点は、ローカル配線ＬＬ５およびコンタクトホールＣＨが除去されてＮチャネルＭＯＳトランジスタ２８のソースがフローティングされている点である。第５の変更点は、ローカル配線ＬＬ６が追加され、ＮチャネルＭＯＳトランジスタ２６のゲート電極ＧＥ４がコンタクトホールＣＨ、ローカル配線ＬＬ６およびビアホールＶＨを介して接地配線ＧＬに接続されている点である。この変更例では、ワード線ＷＬが「Ｈ」レベルに立上げられると、ダミービット線ＤＢＬが並列接続された３つのＮチャネルＭＯＳトランジスタ２３，２４，２７を介して接地電位ＧＮＤに引下げられるので、ダミービット線ＤＢＬが並列接続された２つのＮチャネルＭＯＳトランジスタ２３，２７を介して接地電位ＧＮＤに引下げられるダミーメモリセル３，３０〜３２に比べ、ダミービット線ＤＢＬの電位低下速度が速くなる。
【００５６】
図１３のダミーメモリセル３４は、図１１のダミーメモリセル３３のＮチャネルＭＯＳトランジスタ２６のドレインとダミービット線／ＤＢＬとを切離したものである。つまり、ＮチャネルＭＯＳトランジスタ２６は常に非導通にされているので、ＮチャネルＭＯＳトランジスタ２６のドレインとダミービット線／ＤＢＬとを接続しても切離しても同じ結果になる。
【００５７】
図１４のダミーメモリセル３５は、図１１のダミーメモリセル３３のＮチャネルＭＯＳトランジスタ２８のソースを接地電位ＧＮＤのラインに接続したものである。図１５は、ダミーメモリセル３５のレイアウトを示す図である。ダミーメモリセル３５のレイアウトは図１２のダミーメモリセル３３のレイアウトと異なる点は、コンタクトホールＣＨおよびローカル配線ＬＬ５が追加され、ＮチャネルＭＯＳトランジスタ２８のソースがコンタクトホールＣＨ、ローカル配線ＬＬ５およびビアホールＶＨを介して接地配線ＧＬに接続されている点である。
【００５８】
この変更例では、ワード線ＷＬが「Ｈ」レベルに立上げられると、ダミービット線ＤＢＬは並列接続された４つのＮチャネルＭＯＳトランジスタ２３，２４，２７，２８を介して接地電位ＧＮＤに引下げられるので、ダミービット線ＤＢＬは並列接続された３つのＮチャネルＭＯＳトランジスタ２３，２４，２７を介して接地電位ＧＮＤに引下げられるダミーメモリセル３３，３４に比べ、ダミービット線ＤＢＬの電位低下速度が速くなる。
【００５９】
図１６のダミーメモリセル３６は、図１４のダミーメモリセル３５のＮチャネルＭＯＳトランジスタ２６のドレインとダミービット線／ＤＢＬとを切離したものである。つまり、ＮチャネルＭＯＳトランジスタ２６は常に非導通にされているので、ＮチャネルＭＯＳトランジスタ２６のドレインとダミービット線／ＤＢＬとを接続しても切離しても同じ結果になる。
【００６０】
図１７は、図１に示したＳＲＡＭのレイアウトを示すブロック図である。図１７において、ダミーメモリセル列１ａ（斜線を施した部分）はメモリセルアレイ１の行デコーダ８側の端部に配置されている。列デコーダ＋プリチャージ回路＋データＩ／Ｏ回路４０は、図１のプリチャージ回路４、列選択ゲート６、インバータ９、列デコーダ１１、書込回路１２および読出回路１３を含む。図１８のＳＲＡＭでは、ダミーメモリセル列１ａはメモリセルアレイ１の行デコーダ８と反対側の端部に配置される。
【００６１】
図１９のＳＲＡＭでは、２組のメモリセルアレイ１，１が設けられ、それらの間に行デコーダ８が配置される。２つのダミーメモリセル列１ａ，１ａは、それぞれ２つのメモリセルアレイ１，１の行デコーダ８側の端部に配置される。２組のメモリセルアレイ１，１に対応してそれぞれ２組の列デコーダ＋プリチャージ回路＋データＩ／Ｏ回路４０が設けられる。
【００６２】
図２０のＳＲＡＭでは、２組のメモリセルアレイ１，１が設けられ、それらの間に行デコーダ８が配置される。２つのダミーメモリセル列１ａ，１ａは、それぞれ２つのメモリセルアレイ１，１の行デコーダ８と反対側の端部に配置される。
【００６３】
図２１のＳＲＡＭでは、１つのメモリセルアレイ１の中央部にダミーメモリセル列１ａが配置される。図２２のＳＲＡＭでは、２組のメモリセルアレイ１，１が設けられ、各メモリセルアレイ１の中央部にダミーメモリセル列１ａが配置される。
【００６４】
図５〜図９に示したダミーメモリセル３，３０，３１は、何ら制約を受けることなく図１７〜図２２のいずれのＳＲＡＭにも適用可能である。図１０〜図１６で示したダミーメモリセル３２〜３６は、図１７〜図２０のいずれのＳＲＡＭにも何ら制約を受けずに適用可能である。ただし、図１０〜図１６のダミーメモリセル３２〜３６は、ＮチャネルＭＯＳトランジスタ２６のゲートを接地配線ＧＬに接続するためのローカル配線ＬＬ６を設ける必要があるため、図２１および図２２のＳＲＡＭに適用する場合は偶数列のダミーメモリセル列を設ける必要がある。
【００６５】
［実施の形態２］
図２３は、この発明の実施の形態２によるＳＲＡＭの全体構成を示す回路ブロック図であって、図１と対比される図である。図２３を参照して、このＳＲＡＭは図１のＳＲＡＭと異なる点は、冗長メモリセルアレイ４１が追加され、行デコーダ８が行デコーダ４２で置換されている点である。
【００６６】
冗長メモリセルアレイ４１は、少なくとも１行分（図では１行分）のダミーメモリセル３、複数のメモリセル２およびスペアワード線ＳＷＬを含む。行デコーダ４２には、不良なメモリセル行の行アドレス信号をプログラムするためのプログラム回路が設けられている。たとえば、第１行目の少なくとも１つのメモリセル２が不良な場合は、第１行目のメモリセル行の行アドレス信号がプログラムされる。行デコーダ４２は、第１行目のメモリセル行の行アドレス信号が入力された場合は、その行のワード線ＷＬ０の代わりにスペアワード線ＳＷＬを選択レベルの「Ｈ」レベルに立上げる。これにより、不良なメモリセル２がスペアのメモリセル２と置換される。
【００６７】
この実施の形態２では、実施の形態１と同じ効果が得られる他、不良なメモリセル行を正常なスペアのメモリセル行で置換することができる。
【００６８】
［実施の形態３］
図２４は、この発明の実施の形態３によるＳＲＡＭの全体構成を示す回路ブロック図であって、図１と対比される図である。図２４を参照して、このＳＲＡＭが図１のＳＲＡＭと異なる点は、メモリセルアレイ１およびプリチャージ回路４がそれぞれメモリセルアレイ４５およびプリチャージ回路４６で置換され、ゲート回路５１〜５３およびＯＲゲート５４が追加されている点である。
【００６９】
メモリセルアレイ４５は、メモリセルアレイ１の端部に２つのダミーメモリセル列を追加したものである。追加された１つのダミーメモリセル列はダミービット線対ＤＢＬ，／ＤＢＬおよび８つのダミーメモリセル３３を含み、追加されたもう１つのダミーメモリセル列はダミービット線対ＤＢＬ，／ＤＢＬおよび８つのダミーメモリセル３５を含む。
【００７０】
プリチャージ回路４６は、プリチャージ回路４に４つのＰチャネルＭＯＳトランジスタ５を追加したものである。４つのＰチャネルＭＯＳトランジスタ５は、それぞれ追加された４本のダミービット線ＤＢＬ，／ＤＢＬ，ＤＢＬ，／ＤＢＬの一方端と電源電位ＶＤＤのラインとの間に接続され、それらのゲートはともにプリチャージ信号／ＰＲを受ける。
【００７１】
ゲート回路５１の一方入力ノードは、ダミーメモリセル３に接続されたダミービット線ＤＢＬの他方端に接続され、その他方入力ノードは信号φａを受ける。ゲート回路５２の一方入力ノードは、ダミーメモリセル３３に接続されたダミービット線ＤＢＬの他方端に接続され、その他方入力ノードは信号φｂを受ける。ゲート回路５３の一方入力ノードは、ダミーメモリセル３５に接続されたダミービット線ＤＢＬの他方端に接続され、その他方入力ノードは信号φｃを受ける。ＯＲゲート５４は、ゲート回路５１〜５３の出力信号を受け、その出力信号は信号ＳＥとして制御回路１０に与えられる。
【００７２】
信号φａ〜φｃの各々が、「Ｈ」レベルまたは「Ｌ」レベルに設定される。信号φａ〜φｃの各々は、外部から導入してもよいし、内部レジスタで生成してもよいし、ヒューズなどによってレベルを選択可能にしてもよい。たとえば、信号φａ〜φｃのうちの信号φａのみが「Ｈ」レベルにされた場合は、ゲート回路５１がインバータとして動作し、ゲート回路５２，５３の出力信号は「Ｌ」レベルに固定される。この場合は、図１のＳＲＡＭと同じ構成になる。
【００７３】
また、たとえば信号φａ〜φｃのうちの信号φｃのみが「Ｈ」レベルにされた場合は、ゲート回路５３がインバータとして動作し、ゲート回路５１，５２の出力信号が「Ｌ」レベルに固定される。この場合はダミーメモリセル３５の並列接続された４つのＮチャネルＭＯＳトランジスタ２３，２４，２７，２８によってダミービット線ＤＢＬが「Ｌ」レベルに引下げられるので、ダミービット線ＤＢＬの電位低下速度が速くなる。
【００７４】
したがって、トランジスタ特性のばらつきがあっても信号φａ〜φｃのレベルを変えることにより、信号ＳＥのレベル変化のタイミングを変えることができる。よって、動作マージンを大きくし、歩留りの向上を図ることができる。
【００７５】
図２５のＳＲＡＭは、図２４のＳＲＡＭに冗長メモリセルアレイ５５を追加したものである。冗長メモリセルアレイ５５は、少なくとも１行分（図では１行分）のダミーメモリセル３，３３，３５、複数のメモリセル２およびスペアワード線ＳＷＬを含む。行デコーダ４２は、不良な行のワード線（たとえばＷＬ０）に対応する行アドレス信号が入力された場合は、そのワード線ＷＬ０の代わりにスペアワード線ＳＷＬを選択レベルの「Ｈ」レベルにする。
【００７６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７７】
【発明の効果】
以上のように、この発明に係るスタティック型半導体記憶装置は、ワード線と第１および第２のビット線との交差部に配置されたメモリセルと、ワード線と第１および第２のダミービット線との交差部に配置されたダミーメモリセルと、第１のダミービット線の電位に応じて読み出し動作を制御する制御信号を生成する制御信号生成回路とを備えたものである。メモリセルは、第１および第２のＰチャネルロードＭＯＳトランジスタと、第１および第２のＮチャネルドライバＭＯＳトランジスタと、第１および第２のＮチャネルアクセスＭＯＳトランジスタとを含む。ダミーメモリセルは、第１および第２のＰチャネルロードＭＯＳトランジスタに対応して設けられた第１および第２のＮチャネルＭＯＳトランジスタと、第１および第２のＮチャネルドライバＭＯＳトランジスタに対応して設けられた第３および第４のＮチャネルＭＯＳトランジスタと、第１および第２のＮチャネルアクセスＭＯＳトランジスタに対応して設けられた第５および第６のＮチャネルＭＯＳトランジスタとを含み、ワード線が選択レベルにされたことに応じて、プリチャージされた第１のダミービット線の電位を第１、第３および第５のＮチャネルＭＯＳトランジスタを介して引下げる。メモリセルの配線層に形成されたゲート電極の配置とダミーメモリセルの配線層に形成されたゲート電極の配置とは同一である。したがって、第１または第２のビット線の電位よりも第１のダミービット線の電位の方が速やかに低下するので、ワード線を非選択レベルにするタイミングなどを容易に最適化することができる。また、第１、第３および第５のＮチャネルＭＯＳトランジスタで第１のダミービット線の電位を引下げるので、ダミーメモリセル内の第１〜第６のＮチャネルＭＯＳトランジスタの特性がばらついた場合でもばらつきを平均化することでばらつきの程度を下げることができ、動作マージンの向上を図ることができる。
【００７８】
好ましくは、メモリセルにおいて、第１のＰチャネルロードＭＯＳトランジスタと第１のＮチャネルドライバＭＯＳトランジスタは第１の電源電位を供給する第１の電源ラインと第１の電源電位よりも低い第２の電源電位を供給する第２の電源ラインとの間に直列接続されて第１のインバータを構成する。第２のＰチャネルロードＭＯＳトランジスタと第２のＮチャネルドライバＭＯＳトランジスタは第１および第２の電源ライン間に直列接続されて第２のインバータを構成する。第１のインバータの出力ノードと第２のインバータの入力ノードとが接続され、第１のインバータの入力ノードと第２のインバータの出力ノードとが接続される。第１のＮチャネルアクセスＭＯＳトランジスタは、第１のインバータの出力ノードと第１のビット線との間に接続され、そのゲート電極はワード線に接続される。第２のＮチャネルアクセスＭＯＳトランジスタは、第２のインバータの出力ノードと第２のビット線との間に接続され、そのゲート電極はワード線に接続される。第１および第３のＮチャネルＭＯＳトランジスタは、所定のノードと第２の電源ラインとの間に並列接続され、それらのゲートはともに第１の電源ラインに接続される。第５のＮチャネルＭＯＳトランジスタは、第１のダミービット線と所定のノードとの間に接続され、そのゲートはワード線に接続される。この場合は、ワード線が選択レベルにされると第５のＮチャネルＭＯＳトランジスタが導通し、第１のダミービット線から第５、第１、第３のＮチャネルＭＯＳトランジスタを介して第２の電源ラインに電流が流出する。
【００７９】
また好ましくは、第２および第４のＮチャネルＭＯＳトランジスタのゲートはともに所定のノードに接続される。第２、第４および第６のＮチャネルＭＯＳトランジスタの第１の電極は第１および第３のＮチャネルＭＯＳトランジスタのゲートに接続される。この場合は、ダミーメモリセル内の配線とメモリセル内の配線との差異を最小限にすることができる。
【００８０】
また好ましくは、メモリセルの配線層において、第１のＰチャネルロードＭＯＳトランジスタと第１のＮチャネルドライバＭＯＳトランジスタは共通の第１のゲート電極を有し、第２のＰチャネルロードＭＯＳトランジスタと第２のＮチャネルドライバＭＯＳトランジスタは共通の第２のゲート電極を有し、第１のＮチャネルアクセスＭＯＳトランジスタは第３のゲート電極を有し、第２のＮチャネルアクセスＭＯＳトランジスタは第４のゲート電極を有する。ダミーメモリセルの配線層において、第１および第３のＮチャネルＭＯＳトランジスタは共通の第５のゲート電極を有し、第２および第４のＮチャネルＭＯＳトランジスタは共通の第６のゲート電極を有し、第５のＮチャネルアクセスＭＯＳトランジスタは第７のゲート電極を有し、第６のＮチャネルアクセスＭＯＳトランジスタは第８のゲート電極を有する。ダミーメモリセルの配線層において、第５〜第７のゲート電極はそれぞれ第１〜第４のゲート電極に対応して配置され、第５〜第７のゲート電極の配置と第１〜第４のゲート電極の配置とは同一である。この場合は、メモリセル内のＭＯＳトランジスタの特性とダミーメモリセル内のＭＯＳトランジスタの特性とを容易に一致させることができる。
【００８３】
また好ましくは、複数行複数列に配列された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数組の第１および第２のビット線と、複数のワード線と交差して設けられた第１および第２のダミービット線と、それぞれ複数のワード線と第１および第２のダミービット線との交差部に設けられた複数のダミーメモリセルとを含むメモリセルアレイと、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択し、そのワード線を選択レベルにしてそのワード線に対応する複数のメモリセルおよびダミーメモリセルを活性化させる行選択回路と、列アドレス信号に従って複数組の第１および第２のビット線のうちのいずれかの組の第１および第２のビット線を選択する列選択回路と、列選択回路によって選択された第１および第２のビット線を介して行選択回路によって活性化されたメモリセルのデータ信号の書込／読出を行なう書込／読出回路とが設けられる。制御信号生成回路は、第１のダミービット線の電位が予め定められたしきい値電位よりも低下したことに応じて制御信号を出力する電位検知回路を含む。この場合は、第１のダミービット線の電位が所定のしきい値電位よりも低くなったことに応じて制御信号が出力される。
【００８４】
また好ましくは、第１〜第３の組の第１および第２のダミービット線が設けられる。第１の組の第１および第２のダミービット線に対応する各ダミーメモリセルは、対応するワード線が選択レベルにされたことに応じて、プリチャージされた第１の組の第１のダミービット線の電位を第１、第３および第５のＮチャネルＭＯＳトランジスタを介して引下げる。第２の組の第１および第２のダミービット線に対応する各ダミーメモリセルは、対応するワード線が選択レベルにされたことに応じて、プリチャージされた第２の組の第１のダミービット線の電位を第１〜第３および第５のＮチャネルＭＯＳトランジスタを介して引下げる。第３の組の第１および第２のダミービット線に対応する各ダミーメモリセルは、対応するワード線が選択レベルにされたことに応じて、プリチャージされた第３の組の第１のダミービット線の電位を第１〜第５のＮチャネルＭＯＳトランジスタを介して引下げる。さらに、第１〜第３の組の第１のダミービット線のうちのいずれかの組の第１のダミービット線を選択するダミービット線選択回路が設けられる。電位検知回路は、ダミービット線選択回路によって選択された第１のダミービット線の電位がしきい値電位よりも低下したことに応じて制御信号を出力する。この場合は、ダミーメモリセル内のＮチャネルＭＯＳトランジスタの特性がばらついた場合でも、最適なダミーメモリセル列を選択することができる。
【００８５】
また好ましくは、さらに、複数組の第１および第２のビット線ならびに第１および第２のダミービット線と交差して設けられたスペアワード線と、複数組の第１および第２のビット線とスペアワード線との複数の交差部にそれぞれ設けられた複数のメモリセルと、第１および第２のダミービット線とスペアワード線との交差部に設けられたダミーメモリセルとを含む冗長メモリセルアレイが設けられる。行選択回路は、複数行のうちの不良な行に対応する行アドレス信号を記憶し、入力された行アドレス信号と記憶した行アドレス信号が一致した場合は、入力された行アドレス信号に対応するワード線の代わりにスペアワード線を選択する。この場合は、不良なメモリセル行があった場合でもスペアの正常なメモリセル行と置換することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＳＲＡＭの全体構成を示す回路ブロック図である。
【図２】 図１に示したＳＲＡＭの動作を示すタイムチャートである。
【図３】 図１に示したメモリセルの構成を示す回路図である。
【図４】 図３に示したメモリセルのレイアウトを示す図である。
【図５】 図１に示したダミーメモリセルの構成を示す回路図である。
【図６】 図５に示したダミーメモリセルのレイアウトを示す図である。
【図７】 実施の形態１の変更例を示す回路図である。
【図８】 図７に示したダミーメモリセルのレイアウトを示す図である。
【図９】 実施の形態１の他の変更例を示す回路図である。
【図１０】 実施の形態１のさらに他の変更例を示す回路図である。
【図１１】 実施の形態１のさらに他の変更例を示す回路図である。
【図１２】 図１１に示したダミーメモリセルのレイアウトを示す図である。
【図１３】 実施の形態１のさらに他の変更例を示す回路図である。
【図１４】 実施の形態１のさらに他の変更例を示す回路図である。
【図１５】 図１４に示したダミーメモリセルのレイアウトを示す図である。
【図１６】 実施の形態１のさらに他の変更例を示す回路図である。
【図１７】 図１に示したＳＲＡＭのレイアウトを示すブロック図である。
【図１８】 実施の形態１のさらに他の変更例を示すブロック図である。
【図１９】 実施の形態１のさらに他の変更例を示すブロック図である。
【図２０】 実施の形態１のさらに他の変更例を示すブロック図である。
【図２１】 実施の形態１のさらに他の変更例を示すブロック図である。
【図２２】 実施の形態１のさらに他の変更例を示すブロック図である。
【図２３】 この発明の実施の形態２によるＳＲＡＭの全体構成を示す回路ブロック図である。
【図２４】 この発明の実施の形態３によるＳＲＡＭの全体構成を示す回路ブロック図である。
【図２５】 実施の形態３の変更例を示す回路ブロック図である。
【符号の説明】
１，４５ メモリセルアレイ、１ａ ダミーメモリセル列、２ メモリセル、３，３０〜３６ ダミーメモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線、ＤＢＬ，／ＤＢＬ ダミービット線、ＩＯ，／ＩＯ データ入出力線、ＣＳＬ列選択線、４，４６ プリチャージ回路、５，２１，２２ ＰチャネルＭＯＳトランジスタ、６ 列選択ゲート、７，２３〜２８ ＮチャネルＭＯＳトランジスタ、８，４２ 行デコーダ、９ インバータ、１０ 制御回路、１１ 列デコーダ、１２ 書込回路、１３ 読出回路、ＰＷ Ｐ型ウェル、ＮＷ Ｎ型ウェル、ＮＡ Ｎ型活性層、ＰＡ Ｐ型活性層、ＧＥ ゲート電極、ＬＬ ローカル配線、ＭＬ メタル配線、ＣＨ コンタクトホール、ＶＨ ビアホール、ＶＬ 電源配線、ＧＬ 接地配線、４０ 列デコーダ＋プリチャージ回路＋データＩ／Ｏ回路、４１，５５ 冗長メモリセルアレイ、５１〜５３ ゲート回路、５４ ＯＲゲート。
【発明の属する技術分野】
この発明はスタティック型半導体記憶装置に関し、特に、ワード線と第１および第２のビット線との交差部に配置されたメモリセルと、ワード線と第１および第２のダミービット線との交差部に配置されたダミーメモリセルとを備えたスタティック型半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、スタティックランダムアクセスメモリ（以下、ＳＲＡＭと称す）の高速化および低消費電力化を図るために、ダミーメモリセルを用いる方法が提案されている。たとえば特開平１１−３３９４７６号公報では、アドレス信号に対応するワード線が選択レベルにされると正規のメモリセルと同時に活性化されて所定の読出信号を出力するダミーメモリセルを設けた方法が開示されている。この方法によれば、ワード線が選択レベルにされると、そのワード線に対応するダミーメモリセルによって読出信号のレベルが変化する。その読出信号のレベル変化に応答して、ワード線を非選択レベルに立下げたり、センスアンプを活性化させてデータ信号を読出したりしている。これにより、余分なビット線の放電をなくして低消費電力化を図ったり、センスアンプの活性化タイミングやプリチャージの活性化タイミングを最適化することで読出サイクルタイムの短縮化が図られている。
【０００３】
【発明が解決しようとする課題】
通常、メモリセルの高集積化を図るためメモリセル内のトランジスタサイズは極力小さくされているので、ビット線の電位がメモリセルによって引下げられるときの電位変化速度は遅く、ビット線対間の電位差は微小になる。このため、ビット線対間のわずかな電位差を検知して読出データ信号を検出するための高感度の差動型センスアンプ回路が用いられ読出動作の高速化が図られている。しかし、特開平１１−３３９４７６号の方法では、選択されたワード線によって活性化されるダミーメモリセルは１つのみであるため、ダミーメモリセルからの読出信号を伝搬する信号線すなわちダミービット線の電位変化のタイミングは、正規のビット線の電位変化のタイミングと同じになってしまう。これでは、ダミービット線の電位変化も微小となるため、たとえばインバータのようなレベル検知回路で読出信号を検知しようとすると、ダミービット線がそのインバータのしきい値電位以下まで引抜かれるまでの長い時間を必要としてしまい、最適なタイミングを得ることはできないという問題がある。
【０００４】
また、活性化されるダミーメモリセルが１つのみであると、選択されたダミーメモリセルの引抜き電流のばらつきと正規のメモリセルの引抜き電流のばらつきを考慮したマージンを確保する必要がある。スケーリングが進みより微細加工がなされるようになると、仕上がり形状のばらつきや不純物注入の注入量のばらつき度合が大きくなり、トランジスタ特性のばらつきが大きくなる。低電圧化が進むとそのばらつきの度合は一層大きくなる。そのため、ダミーメモリセル内のトランジスタの特性がセル間でばらついてしまう。たとえば、ある選択駆動されたワード線によって活性化されるダミーメモリセルは、トランジスタ特性が良い方にばらついてダミービット線の電位が早く変化し、逆に正規のメモリセルのトランジスタ特性が悪い方にばらついて正規のビット線の電位が緩く変化したとすると、ワード線を立下げるタイミングやセンスアンプを活性化させるタイミングが早すぎて誤動作してしまう危険性がある。これを避けるために、最悪条件でも安定して動作するようにマージンを確保しようとすると、読出信号の検知タイミングがますます遅くなってしまい、望むような高速化、消費電力化が図れないという問題がある。
【０００５】
ある文献（ISSCC2001, “Universal-Vdd 0.65V-2.0V 32kbyte Cache using Voltage-Adapted Timming-Generation Scheme and a Super-Balanced Cell”）では、上述の問題点を考慮して、複数のダミーメモリセルでダミービット線を引抜き、トランジスタ特性のばらつきを平均化して読出信号の出力タイミングを早くする工夫がなされている。しかし、この文献では、ダミーメモリセルはダミーワード線によって活性化されるため、正規のメモリセルが活性化されるタイミングよりも早いタイミングでダミービット線が引抜かれている。したがって、ばらつきに対してはダミーメモリセル複数個で引抜き速度を平均化することでマージンを高くしているが、ダミーワード線および正規のワード線の立上げタイミングの差を考慮して設計しなければならず、メモリセルアレイの構成が変わるとタイミングを再設計する必要があるという問題があった。これは、システムＬＳＩなどで要求される多様なビット・ワード構成に対応するには、個別にタイミングを最適に設計する必要があり、膨大な設計、開発期間を必要としてしまう。
【０００６】
それゆえに、この発明の主たる目的は、動作タイミングを容易に最適化することができ、動作マージンが高いスタティック型半導体記憶装置を提供することである。
【０００７】
【課題を解決するための手段】
この発明に係るスタティック型半導体記憶装置は、ワード線と第１および第２のビット線との交差部に配置されたメモリセルと、ワード線と第１および第２のダミービット線との交差部に配置されたダミーメモリセルと、第１のダミービット線の電位に応じて読み出し動作を制御する制御信号を生成する制御信号生成回路とを備えたスタティック型半導体記憶装置である。メモリセルは、第１および第２のＰチャネルロードＭＯＳトランジスタと、第１および第２のＮチャネルドライバＭＯＳトランジスタと、第１および第２のＮチャネルアクセスＭＯＳトランジスタとを含む。ダミーメモリセルは、第１および第２のＰチャネルロードＭＯＳトランジスタに対応して設けられた第１および第２のＮチャネルＭＯＳトランジスタと、第１および第２のＮチャネルドライバＭＯＳトランジスタに対応して設けられた第３および第４のＮチャネルＭＯＳトランジスタと、第１および第２のＮチャネルアクセスＭＯＳトランジスタに対応して設けられた第５および第６のＮチャネルＭＯＳトランジスタとを含み、ワード線が選択レベルにされたことに応じて、プリチャージされた第１のダミービット線の電位を第１、第３および第５のＮチャネルＭＯＳトランジスタを介して引下げる。メモリセルの配線層に形成されたゲート電極の配置とダミーメモリセルの配線層に形成されたゲート電極の配置とは同一である。
【０００８】
好ましくは、メモリセルにおいて、第１のＰチャネルロードＭＯＳトランジスタと第１のＮチャネルドライバＭＯＳトランジスタは第１の電源電位を供給する第１の電源ラインと第１の電源電位よりも低い第２の電源電位を供給する第２の電源ラインとの間に直列接続されて第１のインバータを構成する。第２のＰチャネルロードＭＯＳトランジスタと第２のＮチャネルドライバＭＯＳトランジスタは第１および第２の電源ライン間に直列接続されて第２のインバータを構成する。第１のインバータの出力ノードと第２のインバータの入力ノードとが接続され、第１のインバータの入力ノードと第２のインバータの出力ノードとが接続される。第１のＮチャネルアクセスＭＯＳトランジスタは、第１のインバータの出力ノードと第１のビット線との間に接続され、そのゲート電極はワード線に接続される。第２のＮチャネルアクセスＭＯＳトランジスタは、第２のインバータの出力ノードと第２のビット線との間に接続され、そのゲート電極はワード線に接続される。第１および第３のＮチャネルＭＯＳトランジスタは、所定のノードと第２の電源ラインとの間に並列接続され、それらのゲートはともに第１の電源ラインに接続される。第５のＮチャネルＭＯＳトランジスタは、第１のダミービット線と所定のノードとの間に接続され、そのゲートはワード線に接続される。
【０００９】
また好ましくは、第２および第４のＮチャネルＭＯＳトランジスタのゲートはともに所定のノードに接続される。第２、第４および第６のＮチャネルＭＯＳトランジスタの第１の電極は第１および第３のＮチャネルＭＯＳトランジスタのゲートに接続される。
【００１０】
また好ましくは、メモリセルの配線層において、第１のＰチャネルロードＭＯＳトランジスタと第１のＮチャネルドライバＭＯＳトランジスタは共通の第１のゲート電極を有し、第２のＰチャネルロードＭＯＳトランジスタと第２のＮチャネルドライバＭＯＳトランジスタは共通の第２のゲート電極を有し、第１のＮチャネルアクセスＭＯＳトランジスタは第３のゲート電極を有し、第２のＮチャネルアクセスＭＯＳトランジスタは第４のゲート電極を有する。ダミーメモリセルの配線層において、第１および第３のＮチャネルＭＯＳトランジスタは共通の第５のゲート電極を有し、第２および第４のＮチャネルＭＯＳトランジスタは共通の第６のゲート電極を有し、第５のＮチャネルアクセスＭＯＳトランジスタは第７のゲート電極を有し、第６のＮチャネルアクセスＭＯＳトランジスタは第８のゲート電極を有する。ダミーメモリセルの配線層において、第５〜第７のゲート電極はそれぞれ第１〜第４のゲート電極に対応して配置され、第５〜第７のゲート電極の配置と第１〜第４のゲート電極の配置とは同一である。
【００１３】
また好ましくは、複数行複数列に配列された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数組の第１および第２のビット線と、複数のワード線と交差して設けられた第１および第２のダミービット線と、それぞれ複数のワード線と第１および第２のダミービット線との交差部に設けられた複数のダミーメモリセルとを含むメモリセルアレイと、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択し、そのワード線を選択レベルにしてそのワード線に対応する複数のメモリセルおよびダミーメモリセルを活性化させる行選択回路と、列アドレス信号に従って複数組の第１および第２のビット線のうちのいずれかの組の第１および第２のビット線を選択する列選択回路と、列選択回路によって選択された第１および第２のビット線を介して行選択回路によって活性化されたメモリセルのデータ信号の書込／読出を行なう書込／読出回路とが設けられる。制御信号生成回路は、第１のダミービット線の電位が予め定められたしきい値電位よりも低下したことに応じて制御信号を出力する電位検知回路を含む。
【００１４】
また好ましくは、第１〜第３の組の第１および第２のダミービット線が設けられる。第１の組の第１および第２のダミービット線に対応する各ダミーメモリセルは、対応するワード線が選択レベルにされたことに応じて、プリチャージされた第１の組の第１のダミービット線の電位を第１、第３および第５のＮチャネルＭＯＳトランジスタを介して引下げる。第２の組の第１および第２のダミービット線に対応する各ダミーメモリセルは、対応するワード線が選択レベルにされたことに応じて、プリチャージされた第２の組の第１のダミービット線の電位を第１〜第３および第５のＮチャネルＭＯＳトランジスタを介して引下げる。第３の組の第１および第２のダミービット線に対応する各ダミーメモリセルは、対応するワード線が選択レベルにされたことに応じて、プリチャージされた第３の組の第１のダミービット線の電位を第１〜第５のＮチャネルＭＯＳトランジスタを介して引下げる。さらに、第１〜第３の組の第１のダミービット線のうちのいずれかの組の第１のダミービット線を選択するダミービット線選択回路が設けられる。電位検知回路は、ダミービット線選択回路によって選択された第１のダミービット線の電位がしきい値電位よりも低下したことに応じて制御信号を出力する。
【００１５】
また好ましくは、さらに、複数組の第１および第２のビット線ならびに第１および第２のダミービット線と交差して設けられたスペアワード線と、複数組の第１および第２のビット線とスペアワード線との複数の交差部にそれぞれ設けられた複数のメモリセルと、第１および第２のダミービット線とスペアワード線との交差部に設けられたダミーメモリセルとを含む冗長メモリセルアレイが設けられる。行選択回路は、複数行のうちの不良な行に対応する行アドレス信号を記憶し、入力された行アドレス信号と記憶した行アドレス信号が一致した場合は、入力された行アドレス信号に対応するワード線の代わりにスペアワード線を選択する。
【００１６】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＳＲＡＭの全体構成を示す回路ブロック図である。図１において、このＳＲＡＭは、メモリセルアレイ１、プリチャージ回路４および列選択ゲート６を備える。メモリセルアレイ１は、複数行（図では８行）複数列に配置された複数のメモリセル（ＭＣ）２と、それぞれ８行に対応して設けられた８本のワード線ＷＬ０〜ＷＬ７と、それぞれ複数列に対応して設けられた複数のビット線対ＢＬ，／ＢＬとを含む。各メモリセル２は、対応のワード線ＷＬと対応のビット線対ＢＬ，／ＢＬに接続され、１つのデータ信号を記憶する。
【００１７】
また、メモリセルアレイ１は、８行１列に配置された８つのダミーメモリセル（ＤＣ）３と、ダミービット線対ＤＢＬ，／ＤＢＬとを含む。ダミーメモリセル（ＤＣ）３は、対応のワード線ＷＬとダミービット線対ＤＢＬ，／ＤＢＬに接続され、対応のワード線ＷＬが選択レベルの「Ｈ」レベルにされたことに応じてダミービット線ＤＢＬの電位を「Ｌ」レベルに引下げる。ダミーメモリセル３の電流駆動力は、メモリセル２の電流駆動力よりも大きな値に設定されている。
【００１８】
プリチャージ回路４は、ビット線ＢＬ，／ＢＬ，ＤＢＬ，／ＤＢＬの各々に対応して設けられたＰチャネルＭＯＳトランジスタ５を含む。ＰチャネルＭＯＳトランジスタ５は、電源電位ＶＤＤのラインと対応のビット線ＢＬ，／ＢＬ，ＤＢＬまたは／ＤＢＬの一方端との間に接続され、そのゲートはビット線プリチャージ信号／ＰＲを受ける。ビット線プリチャージ信号／ＰＲが活性化レベルの「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタ５が導通してビット線は「Ｈ」レベルに充電される。
【００１９】
列選択ゲート６は、各ビット線対ＢＬ，／ＢＬに対応して設けられた１対のＮチャネルＭＯＳトランジスタ７，７を含む。ＮチャネルＭＯＳトランジスタ７，７は、それぞれ対応のビット線ＢＬ，／ＢＬの他方端とデータ入出力線ＩＯ，／ＩＯとの間に接続され、そのゲートは対応の列選択線ＣＳＬに接続される。複数の列選択線ＣＳＬのうちの１本の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられると、その列選択線ＣＳＬに対応する列のビット線対ＢＬ，／ＢＬがＮチャネルＭＯＳトランジスタ７，７を介してデータ入出力線対ＩＯ，／ＩＯに接続される。
【００２０】
また、このＳＲＡＭは、行デコーダ８、インバータ９、制御回路１０、列デコーダ１１、書込回路１２および読出回路１３を備える。行デコーダ８は、制御回路１０から与えられた行アドレス信号に従って複数のワード線ＷＬ０〜ＷＬ７のうちのいずれかのワード線を選択し、そのワード線を選択レベルの「Ｈ」レベルにしてそのワード線に対応するダミーメモリセル３および複数のメモリセル２を活性化させる。
【００２１】
インバータ９は、所定のしきい値電位を有し、ダミービット線ＤＢＬの電位がしきい値電位よりも低下したことに応じて信号ＳＥを活性化レベルの「Ｈ」レベルに立上げる。インバータ９は、電位検知回路を構成する。制御回路１０は、インバータ９の出力信号ＳＥと、外部から与えられるクロック信号ＣＬＫ、アドレス信号ＡＤＤおよび制御信号ＣＮＴとに従ってＳＲＡＭ全体を制御する。制御回路１０は、外部アドレス信号ＡＤＤに従って行アドレス信号および列アドレス信号を生成しそれぞれ行デコーダ８および列デコーダ１１に与える。
【００２２】
列デコーダ１１は、制御回路１０から与えられた列アドレス信号に従って複数の列選択線ＣＳＬのうちのいずれかの列選択線ＣＳＬを選択し、その列選択線ＣＳＬを選択レベルの「Ｈ」レベルにしてその列選択線ＣＳＬに対応する列のビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとを結合させる。
【００２３】
書込回路１２および読出回路１３は、ともにデータ入出力線対ＩＯ，／ＩＯに接続される。書込回路１２は、外部から与えられたデータ信号ＤＩを、行デコーダ８および列デコーダ１１によって選択されたメモリセル２に書込む。読出回路１３は、センスアンプを含み、行デコーダ８および列デコーダ１１によって選択されたメモリセル２からの読出データ信号ＤＯを外部に出力する。
【００２４】
図２は、図１に示したＳＲＡＭの読出動作を示すタイムチャートである。図２において、読出動作が開始される前の段階では、すべてのワード線ＷＬ０〜ＷＬ７は非選択レベルの「Ｌ」レベルにされ、ビット線ＢＬ，／ＢＬおよびダミービット線ＤＢＬ，／ＤＢＬの各々はプリチャージ回路４によって「Ｈ」レベルにプリチャージされ、信号ＳＥが「Ｌ」レベルにされている。
【００２５】
クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立上げられて読出動作が開始されると（時刻ｔ１）、ビット線プリチャージ信号／ＰＲが非活性化レベルの「Ｈ」レベルにされてプリチャージ回路４のＰチャネルＭＯＳトランジスタ５が非導通になり、アドレス信号ＡＤＤによって指定された行および列が行デコーダ８および列デコーダ１１によって選択される。選択された行のワード線ＷＬは、「Ｌ」レベルから「Ｈ」レベルに立上げられる。また選択された列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルにされて、その列のビット線対ＢＬ，／ＢＬが列選択ゲート６のＮチャネルＭＯＳトランジスタ７，７を介してデータ入出力線対ＩＯ，／ＩＯに接続される。
【００２６】
たとえば、第１行目のワード線ＷＬ０が「Ｈ」レベルにされたとすると、そのワード線ＷＬ０に接続されている各メモリセル２のデータ信号が対応のビット線ＢＬ，／ＢＬに読出されて、いずれか一方のビット線の電位が徐々に低下する。また、そのワード線ＷＬ０に接続されているダミーメモリセル３が活性化されて、ダミービット線ＤＢＬの電位が徐々に低下する。ダミービット線ＤＢＬの電位が低下する速度は、ビット線ＢＬまたは／ＢＬの電位が低下する速度よりも速くなるように、メモリセル２およびダミーメモリセル３の各々の電流駆動力が設定されている。なお、ダミービット線／ＤＢＬの電位は「Ｈ」レベルのまま変化しない。ダミービット線ＤＢＬの電位が低下して電位検出回路であるインバータ９のしきい値電位よりも低くなると、インバータ９の出力信号ＳＥが「Ｌ」レベルから「Ｈ」レベルに立上げられる。
【００２７】
信号ＳＥが「Ｌ」レベルから「Ｈ」レベルに立上げられると、読出回路１３が活性化されて読出データ信号ＤＯが確定し、ワード線ＷＬ０が「Ｈ」レベルから「Ｌ」レベルに立下げられてメモリセル２およびダミーメモリセル３が非活性化され、ビット線プリチャージ信号／ＰＲが「Ｌ」レベルにされてビット線ＢＬ，／ＢＬおよびダミービット線ＤＢＬ，／ＤＢＬが「Ｈ」レベルにプリチャージされる。
【００２８】
書込動作時は、行アドレス信号によって指定された行のワード線ＷＬが行デコーダ８によって選択レベルの「Ｈ」レベルに立上げられ、その行の各メモリセル２が活性化される。また、列アドレス信号によって指定された列の列選択線ＣＳＬが列デコーダ１１によって選択レベルの「Ｈ」レベルに立上げられ、その列のＮチャネルＭＯＳトランジスタ７，７が導通し、活性化された１つのメモリセル２がビット線対ＢＬ，／ＢＬおよびデータ入出力線対ＩＯ，／ＩＯを介して書込回路１２に接続される。
【００２９】
書込回路１２は、外部から与えられたデータ信号ＤＩに従って、データ入出力線対ＩＯ，／ＩＯのうちの一方のデータ入出力線を「Ｈ」レベルにするとともに他方のデータ入出力線を「Ｌ」レベルにしてメモリセル２にデータ信号ＤＩを書込む。ワード線ＷＬおよび列選択線ＣＳＬが「Ｌ」レベルに立下げられると、メモリセル２にデータ信号ＤＩが記憶される。
【００３０】
図３はメモリセル２の構成を示す回路図である。図３において、このメモリセルＭＣは、負荷トランジスタ（ＰチャネルＭＯＳトランジスタ２１，２２）、ドライバトランジスタ（ＮチャネルＭＯＳトランジスタ２３，２４）およびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ２５，２６）を含む。ＰチャネルＭＯＳトランジスタ２１，２２は、それぞれ電源電位ＶＤＤのラインと記憶ノードＮ１，Ｎ２との間に接続され、各々のゲートはそれぞれノードＮ２，Ｎ１に接続される。ＮチャネルＭＯＳトランジスタ２３，２４は、それぞれ記憶ノードＮ１，Ｎ２と接地電位ＧＮＤのラインとの間に接続され、各々のゲートはそれぞれノードＮ２，Ｎ１に接続される。ＮチャネルＭＯＳトランジスタ２５，２６は、それぞれ記憶ノードＮ１，Ｎ２とビット線ＢＬ，／ＢＬとの間に接続され、各々のゲートはともにワード線ＷＬに接続される。
【００３１】
書込動作時は、書込データ信号ＤＩに応じてビット線ＢＬ，／ＢＬのうちの一方が「Ｈ」レベルにされるとともに他方が「Ｌ」レベルにされる。次いで、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてＮチャネルＭＯＳトランジスタ２５，２６が導通し、ビット線ＢＬ，／ＢＬのレベルがそれぞれ記憶ノードＮ１，Ｎ２に与えられる。記憶ノードＮ１，Ｎ２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルが与えられた場合は、ＭＯＳトランジスタ２１，２４が導通するとともにＭＯＳトランジスタ２２，２３が非導通になり、記憶ノードＮ１，Ｎ２のレベルがＭＯＳトランジスタ２１〜２４によってラッチされる。また、記憶ノードＮ１，Ｎ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルが与えられた場合は、ＭＯＳトランジスタ２２，２３が導通するとともにＭＯＳトランジスタ２１，２４が非導通になり、記憶ノードＮ１，Ｎ２のレベルがＭＯＳトランジスタ２１〜２４によってラッチされる。ワード線ＷＬが非選択レベルの「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタ２５，２６が非導通になって、記憶ノードＮ１，Ｎ２のレベルが保持される。
【００３２】
読出動作時は、図１のプリチャージ回路４によってビット線ＢＬ，／ＢＬの各々が「Ｈ」レベルに充電される。ワード線ＷＬが選択レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ２５，２６が導通する。記憶ノードＮ１，Ｎ２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルがラッチされている場合は、ビット線／ＢＬからＮチャネルＭＯＳトランジスタ２６，２４を介して接地電位ＧＮＤのラインに電流が流出し、ビット線ＢＬ，／ＢＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。記憶ノードＮ１、Ｎ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルがラッチされている場合は、ビット線ＢＬからＮチャネルＭＯＳトランジスタ２５，２３を介して接地電位ＧＮＤのラインに電流が流出し、ビット線ＢＬ，／ＢＬがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。ビット線ＢＬと／ＢＬのレベルを比較することにより、メモリセル２の記憶データが読出される。ワード線ＷＬが非選択レベルの「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタ２５，２６が非導通になってデータの読出が終了する。
【００３３】
図４（ａ）はメモリセル２のレイアウトを示す図であり、図４（ｂ）（ｃ）は図４（ａ）の補足説明図である。図４（ｂ）において、このメモリセル２は、いわゆる横長型メモリセルであって、１つのＮ型ウェルＮＷとその両側に配置されたＰ型ウェルＰＷ，ＰＷの表面に形成される。まず、Ｎ型ウェルＮＷから一方のＰ型ウェルＰＷにわたって図中Ｘ方向に延在するゲート電極ＧＥ１と、Ｎ型ウェルＮＷから他方のＰ型ウェルＰＷにわたって図中Ｘ方向に延在するゲート電極ＧＥ２と、一方のＰ型ウェルＰＷ上に図中Ｘ方向に延在するゲート電極ＧＥ３と、他方のＰ型ウェルＰＷ上に図中Ｘ方向に延在するゲート電極ＧＥ４とがポリシリコン層によって形成される。
【００３４】
次いで、一方のＰ型ウェルＰＷにおいてゲート電極ＧＥ１，ＧＥ３を横切るようにしてＮ型活性層ＮＡ１が形成され、他方のＰ型ウェルＰＷにおいてゲート電極ＧＥ２，ＧＥ４を横切るようにしてＮ型活性層ＮＡ２が形成され、Ｎ型ウェルＮＷにおいてそれぞれゲート電極ＧＥ１，ＧＥ２を横切るようにしてＰ型活性層ＰＡ１，ＰＡ２が形成される。
【００３５】
ゲート電極ＧＥ１とＰ型活性層ＰＡ１、ゲート電極ＧＥ２とＰ型活性層ＰＡ２は、それぞれＰチャネルＭＯＳトランジスタ２１，２２を構成する。ゲート電極ＧＥ１とＮ型活性層ＮＡ１、ゲート電極ＧＥ３とＮ型活性層ＮＡ１は、それぞれＮチャネルＭＯＳトランジスタ２３，２５を構成する。ゲート電極ＧＥ２とＮ型活性層ＮＡ２、ゲート電極ＧＥ４とＮ型活性層ＮＡ２は、それぞれＮチャネルＭＯＳトランジスタ２４，２６を構成する。
【００３６】
次に、Ｎ型活性層ＮＡ１の中央部、Ｐ型活性層ＰＡ１の一方端部およびゲート電極ＧＥ２の一方端部にわたってローカル配線ＬＬ１が第１メタル配線層によって形成されるとともに、Ｎ型活性層ＮＡ２の中央部、Ｐ型活性層ＰＡ１の一方端部およびゲート電極ＧＥ１の一方端部にわたってローカル配線ＬＬ２が第１アルミ配線層によって形成される。ローカル配線ＬＬ１の一方端部とＰ型活性層ＰＡ１およびゲート電極ＧＥ２とは、コンタクトホールＣＨを介して互いに接続されている。ローカル配線ＬＬ２の一方端部とＰ型活性層ＰＡ２およびゲート電極ＧＥ１とは、コンタクトホールＣＨを介して互いに接続されている。ローカル配線ＬＬ１の他方端部とＮ型活性層ＮＡ１、ローカル配線ＬＬ２の他方端部とＮ型活性層ＮＡ２は、それぞれコンタクトホールＣＨ，ＣＨを介して互いに接続される。
【００３７】
また、図中Ｘ方向に延在する複数のメタル配線ＭＬが第１メタル配線層によって形成され、図４（ｃ）に示すように、その上方に図中Ｙ方向に延在するメタル配線ＭＬ′、接地配線ＧＬ、ビット線ＢＬ、電源配線ＶＬ、ビット線／ＢＬ、接地配線ＧＬ、およびメタル配線ＭＬ′が第２メタル配線層によって形成され、さらにその上方にメモリセル２の中央部をＹ方向に横切るワード線ＷＬが第３メタル配線層によって形成される。電源配線ＶＬには電源電位ＶＤＤが与えられ、接地配線ＧＬには接地電位ＧＮＤが与えられる。
【００３８】
Ｐ型活性層ＰＡ１の一方端部（ＰチャネルＭＯＳトランジスタ２１のソース）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して電源配線ＶＬに接続される。Ｐ型活性層ＰＡ２の一方端部（ＰチャネルＭＯＳトランジスタ２２のソース）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して電源配線ＶＬに接続される。
【００３９】
Ｎ型活性層ＮＡ１の一方端部（ＮチャネルＭＯＳトランジスタ２３のソース）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して接地配線ＧＬに接続される。Ｎ型活性層ＮＡ２の一方端部（ＮチャネルＭＯＳトランジスタ２４のソース）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して接地配線ＧＬに接続される。
【００４０】
Ｎ型活性層ＮＡ１の他方端部（ＮチャネルＭＯＳトランジスタ２５のドレイン）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介してビット線ＢＬに接続される。Ｎ型活性層ＮＡ２の他方端部（ＮチャネルＭＯＳトランジスタ２６のドレイン）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介してビット線／ＢＬに接続される。ゲート電極ＧＥ３，ＧＥ４の各々は、コンタクトホールＣＨ、メタル配線ＭＬ、ビアホールＶＨ、メタル配線ＭＬ′およびビアホールＶＨ′を介してワード線ＷＬに接続される。
【００４１】
図５は、ダミーメモリセル３の構成を示す回路図であって、図３と対比される図である。図５を参照して、このダミーメモリセル３が図３のメモリセル２と異なる点は、ＰチャネルＭＯＳトランジスタ２１，２２がそれぞれＮチャネルＭＯＳトランジスタ２７，２８で置換されている点である。ＮチャネルＭＯＳトランジスタ２７は、接地電位ＧＮＤのラインと記憶ノードＮ１との間に接続され、そのゲートは電源電位ＶＤＤのラインおよび記憶ノードＮ２に接続される。ＮチャネルＭＯＳトランジスタ２８は、電源電位ＶＤＤのラインと記憶ノードＮ２との間に接続され、そのゲートは記憶ノードＮ１に接続される。なお、ＮチャネルＭＯＳトランジスタ２５，２６のドレインは、それぞれダミービット線ＤＢＬ，／ＤＢＬに接続されている。
【００４２】
次に、このダミーメモリセル３の動作について説明する。初期状態では、ワード線ＷＬは「Ｌ」レベルにされてＮチャネルＭＯＳトランジスタ２５，２６は非導通状態にされており、ダミービット線ＤＢＬ，／ＤＢＬが「Ｈ」レベルにプリチャージされている。ＮチャネルＭＯＳトランジスタ２３，２７は常時導通して記憶ノードＮ１は「Ｌ」レベルにされ、ＮチャネルＭＯＳトランジスタ２４，２８は常時非導通にされて記憶ノードＮ２は「Ｈ」レベルにされている。
【００４３】
読出動作が開始されると、行アドレス信号によって指定されたワード線ＷＬが「Ｌ」レベルから「Ｈ」レベルに立上げられ、ＮチャネルＭＯＳトランジスタ２５，２６が導通する。これにより、ダミービット線ＤＢＬからＮチャネルＭＯＳトランジスタ２５，２３，２７を介して接地電位ＧＮＤのラインに電流が流出し、ダミービット線ＤＢＬの電位が「Ｈ」レベルから接地電位ＧＮＤに徐々に低下する。このとき、ダミービット線ＤＢＬは並列接続された２つのＮチャネルＭＯＳトランジスタ２３，２７を介して放電されるのに対し、図３で示したようにビット線ＢＬまたは／ＢＬは１つのＮチャネルＭＯＳトランジスタ２３または２４を介して放電されるので、ダミービット線ＤＢＬの電位が低下する速度はビット線ＢＬまたは／ＢＬの電位が低下する速度よりも速くなる。一方、ＮチャネルＭＯＳトランジスタ２４，２８は非導通状態に固定されているので、ＮチャネルＭＯＳトランジスタ２６が導通してもダミービット線／ＤＢＬの電位はプリチャージ電位のまま変化しない。
【００４４】
ダミービット線ＤＢＬが「Ｈ」レベルから「Ｌ」レベルに変化したことが図１のインバータ９によって検知されると、ワード線ＷＬが選択レベルの「Ｌ」レベルに立下げられてＮチャネルＭＯＳトランジスタ２５，２６が非導通になり、ダミービット線ＤＢＬと接地電位ＧＮＤのラインとが電気的に切離される。この後、次の読出動作に備えてダミービット線ＤＢＬ，／ＤＢＬは「Ｈ」レベルにプリチャージされる。
【００４５】
図６（ａ）（ｂ）（ｃ）はダミーメモリセル３のレイアウトを示す図であって、図４（ａ）（ｂ）（ｃ）と対比される図である。図６（ａ）（ｂ）（ｃ）を参照して、ダミーメモリセル３のレイアウトがメモリセル２のレイアウトと異なる点は３つの点である。第１の変更点は、Ｎ型ウェルＮＷが除去されてＰ型活性層ＰＡ１，ＰＡ２がそれぞれＮ型活性層ＮＡ３，ＮＡ４で置換され、ＰチャネルＭＯＳトランジスタ２１，２２がＮチャネルＭＯＳトランジスタ２７，２８で置換されている点である。第２の変更点は、メタル配線ＭＬおよびビアホールＶＨが第１メタル配線層で形成されたローカル配線ＬＬ３で置換され、ＮチャネルＭＯＳトランジスタ２７のソースがコンタクトホールＣＨ、ローカル配線ＬＬ３、メタル配線ＭＬおよびビアホールＶＨを介して接地配線ＧＬに接続されている点である。第３の変更点は、第１メタル配線層で形成されたローカル配線ＬＬ４が追加され、ＮチャネルＭＯＳトランジスタ２３，２７のゲート電極ＧＥ１がコンタクトホールＣＨ、ローカル配線ＬＬ４、メタル配線ＭＬおよびビアホールＶＨを介して電源配線ＶＬに接続されている点である。したがって、ダミーメモリセル３のレイアウトは、ウェル、第１メタル配線層およびビアホールＶＨの形状がメモリセル２と異なるが、ゲート電極ＧＥおよび活性層の形状はメモリセル２と同じである。
【００４６】
この実施の形態１では、ワード線ＷＬが「Ｈ」レベルに立上げられると、ダミービット線ＤＢＬからＮチャネルＭＯＳトランジスタ２５，２３，２７を介して接地電位ＧＮＤのラインに電流が流出するとともに、ビット線ＢＬまたは／ＢＬからＮチャネルＭＯＳトランジスタ２５，２３または２６，２４を介して接地電位ＧＮＤのラインに電流が流出する。したがって、ビット線ＢＬまたは／ＢＬの電位が低下する速度よりもダミービット線ＤＢＬの電位が低下する速度の方が速くなるので、読出回路１３内のセンスアンプを活性化させるタイミングを容易に最適化することができる。また、ワード線ＷＬを「Ｌ」レベルに立下げるタイミングも容易に最適化することができるので、ビット線ＢＬ，／ＢＬの放電による無駄な電力消費を削減することができる。
【００４７】
また、ダミーメモリセル３では、ＮチャネルＭＯＳトランジスタ２５によってダミービット線ＤＢＬに接続された記憶ノードＮ１の電荷を並列接続された２つのＮチャネルＭＯＳトランジスタ２３，２７によって引抜くので、ＮチャネルＭＯＳトランジスタ２３，２７の特性がばらついた場合でもＮチャネルＭＯＳトランジスタ２３，２７の特性が平均化され、ＮチャネルＭＯＳトランジスタ２３，２７の特性のばらつきの程度が低減化される。したがって、動作マージンが高くなる。
【００４８】
また、ダミーセル列を複数個設ける必要がないので、レイアウト面積の増大を小さく抑えることができる。
【００４９】
また、ダミーメモリセル３内の配線とメモリセル２内の配線とを同じにし、１列当りのダミーメモリセル３の数と１列当りのメモリセル２の数とを同じにしたので、ダミービット線ＤＢＬの寄生容量とビット線ＢＬまたは／ＢＬの寄生容量とを一致させることができる。また、ダミーメモリセル３のゲート電極および活性層のレイアウト形状とメモリセル２のゲート電極および活性層のレイアウト形状とを同じにしたので、ダミーメモリセル３内のトランジスタの特性とメモリセル２内のトランジスタの特性とを容易に一致させることができる。したがって、動作タイミングの調整を容易にすることができ、マージンが大きくなる。
【００５０】
以下、この実施の形態１の種々の変更例について説明する。図７のダミーメモリセル３０は、図５のダミーメモリセル３のＮチャネルＭＯＳトランジスタ２８のソースを接地電位ＧＮＤのラインに接続したものである。図８は、ダミーメモリセル３０のレイアウトを示す図である。ダミーメモリセル３０のレイアウトが図６のダミーメモリセル３のレイアウトと異なる点は、（１）ローカル配線ＬＬ４およびメタル配線ＭＬがローカル配線ＬＬ５で置換され、ＮチャネルＭＯＳトランジスタ２８のソースがコンタクトホールＣＨ、ローカル配線ＬＬ５およびビアホールＶＨを介して接地配線ＧＬに接続されている点と、（２）ローカル配線ＬＬ２′の一方端が電源配線ＶＬの下方まで延在し、ＮチャネルＭＯＳトランジスタ２３，２７のゲート電極ＧＥ１がコンタクトホールＣＨ、ローカル配線ＬＬ２′およびビアホールＶＨを介して電源配線ＶＬに接続されている点である。この変更例でも、実施の形態１と同じ効果が得られる。
【００５１】
図９のダミーメモリセル３１は、図７のＮチャネルＭＯＳトランジスタ２４，２８のソースおよびＮチャネルＭＯＳトランジスタ２６のドレインをフローティング状態にしたものである。つまり、ＮチャネルＭＯＳトランジスタ２４，２８は常に非導通にされているので、ＮチャネルＭＯＳトランジスタ２４，２８のソースに電源電位ＶＤＤおよび接地電位ＧＮＤのいずれの電位を与えても、ＮチャネルＭＯＳトランジスタ２４，２８のソースをフローティングさせても同じ結果になる。また、ＮチャネルＭＯＳトランジスタ２６に電流は流れないので、ＮチャネルＭＯＳトランジスタ２６のドレインとダミービット線／ＤＢＬとを接続しても切離しても同じ結果が得られる。
【００５２】
図１０のダミーメモリセル３２は、図９のダミーメモリセル３１のＮチャネルＭＯＳトランジスタ２６のドレインとダミービット線／ＤＢＬとを接続するとともにＮチャネルＭＯＳトランジスタ２６のゲートと接地電位ＧＮＤのラインに接続したものである。つまり、ＮチャネルＭＯＳトランジスタ２６に電流が流れないので、ＮチャネルＭＯＳトランジスタ２６のゲートをワード線ＷＬに接続しても、ＮチャネルＭＯＳトランジスタ２６のゲートを接地電位ＧＮＤのラインに接続してＮチャネルＭＯＳトランジスタ２６を常に非導通にしても同じ結果が得られる。
【００５３】
図１１のダミーメモリセル３３は、図７のダミーメモリセル３０のＮチャネルＭＯＳトランジスタ２４，２８のゲートをＮチャネルＭＯＳトランジスタ２３，２７のゲートに接続し、記憶ノードＮ１とＮ２を接続し、ＮチャネルＭＯＳトランジスタ２８のソースをフローティングさせ、ＮチャネルＭＯＳトランジスタ２６のゲートを接地電位ＧＮＤのラインに接続したものである。図１２は、ダミーメモリセル３３のレイアウトを示す図である。ダミーメモリセル３３のレイアウトは図８のダミーメモリセル３０のレイアウトと異なる点は５つの点である。
【００５４】
第１の変更点は、ゲート電極ＧＥ１の一方端部は図中Ｙ方向に延在してゲート電極ＧＥ１′となり、このゲート電極ＧＥ１′がコンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して電源配線ＶＬ′に接続されている点である。第２の変更点は、ゲート電極ＧＥ２の一方端部が図中Ｙ方向に延在してゲート電極ＧＥ２′となり、そのゲート電極ＧＥ２′がコンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して電源配線ＶＬ′に接続されている点である。
【００５５】
第３の変更点は、ローカル配線ＬＬ１が図中Ｘ方向に延在してローカル配線ＬＬ２′と結合し、記憶ノードＮ１とＮ２が接続されている点である。第４の変更点は、ローカル配線ＬＬ５およびコンタクトホールＣＨが除去されてＮチャネルＭＯＳトランジスタ２８のソースがフローティングされている点である。第５の変更点は、ローカル配線ＬＬ６が追加され、ＮチャネルＭＯＳトランジスタ２６のゲート電極ＧＥ４がコンタクトホールＣＨ、ローカル配線ＬＬ６およびビアホールＶＨを介して接地配線ＧＬに接続されている点である。この変更例では、ワード線ＷＬが「Ｈ」レベルに立上げられると、ダミービット線ＤＢＬが並列接続された３つのＮチャネルＭＯＳトランジスタ２３，２４，２７を介して接地電位ＧＮＤに引下げられるので、ダミービット線ＤＢＬが並列接続された２つのＮチャネルＭＯＳトランジスタ２３，２７を介して接地電位ＧＮＤに引下げられるダミーメモリセル３，３０〜３２に比べ、ダミービット線ＤＢＬの電位低下速度が速くなる。
【００５６】
図１３のダミーメモリセル３４は、図１１のダミーメモリセル３３のＮチャネルＭＯＳトランジスタ２６のドレインとダミービット線／ＤＢＬとを切離したものである。つまり、ＮチャネルＭＯＳトランジスタ２６は常に非導通にされているので、ＮチャネルＭＯＳトランジスタ２６のドレインとダミービット線／ＤＢＬとを接続しても切離しても同じ結果になる。
【００５７】
図１４のダミーメモリセル３５は、図１１のダミーメモリセル３３のＮチャネルＭＯＳトランジスタ２８のソースを接地電位ＧＮＤのラインに接続したものである。図１５は、ダミーメモリセル３５のレイアウトを示す図である。ダミーメモリセル３５のレイアウトは図１２のダミーメモリセル３３のレイアウトと異なる点は、コンタクトホールＣＨおよびローカル配線ＬＬ５が追加され、ＮチャネルＭＯＳトランジスタ２８のソースがコンタクトホールＣＨ、ローカル配線ＬＬ５およびビアホールＶＨを介して接地配線ＧＬに接続されている点である。
【００５８】
この変更例では、ワード線ＷＬが「Ｈ」レベルに立上げられると、ダミービット線ＤＢＬは並列接続された４つのＮチャネルＭＯＳトランジスタ２３，２４，２７，２８を介して接地電位ＧＮＤに引下げられるので、ダミービット線ＤＢＬは並列接続された３つのＮチャネルＭＯＳトランジスタ２３，２４，２７を介して接地電位ＧＮＤに引下げられるダミーメモリセル３３，３４に比べ、ダミービット線ＤＢＬの電位低下速度が速くなる。
【００５９】
図１６のダミーメモリセル３６は、図１４のダミーメモリセル３５のＮチャネルＭＯＳトランジスタ２６のドレインとダミービット線／ＤＢＬとを切離したものである。つまり、ＮチャネルＭＯＳトランジスタ２６は常に非導通にされているので、ＮチャネルＭＯＳトランジスタ２６のドレインとダミービット線／ＤＢＬとを接続しても切離しても同じ結果になる。
【００６０】
図１７は、図１に示したＳＲＡＭのレイアウトを示すブロック図である。図１７において、ダミーメモリセル列１ａ（斜線を施した部分）はメモリセルアレイ１の行デコーダ８側の端部に配置されている。列デコーダ＋プリチャージ回路＋データＩ／Ｏ回路４０は、図１のプリチャージ回路４、列選択ゲート６、インバータ９、列デコーダ１１、書込回路１２および読出回路１３を含む。図１８のＳＲＡＭでは、ダミーメモリセル列１ａはメモリセルアレイ１の行デコーダ８と反対側の端部に配置される。
【００６１】
図１９のＳＲＡＭでは、２組のメモリセルアレイ１，１が設けられ、それらの間に行デコーダ８が配置される。２つのダミーメモリセル列１ａ，１ａは、それぞれ２つのメモリセルアレイ１，１の行デコーダ８側の端部に配置される。２組のメモリセルアレイ１，１に対応してそれぞれ２組の列デコーダ＋プリチャージ回路＋データＩ／Ｏ回路４０が設けられる。
【００６２】
図２０のＳＲＡＭでは、２組のメモリセルアレイ１，１が設けられ、それらの間に行デコーダ８が配置される。２つのダミーメモリセル列１ａ，１ａは、それぞれ２つのメモリセルアレイ１，１の行デコーダ８と反対側の端部に配置される。
【００６３】
図２１のＳＲＡＭでは、１つのメモリセルアレイ１の中央部にダミーメモリセル列１ａが配置される。図２２のＳＲＡＭでは、２組のメモリセルアレイ１，１が設けられ、各メモリセルアレイ１の中央部にダミーメモリセル列１ａが配置される。
【００６４】
図５〜図９に示したダミーメモリセル３，３０，３１は、何ら制約を受けることなく図１７〜図２２のいずれのＳＲＡＭにも適用可能である。図１０〜図１６で示したダミーメモリセル３２〜３６は、図１７〜図２０のいずれのＳＲＡＭにも何ら制約を受けずに適用可能である。ただし、図１０〜図１６のダミーメモリセル３２〜３６は、ＮチャネルＭＯＳトランジスタ２６のゲートを接地配線ＧＬに接続するためのローカル配線ＬＬ６を設ける必要があるため、図２１および図２２のＳＲＡＭに適用する場合は偶数列のダミーメモリセル列を設ける必要がある。
【００６５】
［実施の形態２］
図２３は、この発明の実施の形態２によるＳＲＡＭの全体構成を示す回路ブロック図であって、図１と対比される図である。図２３を参照して、このＳＲＡＭは図１のＳＲＡＭと異なる点は、冗長メモリセルアレイ４１が追加され、行デコーダ８が行デコーダ４２で置換されている点である。
【００６６】
冗長メモリセルアレイ４１は、少なくとも１行分（図では１行分）のダミーメモリセル３、複数のメモリセル２およびスペアワード線ＳＷＬを含む。行デコーダ４２には、不良なメモリセル行の行アドレス信号をプログラムするためのプログラム回路が設けられている。たとえば、第１行目の少なくとも１つのメモリセル２が不良な場合は、第１行目のメモリセル行の行アドレス信号がプログラムされる。行デコーダ４２は、第１行目のメモリセル行の行アドレス信号が入力された場合は、その行のワード線ＷＬ０の代わりにスペアワード線ＳＷＬを選択レベルの「Ｈ」レベルに立上げる。これにより、不良なメモリセル２がスペアのメモリセル２と置換される。
【００６７】
この実施の形態２では、実施の形態１と同じ効果が得られる他、不良なメモリセル行を正常なスペアのメモリセル行で置換することができる。
【００６８】
［実施の形態３］
図２４は、この発明の実施の形態３によるＳＲＡＭの全体構成を示す回路ブロック図であって、図１と対比される図である。図２４を参照して、このＳＲＡＭが図１のＳＲＡＭと異なる点は、メモリセルアレイ１およびプリチャージ回路４がそれぞれメモリセルアレイ４５およびプリチャージ回路４６で置換され、ゲート回路５１〜５３およびＯＲゲート５４が追加されている点である。
【００６９】
メモリセルアレイ４５は、メモリセルアレイ１の端部に２つのダミーメモリセル列を追加したものである。追加された１つのダミーメモリセル列はダミービット線対ＤＢＬ，／ＤＢＬおよび８つのダミーメモリセル３３を含み、追加されたもう１つのダミーメモリセル列はダミービット線対ＤＢＬ，／ＤＢＬおよび８つのダミーメモリセル３５を含む。
【００７０】
プリチャージ回路４６は、プリチャージ回路４に４つのＰチャネルＭＯＳトランジスタ５を追加したものである。４つのＰチャネルＭＯＳトランジスタ５は、それぞれ追加された４本のダミービット線ＤＢＬ，／ＤＢＬ，ＤＢＬ，／ＤＢＬの一方端と電源電位ＶＤＤのラインとの間に接続され、それらのゲートはともにプリチャージ信号／ＰＲを受ける。
【００７１】
ゲート回路５１の一方入力ノードは、ダミーメモリセル３に接続されたダミービット線ＤＢＬの他方端に接続され、その他方入力ノードは信号φａを受ける。ゲート回路５２の一方入力ノードは、ダミーメモリセル３３に接続されたダミービット線ＤＢＬの他方端に接続され、その他方入力ノードは信号φｂを受ける。ゲート回路５３の一方入力ノードは、ダミーメモリセル３５に接続されたダミービット線ＤＢＬの他方端に接続され、その他方入力ノードは信号φｃを受ける。ＯＲゲート５４は、ゲート回路５１〜５３の出力信号を受け、その出力信号は信号ＳＥとして制御回路１０に与えられる。
【００７２】
信号φａ〜φｃの各々が、「Ｈ」レベルまたは「Ｌ」レベルに設定される。信号φａ〜φｃの各々は、外部から導入してもよいし、内部レジスタで生成してもよいし、ヒューズなどによってレベルを選択可能にしてもよい。たとえば、信号φａ〜φｃのうちの信号φａのみが「Ｈ」レベルにされた場合は、ゲート回路５１がインバータとして動作し、ゲート回路５２，５３の出力信号は「Ｌ」レベルに固定される。この場合は、図１のＳＲＡＭと同じ構成になる。
【００７３】
また、たとえば信号φａ〜φｃのうちの信号φｃのみが「Ｈ」レベルにされた場合は、ゲート回路５３がインバータとして動作し、ゲート回路５１，５２の出力信号が「Ｌ」レベルに固定される。この場合はダミーメモリセル３５の並列接続された４つのＮチャネルＭＯＳトランジスタ２３，２４，２７，２８によってダミービット線ＤＢＬが「Ｌ」レベルに引下げられるので、ダミービット線ＤＢＬの電位低下速度が速くなる。
【００７４】
したがって、トランジスタ特性のばらつきがあっても信号φａ〜φｃのレベルを変えることにより、信号ＳＥのレベル変化のタイミングを変えることができる。よって、動作マージンを大きくし、歩留りの向上を図ることができる。
【００７５】
図２５のＳＲＡＭは、図２４のＳＲＡＭに冗長メモリセルアレイ５５を追加したものである。冗長メモリセルアレイ５５は、少なくとも１行分（図では１行分）のダミーメモリセル３，３３，３５、複数のメモリセル２およびスペアワード線ＳＷＬを含む。行デコーダ４２は、不良な行のワード線（たとえばＷＬ０）に対応する行アドレス信号が入力された場合は、そのワード線ＷＬ０の代わりにスペアワード線ＳＷＬを選択レベルの「Ｈ」レベルにする。
【００７６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７７】
【発明の効果】
以上のように、この発明に係るスタティック型半導体記憶装置は、ワード線と第１および第２のビット線との交差部に配置されたメモリセルと、ワード線と第１および第２のダミービット線との交差部に配置されたダミーメモリセルと、第１のダミービット線の電位に応じて読み出し動作を制御する制御信号を生成する制御信号生成回路とを備えたものである。メモリセルは、第１および第２のＰチャネルロードＭＯＳトランジスタと、第１および第２のＮチャネルドライバＭＯＳトランジスタと、第１および第２のＮチャネルアクセスＭＯＳトランジスタとを含む。ダミーメモリセルは、第１および第２のＰチャネルロードＭＯＳトランジスタに対応して設けられた第１および第２のＮチャネルＭＯＳトランジスタと、第１および第２のＮチャネルドライバＭＯＳトランジスタに対応して設けられた第３および第４のＮチャネルＭＯＳトランジスタと、第１および第２のＮチャネルアクセスＭＯＳトランジスタに対応して設けられた第５および第６のＮチャネルＭＯＳトランジスタとを含み、ワード線が選択レベルにされたことに応じて、プリチャージされた第１のダミービット線の電位を第１、第３および第５のＮチャネルＭＯＳトランジスタを介して引下げる。メモリセルの配線層に形成されたゲート電極の配置とダミーメモリセルの配線層に形成されたゲート電極の配置とは同一である。したがって、第１または第２のビット線の電位よりも第１のダミービット線の電位の方が速やかに低下するので、ワード線を非選択レベルにするタイミングなどを容易に最適化することができる。また、第１、第３および第５のＮチャネルＭＯＳトランジスタで第１のダミービット線の電位を引下げるので、ダミーメモリセル内の第１〜第６のＮチャネルＭＯＳトランジスタの特性がばらついた場合でもばらつきを平均化することでばらつきの程度を下げることができ、動作マージンの向上を図ることができる。
【００７８】
好ましくは、メモリセルにおいて、第１のＰチャネルロードＭＯＳトランジスタと第１のＮチャネルドライバＭＯＳトランジスタは第１の電源電位を供給する第１の電源ラインと第１の電源電位よりも低い第２の電源電位を供給する第２の電源ラインとの間に直列接続されて第１のインバータを構成する。第２のＰチャネルロードＭＯＳトランジスタと第２のＮチャネルドライバＭＯＳトランジスタは第１および第２の電源ライン間に直列接続されて第２のインバータを構成する。第１のインバータの出力ノードと第２のインバータの入力ノードとが接続され、第１のインバータの入力ノードと第２のインバータの出力ノードとが接続される。第１のＮチャネルアクセスＭＯＳトランジスタは、第１のインバータの出力ノードと第１のビット線との間に接続され、そのゲート電極はワード線に接続される。第２のＮチャネルアクセスＭＯＳトランジスタは、第２のインバータの出力ノードと第２のビット線との間に接続され、そのゲート電極はワード線に接続される。第１および第３のＮチャネルＭＯＳトランジスタは、所定のノードと第２の電源ラインとの間に並列接続され、それらのゲートはともに第１の電源ラインに接続される。第５のＮチャネルＭＯＳトランジスタは、第１のダミービット線と所定のノードとの間に接続され、そのゲートはワード線に接続される。この場合は、ワード線が選択レベルにされると第５のＮチャネルＭＯＳトランジスタが導通し、第１のダミービット線から第５、第１、第３のＮチャネルＭＯＳトランジスタを介して第２の電源ラインに電流が流出する。
【００７９】
また好ましくは、第２および第４のＮチャネルＭＯＳトランジスタのゲートはともに所定のノードに接続される。第２、第４および第６のＮチャネルＭＯＳトランジスタの第１の電極は第１および第３のＮチャネルＭＯＳトランジスタのゲートに接続される。この場合は、ダミーメモリセル内の配線とメモリセル内の配線との差異を最小限にすることができる。
【００８０】
また好ましくは、メモリセルの配線層において、第１のＰチャネルロードＭＯＳトランジスタと第１のＮチャネルドライバＭＯＳトランジスタは共通の第１のゲート電極を有し、第２のＰチャネルロードＭＯＳトランジスタと第２のＮチャネルドライバＭＯＳトランジスタは共通の第２のゲート電極を有し、第１のＮチャネルアクセスＭＯＳトランジスタは第３のゲート電極を有し、第２のＮチャネルアクセスＭＯＳトランジスタは第４のゲート電極を有する。ダミーメモリセルの配線層において、第１および第３のＮチャネルＭＯＳトランジスタは共通の第５のゲート電極を有し、第２および第４のＮチャネルＭＯＳトランジスタは共通の第６のゲート電極を有し、第５のＮチャネルアクセスＭＯＳトランジスタは第７のゲート電極を有し、第６のＮチャネルアクセスＭＯＳトランジスタは第８のゲート電極を有する。ダミーメモリセルの配線層において、第５〜第７のゲート電極はそれぞれ第１〜第４のゲート電極に対応して配置され、第５〜第７のゲート電極の配置と第１〜第４のゲート電極の配置とは同一である。この場合は、メモリセル内のＭＯＳトランジスタの特性とダミーメモリセル内のＭＯＳトランジスタの特性とを容易に一致させることができる。
【００８３】
また好ましくは、複数行複数列に配列された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数組の第１および第２のビット線と、複数のワード線と交差して設けられた第１および第２のダミービット線と、それぞれ複数のワード線と第１および第２のダミービット線との交差部に設けられた複数のダミーメモリセルとを含むメモリセルアレイと、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択し、そのワード線を選択レベルにしてそのワード線に対応する複数のメモリセルおよびダミーメモリセルを活性化させる行選択回路と、列アドレス信号に従って複数組の第１および第２のビット線のうちのいずれかの組の第１および第２のビット線を選択する列選択回路と、列選択回路によって選択された第１および第２のビット線を介して行選択回路によって活性化されたメモリセルのデータ信号の書込／読出を行なう書込／読出回路とが設けられる。制御信号生成回路は、第１のダミービット線の電位が予め定められたしきい値電位よりも低下したことに応じて制御信号を出力する電位検知回路を含む。この場合は、第１のダミービット線の電位が所定のしきい値電位よりも低くなったことに応じて制御信号が出力される。
【００８４】
また好ましくは、第１〜第３の組の第１および第２のダミービット線が設けられる。第１の組の第１および第２のダミービット線に対応する各ダミーメモリセルは、対応するワード線が選択レベルにされたことに応じて、プリチャージされた第１の組の第１のダミービット線の電位を第１、第３および第５のＮチャネルＭＯＳトランジスタを介して引下げる。第２の組の第１および第２のダミービット線に対応する各ダミーメモリセルは、対応するワード線が選択レベルにされたことに応じて、プリチャージされた第２の組の第１のダミービット線の電位を第１〜第３および第５のＮチャネルＭＯＳトランジスタを介して引下げる。第３の組の第１および第２のダミービット線に対応する各ダミーメモリセルは、対応するワード線が選択レベルにされたことに応じて、プリチャージされた第３の組の第１のダミービット線の電位を第１〜第５のＮチャネルＭＯＳトランジスタを介して引下げる。さらに、第１〜第３の組の第１のダミービット線のうちのいずれかの組の第１のダミービット線を選択するダミービット線選択回路が設けられる。電位検知回路は、ダミービット線選択回路によって選択された第１のダミービット線の電位がしきい値電位よりも低下したことに応じて制御信号を出力する。この場合は、ダミーメモリセル内のＮチャネルＭＯＳトランジスタの特性がばらついた場合でも、最適なダミーメモリセル列を選択することができる。
【００８５】
また好ましくは、さらに、複数組の第１および第２のビット線ならびに第１および第２のダミービット線と交差して設けられたスペアワード線と、複数組の第１および第２のビット線とスペアワード線との複数の交差部にそれぞれ設けられた複数のメモリセルと、第１および第２のダミービット線とスペアワード線との交差部に設けられたダミーメモリセルとを含む冗長メモリセルアレイが設けられる。行選択回路は、複数行のうちの不良な行に対応する行アドレス信号を記憶し、入力された行アドレス信号と記憶した行アドレス信号が一致した場合は、入力された行アドレス信号に対応するワード線の代わりにスペアワード線を選択する。この場合は、不良なメモリセル行があった場合でもスペアの正常なメモリセル行と置換することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＳＲＡＭの全体構成を示す回路ブロック図である。
【図２】 図１に示したＳＲＡＭの動作を示すタイムチャートである。
【図３】 図１に示したメモリセルの構成を示す回路図である。
【図４】 図３に示したメモリセルのレイアウトを示す図である。
【図５】 図１に示したダミーメモリセルの構成を示す回路図である。
【図６】 図５に示したダミーメモリセルのレイアウトを示す図である。
【図７】 実施の形態１の変更例を示す回路図である。
【図８】 図７に示したダミーメモリセルのレイアウトを示す図である。
【図９】 実施の形態１の他の変更例を示す回路図である。
【図１０】 実施の形態１のさらに他の変更例を示す回路図である。
【図１１】 実施の形態１のさらに他の変更例を示す回路図である。
【図１２】 図１１に示したダミーメモリセルのレイアウトを示す図である。
【図１３】 実施の形態１のさらに他の変更例を示す回路図である。
【図１４】 実施の形態１のさらに他の変更例を示す回路図である。
【図１５】 図１４に示したダミーメモリセルのレイアウトを示す図である。
【図１６】 実施の形態１のさらに他の変更例を示す回路図である。
【図１７】 図１に示したＳＲＡＭのレイアウトを示すブロック図である。
【図１８】 実施の形態１のさらに他の変更例を示すブロック図である。
【図１９】 実施の形態１のさらに他の変更例を示すブロック図である。
【図２０】 実施の形態１のさらに他の変更例を示すブロック図である。
【図２１】 実施の形態１のさらに他の変更例を示すブロック図である。
【図２２】 実施の形態１のさらに他の変更例を示すブロック図である。
【図２３】 この発明の実施の形態２によるＳＲＡＭの全体構成を示す回路ブロック図である。
【図２４】 この発明の実施の形態３によるＳＲＡＭの全体構成を示す回路ブロック図である。
【図２５】 実施の形態３の変更例を示す回路ブロック図である。
【符号の説明】
１，４５ メモリセルアレイ、１ａ ダミーメモリセル列、２ メモリセル、３，３０〜３６ ダミーメモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線、ＤＢＬ，／ＤＢＬ ダミービット線、ＩＯ，／ＩＯ データ入出力線、ＣＳＬ列選択線、４，４６ プリチャージ回路、５，２１，２２ ＰチャネルＭＯＳトランジスタ、６ 列選択ゲート、７，２３〜２８ ＮチャネルＭＯＳトランジスタ、８，４２ 行デコーダ、９ インバータ、１０ 制御回路、１１ 列デコーダ、１２ 書込回路、１３ 読出回路、ＰＷ Ｐ型ウェル、ＮＷ Ｎ型ウェル、ＮＡ Ｎ型活性層、ＰＡ Ｐ型活性層、ＧＥ ゲート電極、ＬＬ ローカル配線、ＭＬ メタル配線、ＣＨ コンタクトホール、ＶＨ ビアホール、ＶＬ 電源配線、ＧＬ 接地配線、４０ 列デコーダ＋プリチャージ回路＋データＩ／Ｏ回路、４１，５５ 冗長メモリセルアレイ、５１〜５３ ゲート回路、５４ ＯＲゲート。
Claims (7)
- ワード線と第１および第２のビット線との交差部に配置されたメモリセルと、前記ワード線と第１および第２のダミービット線との交差部に配置されたダミーメモリセルと、前記第１のダミービット線の電位に応じて読み出し動作を制御する制御信号を生成する制御信号生成回路とを備えたスタティック型半導体記憶装置であって、
前記メモリセルは、第１および第２のＰチャネルロードＭＯＳトランジスタと、第１および第２のＮチャネルドライバＭＯＳトランジスタと、第１および第２のＮチャネルアクセスＭＯＳトランジスタとを含み、
前記ダミーメモリセルは、前記第１および第２のＰチャネルロードＭＯＳトランジスタに対応して設けられた第１および第２のＮチャネルＭＯＳトランジスタと、前記第１および第２のＮチャネルドライバＭＯＳトランジスタに対応して設けられた第３および第４のＮチャネルＭＯＳトランジスタと、前記第１および第２のＮチャネルアクセスＭＯＳトランジスタに対応して設けられた第５および第６のＮチャネルＭＯＳトランジスタとを含み、前記ワード線が選択レベルにされたことに応じて、プリチャージされた前記第１のダミービット線の電位を前記第１、第３および第５のＮチャネルＭＯＳトランジスタを介して引下げ、
前記メモリセルの配線層に形成されたゲート電極の配置と前記ダミーメモリセルの配線層に形成されたゲート電極の配置とは同一である、スタティック型半導体記憶装置。 - 前記メモリセルにおいて、前記第１のＰチャネルロードＭＯＳトランジスタと前記第１のＮチャネルドライバＭＯＳトランジスタは第１の電源電位を供給する第１の電源ラインと前記第１の電源電位よりも低い第２の電源電位を供給する第２の電源ラインとの間に直列接続されて第１のインバータを構成し、
前記第２のＰチャネルロードＭＯＳトランジスタと前記第２のＮチャネルドライバＭＯＳトランジスタは前記第１および第２の電源ライン間に直列接続されて第２のインバータを構成し、
前記第１のインバータの出力ノードと前記第２のインバータの入力ノードとが接続され、前記第１のインバータの入力ノードと前記第２のインバータの出力ノードとが接続され、
前記第１のＮチャネルアクセスＭＯＳトランジスタは、前記第１のインバータの出力ノードと前記第１のビット線との間に接続され、そのゲート電極は前記ワード線に接続され、
前記第２のＮチャネルアクセスＭＯＳトランジスタは、前記第２のインバータの出力ノードと前記第２のビット線との間に接続され、そのゲート電極は前記ワード線に接続され、
前記第１および第３のＮチャネルＭＯＳトランジスタは、所定のノードと前記第２の電源ラインとの間に並列接続され、それらのゲートはともに前記第１の電源ラインに接続され、
前記第５のＮチャネルＭＯＳトランジスタは、前記第１のダミービット線と前記所定のノードとの間に接続され、そのゲートは前記ワード線に接続される、請求項１に記載のスタティック型半導体記憶装置。 - 前記第２および第４のＮチャネルＭＯＳトランジスタのゲートはともに前記所定のノードに接続され、
前記第２、第４および第６のＮチャネルＭＯＳトランジスタの第１の電極は前記第１および第３のＮチャネルＭＯＳトランジスタのゲートに接続される、請求項２に記載のスタティック型半導体記憶装置。 - 前記メモリセルの配線層において、前記第１のＰチャネルロードＭＯＳトランジスタと前記第１のＮチャネルドライバＭＯＳトランジスタは共通の第１のゲート電極を有し、
前記第２のＰチャネルロードＭＯＳトランジスタと前記第２のＮチャネルドライバＭＯＳトランジスタは共通の第２のゲート電極を有し、
前記第１のＮチャネルアクセスＭＯＳトランジスタは第３のゲート電極を有し、
前記第２のＮチャネルアクセスＭＯＳトランジスタは第４のゲート電極を有し、
前記ダミーメモリセルの配線層において、前記第１および第３のＮチャネルＭＯＳトランジスタは共通の第５のゲート電極を有し、
前記第２および第４のＮチャネルＭＯＳトランジスタは共通の第６のゲート電極を有し、
前記第５のＮチャネルアクセスＭＯＳトランジスタは第７のゲート電極を有し、
前記第６のＮチャネルアクセスＭＯＳトランジスタは第８のゲート電極を有し、
前記ダミーメモリセルの配線層において、前記第５〜第７のゲート電極はそれぞれ前記第１〜第４のゲート電極に対応して配置され、前記第５〜第７のゲート電極の配置と前記第１〜第４のゲート電極の配置とは同一である、請求項２に記載のスタティック型半導体記憶装置。 - 複数行複数列に配列された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数組の第１および第２のビット線と、前記複数のワード線と交差して設けられた第１および第２のダミービット線と、それぞれ前記複数のワード線と前記第１および第２のダミービット線との交差部に設けられた複数のダミーメモリセルとを含むメモリセルアレイ、
行アドレス信号に従って前記複数のワード線のうちのいずれかのワード線を選択し、そのワード線を選択レベルにしてそのワード線に対応する複数のメモリセルおよびダミーメモリセルを活性化させる行選択回路、
列アドレス信号に従って前記複数組の第１および第２のビット線のうちのいずれかの組の第１および第２のビット線を選択する列選択回路、および
前記列選択回路によって選択された第１および第２のビット線を介して前記行選択回路によって活性化されたメモリセルのデータ信号の書込／読出を行なう書込／読出回路とを備え、
前記制御信号生成回路は、前記第１のダミービット線の電位が予め定められたしきい値電位よりも低下したことに応じて前記制御信号を出力する電位検知回路を含む、請求項１から請求項４のいずれかに記載のスタティック型半導体記憶装置。 - 第１〜第３の組の第１および第２のダミービット線が設けられ、
前記第１の組の第１および第２のダミービット線に対応する各ダミーメモリセルは、対応するワード線が選択レベルにされたことに応じて、プリチャージされた前記第１の組の第１のダミービット線の電位を前記第１、第３および第５のＮチャネルＭＯＳトランジスタを介して引下げ、
前記第２の組の第１および第２のダミービット線に対応する各ダミーメモリセルは、対応するワード線が選択レベルにされたことに応じて、プリチャージされた前記第２の組の第１のダミービット線の電位を前記第１〜第３および第５のＮチャネルＭＯＳトランジスタを介して引下げ、
前記第３の組の第１および第２のダミービット線に対応する各ダミーメモリセルは、対応するワード線が選択レベルにされたことに応じて、プリチャージされた前記第３の組の第１のダミービット線の電位を前記第１〜第５のＮチャネルＭＯＳトランジスタを介して引下げ、
さらに、前記第１〜第３の組の第１のダミービット線のうちのいずれかの組の第１のダミービット線を選択するダミービット線選択回路を備え、
前記電位検知回路は、前記ダミービット線選択回路によって選択された第１のダミービット線の電位が前記しきい値電位よりも低下したことに応じて前記制御信号を出力する、請求項５に記載のスタティック型半導体記憶装置。 - さらに、前記複数組の第１および第２のビット線ならびに前記第１および第２のダミービット線と交差して設けられたスペアワード線と、前記複数組の第１および第２のビット線と前記スペアワード線との複数の交差部にそれぞれ設けられた複数のメモリセルと、前記第１および第２のダミービット線と前記スペアワード線との交差部に設けられたダミーメモリセルとを含む冗長メモリセルアレイを備え、
前記行選択回路は、前記複数行のうちの不良な行に対応する行アドレス信号を記憶し、入力された行アドレス信号と記憶した行アドレス信号が一致した場合は、入力された行アドレス信号に対応するワード線の代わりに前記スペアワード線を選択する、請求項５に記載のスタティック型半導体記憶装置。
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| JP4889965B2 (ja) * | 2005-06-27 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
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| JP2007199441A (ja) * | 2006-01-27 | 2007-08-09 | Hitachi Displays Ltd | 画像表示装置 |
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| US7376032B2 (en) * | 2006-06-01 | 2008-05-20 | Qualcomm Incorporated | Method and apparatus for a dummy SRAM cell |
| FR2903524B1 (fr) * | 2006-07-05 | 2008-10-17 | St Microelectronics Sa | Dispositif de memoire avec commande programmable de l'activation des amplificateurs de lecture. |
| JP4952137B2 (ja) * | 2006-08-17 | 2012-06-13 | 富士通セミコンダクター株式会社 | 半導体メモリおよびシステム |
| US7755964B2 (en) * | 2006-10-25 | 2010-07-13 | Qualcomm Incorporated | Memory device with configurable delay tracking |
| US7394682B2 (en) * | 2006-10-25 | 2008-07-01 | Infineon Technologies Ag | Bit line dummy core-cell and method for producing a bit line dummy core-cell |
| JP5019579B2 (ja) * | 2007-01-18 | 2012-09-05 | 株式会社東芝 | 半導体記憶装置 |
| JP5083309B2 (ja) * | 2007-03-19 | 2012-11-28 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| JP5093885B2 (ja) * | 2007-04-26 | 2012-12-12 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP5262454B2 (ja) * | 2008-09-01 | 2013-08-14 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| US7733711B2 (en) * | 2008-09-08 | 2010-06-08 | Freescale Semiconductor, Inc. | Circuit and method for optimizing memory sense amplifier timing |
| US7787317B2 (en) * | 2008-11-07 | 2010-08-31 | Mediatek Inc. | Memory circuit and tracking circuit thereof |
| US8885392B1 (en) * | 2009-02-27 | 2014-11-11 | Altera Corporation | RAM/ROM memory circuit |
| CN102473452B (zh) * | 2009-07-02 | 2014-07-09 | 松下电器产业株式会社 | 半导体存储装置 |
| US8472227B2 (en) * | 2010-01-27 | 2013-06-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and methods for forming the same |
| US8478820B2 (en) | 2009-08-26 | 2013-07-02 | Qualcomm Incorporated | Methods and systems for service discovery management in peer-to-peer networks |
| US8478776B2 (en) | 2009-10-30 | 2013-07-02 | Qualcomm Incorporated | Methods and systems for peer-to-peer network discovery using multi-user diversity |
| JP5578706B2 (ja) * | 2010-03-31 | 2014-08-27 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US8279693B2 (en) * | 2010-04-09 | 2012-10-02 | Qualcomm Incorporated | Programmable tracking circuit for tracking semiconductor memory read current |
| JP5456571B2 (ja) * | 2010-05-15 | 2014-04-02 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP2012203934A (ja) * | 2011-03-24 | 2012-10-22 | Toshiba Corp | 半導体記憶装置 |
| JP5917219B2 (ja) * | 2012-03-21 | 2016-05-11 | 株式会社東芝 | 半導体記憶装置 |
| JP5311431B2 (ja) * | 2012-05-30 | 2013-10-09 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2013041663A (ja) * | 2012-10-01 | 2013-02-28 | Renesas Electronics Corp | 半導体集積回路装置 |
| KR101986356B1 (ko) | 2012-10-05 | 2019-06-05 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 포함하는 장치들 |
| JP5586038B2 (ja) * | 2013-07-25 | 2014-09-10 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP2014139860A (ja) * | 2014-03-28 | 2014-07-31 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2016062618A (ja) * | 2014-09-12 | 2016-04-25 | 株式会社東芝 | 半導体記憶装置 |
| KR20160039960A (ko) * | 2014-10-02 | 2016-04-12 | 에스케이하이닉스 주식회사 | 더미 메모리 셀을 포함하는 반도체 메모리 장치 및 그것의 프로그램 방법 |
| US9471737B1 (en) * | 2014-12-05 | 2016-10-18 | Altera Corporation | Semiconductor device with dummy cells of different data types |
| US9928898B2 (en) * | 2016-03-30 | 2018-03-27 | Qualcomm Incorporated | Wordline adjustment scheme |
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| US10127990B1 (en) * | 2017-07-18 | 2018-11-13 | Stmicroelectronics International N.V. | Non-volatile memory (NVM) with dummy rows supporting memory operations |
| CN108665943B (zh) * | 2018-05-04 | 2020-06-09 | 上海华力集成电路制造有限公司 | 一种静态随机存取存储器读取电流的测试方法 |
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| US6285604B1 (en) * | 2000-01-06 | 2001-09-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dummy memory cells for high accuracy self-timing circuits in dual-port SRAM |
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