CN100334652C - 具有伪存储单元的静态半导体存储装置 - Google Patents
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Abstract
该SRAM的伪存储单元(3)将正常存储单元(2)的负载用第1及第2P沟道MOS晶体管(21，22)用第1及第2N沟道MOS晶体管(27，28)置换，向N沟道MOS晶体管(27)的栅极及源极分别施加电源电位及接地电位。字线(WL)若上升到“H”电平，则存取用的第3及第4N沟道MOS晶体管(25，26)导通，从伪位线(DBL)经由第3N沟道MOS晶体管(25，23，27)、第1N沟道MOS晶体管、驱动用的第5N沟道MOS晶体管向接地电位(GND)线流出电流。从而，伪位线(DBL)的电位降低速度变得比位线(BL或/BL)的电位降低速度更快。因而，可容易地优化动作定时，提高动作容限。
Description
技术领域
本发明涉及静态半导体存储装置，具体地说，涉及具有在字线和第1及第2位线的交差部配置的存储单元以及在字线和第1及第2伪位线的交差部配置的伪存储单元的静态半导体存储装置。
背景技术
以前，为了实现静态随机存取存储器(以下称为SRAM)的高速化及低功率消耗，提出有采用伪存储单元的方法。例如特开平11-339476号专利中公开了设置伪存储单元的方法，当令与地址信号对应的字线为选择电平时，伪存储单元与正常存储单元同时被激活，输出规定的读出信号。根据该方法，若令字线为选择电平，则根据该字线对应的伪存储单元，读出信号的电平发生变化。响应该读出信号的电平变化，将字线降到非选择电平，使读出放大器激活，读出数据信号。从而，通过消除多余的位线的放电，实现低消耗功率，优化读出放大器的激活定时和预充电的激活定时，可缩短读出循环时间。
通常，为了存储单元的高集成化须尽可能减小存储单元内的晶体管尺寸，因而位线的电位由存储单元下拉时的电位变化速度变缓，位线对间的电位差变得很小。因而，采用高灵敏度的差动型读出放大器电路来检测位线对间的微小电位差，检测读出数据信号，可实现读出动作的高速化。但是，特开平11-339476号的方法中，根据选择的字线激活的伪存储单元只有一个，因而，传送来自伪存储单元的读出信号的信号线即伪位线的电位变化的定时变成与正常位线的电位变化的定时相同。由于伪位线的电位变化也变得很小，若要用例如反相器等的电平检测电路检测读出信号，伪位线的电位下拉到该反相器的阈值电位以下必须花费很长的时间，有无法获得最佳定时的问题。
另外，若激活的伪存储单元只有一个，则必须考虑选择的伪存储单元从位线吸收的电流值的波动和正常存储单元的吸收电流的波动，以确保容限。随着规模增加必须进行更精细的加工，加工形状的波动和不纯物注入的注入量的波动程度变大，晶体管特性的偏移变大。随着低电压化，该偏移的程度进一步变大。因而，伪存储单元内的晶体管的特性在单元间内发生偏移。例如，根据某选择驱动的字线激活的伪存储单元，其晶体管特性向好的方面偏移时，伪位线的电位变化加快，相反，正常存储单元的晶体管特性向坏的方面偏移时，正常位线的电位变化变缓，下拉字线的定时和激活读出放大器的定时过早，有产生误动作的危险性。为了避免该危险性，若确保在最坏条件下也可稳定动作的容限，则读出信号的检测定时进一步延迟，有无法实现期望的高速化和降低消耗功率的问题。
文献(ISSCC2001，“Universal-Vdd 0.65-2.0V 32kb Cache using Voltage-Adapted Timing-Generation Scheme and a Lithographical-symmetric Cell”)中考虑了上述的问题点，作出了以下努力，即，通过多个伪存储单元下拉伪位线，均化晶体管特性的偏移，提早读出信号的输出定时。但是，该文献中，由于伪存储单元由伪字线激活，伪位线以比正常存储单元的激活定时早的定时被下拉。从而，对于偏移，通过多个伪存储单元均化下拉速度虽然可提高容限，但是必须考虑伪字线及正常字线的上升定时的差进行设计，当变更存储单元阵列的构成时，有必须重新设计定时的问题。为了与系统LSI等要求的多种位·字结构对应，必须个别地设计最佳定时，使得设计、开发周期延长。
发明内容
因此，本发明的主要目的是提供可容易地优化动作定时、动作容限高的静态半导体存储装置。
本发明的静态半导体存储装置包括：在字线和第1及第2位线的交差部配置的存储单元，和在字线和第1及第2伪位线的交差部配置的伪存储单元。存储单元包含负载用的2个P沟道MOS晶体管、驱动用的2个N沟道MOS晶体管以及存取用的2个N沟道MOS晶体管，响应字线被改变到选择电平，预充电到电源电位的第1及第2位线中的任一位线经由存取用的1个N沟道MOS晶体管和驱动用的1个N沟道MOS晶体管下拉到接地电位。伪存储单元包括：与负载用的2个P沟道MOS晶体管对应设置的第1及第2N沟道MOS晶体管，与驱动用的2个N沟道MOS晶体管对应设置的第3及第4N沟道MOS晶体管，以及存取用的第5及第6N沟道MOS晶体管，响应字线被改变到选择电平，预充电到电源电位的第1及第2伪位线中的第1伪位线经由第5N沟道MOS晶体管和第1～第4N沟道MOS晶体管中并联的至少2个N沟道MOS晶体管，下拉到接地电位。从而，与第1或第2位线的电位相比，第1伪位线的电位下降更快，可容易地优化字线改变成非选择电平的定时等。另外，由于通过与存取用的第5N沟道MOS晶体管P并联的至少2个N沟道MOS晶体管来下拉第1伪位线的电位，因而，即使伪存储单元内的第1～第6N沟道MOS晶体管的特性偏移，也可通过均化偏移来降低偏移的程度，可以提高动作容限。
附图说明
图1是表示本发明的实施例1的SRAM的全体构成的电路方框图。
图2是表示图1所示SRAM的动作的时序图。
图3是表示图1所示存储单元的构成的电路图。
图4A-4C表示图3所示存储单元的布局。
图5是表示图1所示伪存储单元的构成的电路图。
图6A-6C表示图5所示伪存储单元的布局。
图7表示实施例1的变更例的电路图。
图8A-8C表示表示图7所示伪存储单元的布局。
图9是表示实施例1的其他变更例的电路图。
图10是表示实施例1的其他变更例的电路图。
图11是表示实施例1的其他变更例的电路图。
图12A-12C表示图11所示伪存储单元的布局。
图13是表示实施例1的其他变更例的电路图。
图14是表示实施例1的其他变更例的电路图。
图15A-15C表示图14所示伪存储单元的布局。
图16是表示实施例1的其他变更例的电路图。
图17是表示图1所示SRAM的布局的方框图。
图18是表示实施例1的其他变更例的方框图。
图19是表示实施例1的其他变更例的方框图。
图20是表示实施例1的其他变更例的方框图。
图21是表示实施例1的其他变更例的方框图。
图22是表示实施例1的其他变更例的方框图。
图23是表示本发明的实施例2的SRAM的全体构成的电路方框图。
图24是表示本发明的实施例3的SRAM的全体构成的方框图。
图25是表示实施例3的变更例的电路方框图。
具体实施方式
实施例1
图1是表示本发明的实施例1的SRAM的全体构成的电路方框图。图1中，该SRAM包括存储单元阵列1，预充电电路4及列选择栅极6。存储单元阵列1包括：多行(图中为8行)多列配置的多个存储单元(MC)2，分别与8行对应设置的8根字线WL0～WL7，分别与多列对应设置的多个位线对BL、/BL。各存储单元2与对应的字线WL和对应的位线对BL、/BL连接，存储1个数据信号。
另外，存储单元阵列1包括8行1列配置的8个伪存储单元(DC)3和伪位线对DBL、/DBL。伪存储单元(DC)3与对应的字线WL和伪位线对DBL、/DBL连接，响应对应的字线WL被改变成选择电平的「H」电平，将伪位线DBL的电位下拉到「 L」电平。伪存储单元3的电流驱动力设置成比存储单元2的电流驱动力大的值。
预充电电路4包括与位线BL、/BL、DBL、/DBL分别对应设置的P沟道MOS晶体管5。P沟道MOS晶体管5连接到电源电位VDD线和对应的位线BL、/BL、DBL或/DBL的一端之间，该栅极接受位线预充电信号/PR。位线预充电信号/PR变成激活电平的「L」电平时，P沟道MOS晶体管5导通，位线充电到「H」电平。
列选择栅极6包括与各位线对BL、/BL对应设置的1对N沟道MOS晶体管7、7。N沟道MOS晶体管7、7分别连接到对应的位线BL、/BL的另一端和数据输入输出线IO、/IO之间，该栅极与对应的列选择线CSL连接。多个列选择线CSL中的1根列选择线CSL上升到选择电平的「H」电平时，该列选择线CSL对应的列的位线对BL、/BL通过N沟道MOS晶体管7、7与数据输入输出线对IO、/IO连接。
另外，该SRAM包括行解码器8，反相器9，控制电路10，列解码器11，写入电路12及读出电路13。行解码器8根据控制电路10提供的行地址信号，选择多个字线WL0～WL7中的任一字线，将该字线改变成选择电平的「H」电平，激活该字线对应的伪存储单元3及多个存储单元2。
反相器9具有规定的阈值电位，响应伪位线DBL的电位降低到阈值电位以下，将信号SE提高到激活电平的「H」电平。反相器9构成电位检测电路。控制电路10根据反相器9的输出信号SE、外部提供的时钟信号CLK、地址信号ADD及控制信号CNT，控制SRAM全体。控制电路10根据外部地址信号ADD生成行地址信号及列地址信号，分别提供给行解码器8及列解码器11。
列解码器11根据控制电路10提供的列地址信号，从多个列选择线CSL中选择任一列选择线CSL，将该列选择线CSL改变成选择电平的「H」电平，使与该列选择线CSL对应的列的位线对BL、/BL和数据输入输出线对IO、/IO连接。
写入电路12及读出电路13都连接到数据输入输出线对IO、/IO。写入电路12将外部提供的数据信号DI写入由行解码器8及列解码器11选择的存储单元2。读出电路13包含读出放大器，将来自由行解码器8及列解码器11选择的存储单元2的读出数据信号DO向外部输出。
图2是表示图1所示SRAM的读出动作的时序图。图2中，在读出动作开始之前，使所有字线WL0～WL7为非选择电平的「L」电平，位线BL、/BL及伪位线DBL、/DBL各自由预充电电路4预充电到「H」电平，使信号SE为「L」电平。
时钟信号CLK从「L」电平上升到「H」电平，读出动作开始时(时刻t1)，位线预充电信号/PR改变成非激活电平的「H」电平，预充电电路4的P沟道MOS晶体管5变成不导通，由地址信号ADD指定的行及列由行解码器8及列解码器11选择。选择的行的字线WL从「L」电平上升到「H」电平。另外，选择的列的列选择线CSL改变成选择电平的「H」电平，该列的位线对BL、/BL经由列选择栅极6的N沟道MOS晶体管7、7与数据输入输出线对IO、/IO连接。
例如，第1行的字线WL0若改变成「H」电平，则与该字线WL0连接的各存储单元2的数据信号读出到对应的位线BL、/BL，其中的一根位线的电位缓缓降低。另外，与该字线WL0连接的伪存储单元3被激活，伪位线DBL的电位缓缓降低。设定存储单元2及伪存储单元3的各电流驱动力，使得伪位线DBL的电位的降低速度比位线BL或/BL的电位的降低速度快。另外，伪位线/DBL的电位保持「H」电平不变化。伪位线DBL的电位若降低到比电位检测电路即反相器9的阈值电位低，则反相器9的输出信号SE从「L」电平上升到「H」电平。
若信号SE从「L」电平上升到「H」电平，在读出电路13被激活，确定读出数据信号DO，字线WL0从「H」电平下降到「L」电平，使存储单元2及伪存储单元3不激活，使位线预充电信号/PR为「L」电平，位线BL、/BL及伪位线DBL、/DBL预充电到「H」电平。
写入动作时，行地址信号指定的行的字线WL通过行解码器8上升到选择电平的「H」电平，该行的各存储单元2被激活。另外，列地址信号指定的列的列选择线CSL通过列解码器11上升到选择电平的「H」电平，该列的N沟道MOS晶体管7、7导通，激活的一个存储单元2经由位线对BL、/BL及数据输入输出线对IO、/IO与写入电路12连接
写入电路12根据外部提供的数据信号DI，令数据输入输出线对IO、/IO中的一根数据输入输出线为「H」电平，同时令另一根数据输入输出线为「L」电平，向存储单元2写入数据信号DI。字线WL及列选择线CSL若上升到「L」电平，则存储单元2中存储数据信号DI。
图3是表示存储单元2的构成的电路图。图3中，该存储单元MC包括负载晶体管(P沟道MOS晶体管21，22)，驱动晶体管(N沟道MOS晶体管23，24)及存取晶体管(N沟道MOS晶体管25，26)。P沟道MOS晶体管21，22分别连接到电源电位VDD线和存储结点N1、N2之间，各栅极分别与结点N2、N1连接。N沟道MOS晶体管23、24分别连接到存储结点N1、N2和接地电位GND线之间，各栅极分别与结点N2、N1连接。N沟道MOS晶体管25、26分别连接到存储结点N1、N2和位线BL、/BL之间，各栅极都与字线WL连接。
写入动作时，响应写入数据信号DI，令位线BL、/BL中的一方为「H」电平，同时令另一方为「L」电平。接着，令字线WL为选择电平的「H」电平，N沟道MOS晶体管25、26导通，位线BL、/BL的电平分别施加到存储结点N1、N2。存储结点N1、N2中分别施加「H」电平及「L」电平的情况下，MOS晶体管21、24导通，同时MOS晶体管22、23变成不导通，存储结点N1、N2的电平由MOS晶体管21～24锁存。另外，存储结点N1、N2中分别施加「L」电平及「H」电平时，MOS晶体管22、23导通，同时MOS晶体管21、24变成不导通，存储结点N1、N2的电平由MOS晶体管21～24锁存。若令字线WL为非选择电平的「L」电平，N沟道MOS晶体管25、26变成不导通，存储结点N1、N2的电平被保持。
读出动作时，由图1的预充电电路4对各个位线BL、/BL充电到「H」电平。若令字线WL为选择电平的「H」电平，则N沟道MOS晶体管25、26导通。存储结点N1、N2中分别锁存「H」电平及「L」电平时，电流从位线/BL经由N沟道MOS晶体管26、24向接地电位GND线流出，位线BL、/BL分别变成「H」电平及「L」电平。存储结点N1、N2中分别锁存「L」电平及「H」电平时，电流从位线BL经由N沟道MOS晶体管25、23向接地电位GND线流出，位线BL、/BL分别变成「L」电平及「H」电平。通过比较位线BL和/BL的电平，存储单元2的存储数据被读出。若令字线WL为非选择电平的「L」电平，则N沟道MOS晶体管25、26变成不导通，数据的读出结束。
图4A表示存储单元2的布局，图4B及4C是图4A的补充说明图。图4B中，该存储单元2是所谓横长型存储单元，在一个N型阱NW和其两侧配置的P型阱PW的表面形成。首先，由多晶硅层形成从N型阱NW跨过一个P型阱PW并沿图中X方向延伸的栅极电极GE1、从N型阱NW跨过另一个P型阱PW并沿图中X方向延伸的栅极电极GE2、在一个P型阱PW上沿图中X方向延伸的栅极电极GE3、在另一个P型阱PW上沿图中X方向延伸的栅极电极GE4。
接着，形成在一个P型阱PW中横穿栅极电极GE1、GE3的N型激活层NA1，形成在另一个P型阱PW中横穿栅极电极GE2、GE4的N型激活层NA2，形成在N型阱NW中分别横穿栅极电极GE1、GE2的P型激活层PA1、PA2。
栅极电极GE1和P型激活层PA1、栅极电极GE2和P型激活层PA2分别构成P沟道MOS晶体管21、22。栅极电极GE1和N型激活层NA1，栅极电极GE3和N型激活层NA1分别构成N沟道MOS晶体管23、25。栅极电极GE2和N型激活层NA2、栅极电极GE4和N型激活层NA2分别构成N沟道MOS晶体管24、26。
接着，跨过N型激活层NA1的中央部、P型激活层PA1的一个端部及栅极电极GE2的一个端部，由第1金属配线层形成局部配线LL1，跨过N型激活层NA2的中央部、P型激活层PA1的一个端部及栅极电极GE1的一个端部，由第1铝配线层形成局部配线LL2。局部配线LL1的一个端部和P型激活层PA1及栅极电极GE2经由接触孔CH相互连接。局部配线LL2的一个端部和P型激活层PA2及栅极电极GE1经由接触孔CH相互连接。局部配线LL1的另一个端部和N型激活层NA1、局部配线LL2的另一个端部和N型激活层NA2分别经由接触孔CH、CH相互连接。
另外，在图中X方向上延伸的多个金属配线ML由第1金属配线层形成，如图4C所示，该上方沿图中Y方向延伸的金属配线ML`、接地配线GL、位线BL、电源配线VL、位线/BL、接地配线GL及金属配线ML由第2金属配线层形成，且该上方中沿Y方向横穿存储单元2的中央部的字线WL由第3金属配线层形成。电源配线VL中供给电源电位VDD，接地配线GL中供给接地电位GND。
P型激活层PA1的一个端部(P沟道MOS晶体管21的源极)经由接触孔CH、金属配线ML及通孔VH与电源配线VL连接。P型激活层PA2的一个端部(P沟道MOS晶体管22的源极)经由接触孔CH、金属配线ML及通孔VH与电源配线VL连接。
N型激活层NA1的一个端部(N沟道MOS晶体管23的源极)经由接触孔CH、金属配线ML及通孔VH与接地配线GL连接。N型激活层NA2的一个端部(N沟道MOS晶体管24的源极)经由接触孔LCH、金属配线ML及通孔VH与接地配线GL连接。
N型激活层NA1的另一个端部(N沟道MOS晶体管25的漏极)经由接触孔CH、金属配线ML及通孔VH与位线BL连接。N型激活层NA2的另一个端部(N沟道MOS晶体管26的漏极)经由接触孔CH、金属配线ML及通孔VH与位线/BL连接。栅极电极GE3、GE4分别经由接触孔CH、金属配线ML、通孔VH、金属配线ML`及通孔VH`与字线WL连接。
图5是表示伪存储单元3的构成的电路图，用以与图3进行对比。参照图5，该伪存储单元3与图3的存储单元2的不同点在于，P沟道MOS晶体管21、22分别用N沟道MOS晶体管27、28置换。N沟道MOS晶体管27连接于接地电位GND线和存储结点N1之间，该栅极与电源电位VDD线及存储结点N2连接。N沟道MOS晶体管28连接于电源电位VDD线和存储结点N2之间，该栅极与存储结点N1连接。另外，N沟道MOS晶体管25、26的漏极分别与伪位线DBL、/DBL连接。
接着，说明该伪存储单元3的动作。初始状态中，字线WL设为「L」电平，N沟道MOS晶体管25、26设为不导通状态，伪位线DBL、/DBL预充电成「H」电平。N沟道MOS晶体管23、27总是导通，存储结点N1设为「L」电平，N沟道MOS晶体管24、28设为总是不导通，存储结点N2设为「H」电平。
若读出动作开始，则由行地址信号指定的字线WL从「L」电平上升到「H」电平，N沟道MOS晶体管25、26导通。从而，从伪位线DBL经由N沟道MOS晶体管25、23、27向接地电位GND线流出电流，伪位线DBL的电位从「H」电平缓缓降低到接地电位GND。此时，伪位线DBL经由并联的2个N沟道MOS晶体管23、27放电，而相对地，如图3所示，位线BL或/BL经由一个N沟道MOS晶体管23或24放电，因而伪位线DBL的电位的降低速度比位线BL或/BL的电位的降低速度更快。另一方面，由于N沟道MOS晶体管24、28固定在不导通状态，因而，即使N沟道MOS晶体管26导通，伪位线/DBL的电位也保持预充电电位不变化。
若由图1的反相器9检测出伪位线DBL从「H」电平到「L」电平的变化，则字线WL下降到选择电平的「L」电平，N沟道MOS晶体管25、26变成不导通，伪位线DBL和接地电位GND线电气分离。然后，为下次的读出动作作准备，伪位线DBL、/DBL预充电成「H」电平。
图6A-6C表示伪存储单元3的布局，用以与图4A-4C进行对比。参照图6A-6C，伪存储单元3的布局与存储单元2的布局有3点不同。第1变更点为，除去N型阱NW，P型激活层PA1、PA2分别用N型激活层NA3、NA4置换，P沟道MOS晶体管21、22分别用N沟道MOS晶体管27、28置换。第2变更点为，金属配线ML及通孔VH用由第1金属配线层形成的局部配线LL3置换，N沟道MOS晶体管27的源极经由接触孔CH、局部配线LL3、金属配线ML及通孔VH与接地配线GL连接。第3变更点为，追加由第1金属配线层形成的局部配线LL4，N沟道MOS晶体管23、27的栅极电极GE1经由接触孔CH、局部配线LL4、金属配线ML及通孔VH与电源配线VL连接。从而，伪存储单元3的布局中，阱、第1金属配线层及通孔VH的形状与存储单元2不同，但是栅极电极GE及激活层的形状与存储单元2相同。
该实施例1中，字线WL若上升到「H」电平，则从伪位线DBL经由N沟道MOS晶体管25、23、27向接地电位GND线流出电流，同时，从位线BL或/BL经由N沟道MOS晶体管25、23或26、24向接地电位GND线流出电流。从而，与位线BL或/BL的电位的降低速度相比，伪位线DBL的电位的降低速度更快，因而，可以容易地优化读出电路13内的读出放大器的激活定时。另外，由于字线WL下降到「L」电平的定时也容易优化，因而可减小因位线BL、/BL的放电导致的无谓的功率消耗
另外，伪存储单元3中，由于经由N沟道MOS晶体管25与伪位线DBL连接的存储结点N1的电荷通过并联的2个N沟道MOS晶体管23、27抽出，因而即使是N沟道MOS晶体管23、27的特性波动时也可以均化N沟道MOS晶体管23、27的特性，减小N沟道MOS晶体管23、27的特性的波动程度。从而，动作容限变高。
另外，不必设置多个伪单元列，因而可抑制布局面积的增大。
另外，由于使伪存储单元3内的配线和存储单元2内的配线相同，每列的伪存储单元3的数目和每列的存储单元2的数目相同，因而可使伪位线DBL的寄生电容和位线BL或/BL的寄生电容一致。另外，由于伪存储单元3的栅极电极及激活层的布局形状和存储单元2的栅极电极及激活层的布局形状相同，因而可以容易地使伪存储单元3内的晶体管的特性和存储单元2内的晶体管的特性一致。从而，动作定时可容易地调整，容限变大。
以下，说明该实施例1的各种变更例。图7的伪存储单元30中，将图5的伪存储单元3的N沟道MOS晶体管28的源极与接地电位GND线连接。图8A-8C表示伪存储单元30的布局。伪存储单元30的布局与图6A-6C的伪存储单元3的布局的不同点为，(1)局部配线LL4及金属配线ML用局部配线LL5置换，N沟道MOS晶体管28的源极经由接触孔CH、局部配线LL5及通孔VH与接地配线GL连接，(2)局部配线LL2`的一端延长到电源配线VL的下方，N沟道MOS晶体管23、27的栅极电极GE1经由接触孔CH、局部配线LL2及通孔VH与电源配线VL连接。该变更例也可获得与实施例1相同的效果。
图9的伪存储单元31中，是将图7的伪存储单元30的N沟道MOS晶体管24、28的源极及N沟道MOS晶体管26的漏极设为浮置状态。即，由于N沟道MOS晶体管24、28总是为不导通，因而，无论向N沟道MOS晶体管24、28的源极施加电源电位VDD及接地电位GND中的任一电位，或使N沟道MOS晶体管24、28的源极浮置，都可获得相同的结果。另外，由于N沟道MOS晶体管26中没有电流流过，因而，无论N沟道MOS晶体管26的漏极和伪位线/DBL连接或分离都可获得相同的结果。
图10的伪存储单元32中，是将图9的伪存储单元31的N沟道MOS晶体管26的漏极和伪位线/DBL连接的同时，将N沟道MOS晶体管26的栅极和接地电位GND线连接。即，由于N沟道MOS晶体管26没有电流流过，因而，无论N沟道MOS晶体管26的栅极与字线WL连接，或N沟道MOS晶体管26的栅极与接地电位GND线连接而使N沟道MOS晶体管26总是不导通，都可获得相同的结果。
图11的伪存储单元33中，是将图7的伪存储单元30的N沟道MOS晶体管24、28的栅极与N沟道MOS晶体管23、27的栅极连接，存储结点N1和N2连接，使N沟道MOS晶体管28的源极浮置，N沟道MOS晶体管26的栅极与接地电位GND线连接。图12A-12C表示伪存储单元33的布局。伪存储单元33的布局与图8A-8C的伪存储单元30的布局的不同有5点
第1变更点为，栅极电极GE1的一个端部在图中y方向延伸形成栅极电极GE1`，该栅极电极GE1经由接触孔CH、金属配线ML及通孔VII与电源配线VL`连接。第2变更点为，栅极电极GE2的一个端部在图中Y方向延伸形成栅极电极GE2`，该栅极电极GE2`经由接触孔CH、金属配线ML及通孔VH与电源配线VL`连接。
第3变更点为，局部配线LL1在图中X方向延伸与局部配线LL2`连接，存储结点N1和N2连接。第4变更点为，除去局部配线LL5及接触孔CH，使N沟道MOS晶体管28的源极浮置。第5变更点为，追加局部配线LL6，N沟道MOS晶体管26的栅极电极GE4经由接触孔CH、局部配线LL6及通孔VH与接地配线GL连接。该变更例中，字线WL若上升到「H」电平，则伪位线DBL经由并联的3个N沟道MOS晶体管23、24、27下拉到接地电位GND，因而，与伪位线DBL经由并联的2个N沟道MOS晶体管23、27下拉到接地电位GND的伪存储单元3、30～32相比，伪位线DBL的电位降低速度变快。
图13的伪存储单元34中，是将图11的伪存储单元33的N沟道MOS晶体管26的漏极和伪位线/DBL分离。即，由于N沟道MOS晶体管26总是不导通，无论N沟道MOS晶体管26的漏极和伪位线/DBL是连接或分离都可获得相同的结果。
图14的伪存储单元35中，是将图11的伪存储单元33的N沟道MOS晶体管28的源极与接地电位GND线连接。图15A-15C表示存储单元35的布局。伪存储单元35的布局与图12A-12C的伪存储单元33的布局的不同点为，追加接触孔CH及局部配线LL5，N沟道MOS晶体管28的源极经由接触孔CH、局部配线LL5及通孔VH与接地配线GL连接。
该变更例中，字线WL若上升到「H」电平，则伪位线DBL经由并联的4个N沟道MOS晶体管23、24、27、28下拉到接地电位GND，因而，与伪位线DBL经由并联的3个N沟道MOS晶体管23、24、27下拉到接地电位GND的伪存储单元33、34相比，伪位线DBL的电位降低速度变快。
图16的伪存储单元36中，是将图14的伪存储单元35的N沟道MOS晶体管26的漏极和伪位线/DBL分离。即，由于N沟道MOS晶体管26总是不导通，因而，无论N沟道MOS晶体管26的漏极和伪位线/DBL是连接或分离，都可获得相同的结果。
图17是表示图1所示SRAM的布局的方框图。图17中，伪存储单元列1a(斜线部分)配置在存储单元阵列1的行解码器8侧的端部。列解码器+预充电电路+数据I/O电路40包括图1的预充电电路4、列选择栅极6、反相器9、列解码器11、写入电路12及读出电路13。图18的SRAM中，伪存储单元列1a配置在存储单元阵列1的行解码器8的反对侧的端部。
图19的SRAM中，设置2组存储单元阵列1、1，其间配置行解码器8。2个伪存储单元列1a、1a分别配置在2个存储单元阵列1、1的行解码器8侧的端部。与2组存储单元阵列1、1对应，分别配置2组的列解码器+预充电电路+数据I/O电路40。
图20的SRAM中，设置2组存储单元阵列1、1，其间配置行解码器8。2组伪存储单元阵列1a，1a分别配置在2个存储单元阵列1、1的行解码器8的反对侧的端部。
图21的SRAM中，1个存储单元阵列1的中央部配置伪存储单元列1a。图22的SRAM中，设置2组存储单元阵列1、1，各存储单元阵列1的中央部配置伪存储单元列1a。
图5～图9所示伪存储单元3、30、31不受任何制约，可应用于图17～图22的任一个SRAM。图10～图16中所示伪存储单元32～36也不受任何制约，可应用于图17～图20的任一个SRAM。但是，图10～图16的伪存储单元32～36必须设置局部配线LL6，以连接N沟道MOS晶体管26的栅极和接地配线GL，因而，应用于图21及图22的SRAM的场合时，必须设置偶数列的伪存储单元列。
实施例2
图23是表示本发明的实施例2的SRAM的全体结构的电路方框图，用以与图1对比。参照图23，该SRAM与图1的SRAM的不同点为，追加冗余存储单元阵列41，行解码器8用行解码器42置换。
冗余存储单元阵列41包含至少1行(图中为1行)的伪存储单元3、多个存储单元2及备用字线SWL。行解码器42设置有用以对不良存储单元行的行地址信号进行编程的编程电路。例如，第1行的至少一个存储单元2不良时，第1行的存储单元行的行地址信号被编程。行解码器42在第1行的存储单元行的行地址信号被输入时，取代该行的字线WL0，而使备用字线SWL上升到选择电平的「H」电平。从而，不良存储单元2被备用的存储单元2置换。
该实施例2中，除了与实施例1相同的效果，还可将不良存储单元行用正常的备用存储单元行置换。
实施例3
图24是表示本发明的实施例3的SRAM的全体构成的电路方框图，用以与图1对比。参照图24，该SRAM与图1的SRAM的不同点为，存储单元阵列1及预充电电路4分别用存储单元阵列45及预充电电路46置换，追加栅极电路51～53及“或”门54。
存储单元阵列45是在存储单元阵列1的端部追加2个伪存储单元列。追加的一个伪存储单元列包含伪位线对DBL、/DBL及8个伪存储单元33，追加的又一个伪存储单元列包含伪位线对DBL、/DBL及8个伪存储单元35。
预充电电路46是在预充电电路4追加4个P沟道MOS晶体管5。4个P沟道MOS晶体管5分别连接到追加的4根伪位线DBL、/DBL、DBL、/DBL的一端和电源电位VDD线之间，它们的栅极都接受预充电信号/PR。
栅极电路51的一个输入结点连接到与伪存储单元3连接的伪位线DBL的另一端，另一个输入结点接受信号φa。栅极电路52的一个输入结点连接到与伪存储单元33连接的伪位线DBL的另一端，另一个输入结点接受信号φb。栅极电路53的一个输入结点连接到与伪存储单元35连接的伪位线DBL的另一端，另一个输入结点接受信号φc。“或”门54接受栅极电路51～53的输出信号，该输出信号作为信号SE提供给控制电路10。
各个信号φa～φc设定成「H」电平或「L」电平。各个信号φa～φc可以从外部导入，也可以在内部寄存器生成，也可以通过熔丝等选择电平。例如，仅仅信号φa～φc中的信号φa设为「H」电平时，栅极电路51作为反相器动作，栅极电路52、53的输出信号固定成「L」电平。此时，形成与图1的SRAM相同的构成。
另外，例如仅仅信号φa～φc中的信号φc设为「H」电平时，栅极电路53作为反相器动作，栅极电路51、52的输出信号固定成「L」电平。此时，由于通过伪存储单元35的并联的4个N沟道MOS晶体管23、24、27、28将伪位线DBL下拉到「L」电平，因而伪位线DBL的电位降低速度变快。
从而，即使晶体管特性偏移，通过改变信号φa～φc的电平，可以改变信号SE的电平变化的定时。从而，可增大动作容限并提高合格率。
图25的SRAM是向图24的SRAM追加了冗余存储单元阵列55。冗余存储单元阵列55包含至少1行(图中为1行)的伪存储单元3、33、35、多个存储单元2及备用字线SWL。行解码器42在不良的行的字线(例如WL0)对应的行地址信号被输入时，取代该字线WL0而使备用字线SWL为选择电平的「H」电平。
应该理解本次公开的实施例的所有点是作为示例而不是限制。本发明的范围不是上述说明，而是由权利要求的范围进行说明，包括与权利要求的范围均等意义及范围内的所有变更。
Claims (9)
1.一种静态半导体存储装置，包括：在字线和第1及第2位线的交差部配置的存储单元，和在所述字线和第1及第2伪位线的交差部配置的伪存储单元；
所述存储单元包括：负载用的2个P沟道MOS晶体管、驱动用的2个N沟道MOS晶体管以及存取用的2个N沟道MOS晶体管；响应字线被改变到选择电平，预充电到电源电位的所述第1及第2位线中的任一位线的电位经由存取用的1个N沟道MOS晶体管和驱动用的1个N沟道MOS晶体管下拉到接地电位；
所述伪存储单元包括：与所述负载用的2个P沟道MOS晶体管对应设置的第1及第2N沟道MOS晶体管、与所述驱动用的2个N沟道MOS晶体管对应设置的第3及第4N沟道MOS晶体管以及存取用的第5及第6N沟道MOS晶体管；响应所述字线被改变到选择电平，预充电到所述电源电位的所述第1及第2伪位线中的第1伪位线经由所述第5N沟道MOS晶体管和所述第1～第4N沟道MOS晶体管中并联的至少2个N沟道MOS晶体管，下拉到所述接地电位。
2.如权利要求1所述的静态半导体存储装置，其特征在于：
所述第1及第3N沟道MOS晶体管并联到规定结点和所述接地电位线之间，它们的栅极都接收所述电源电位，
所述第5N沟道MOS晶体管连接到所述第1伪位线和所述规定结点之间，其栅极与所述字线连接。
3.如权利要求2所述的静态半导体存储装置，其特征在于：
所述第2及第4N沟道MOS晶体管的栅极都连接到所述规定结点，
所述第2、4及第6N沟道MOS晶体管的第1电极连接到所述第1及第3N沟道MOS晶体管的栅极。
4.如权利要求2所述的静态半导体存储装置，其特征在于：
所述第2N沟道MOS晶体管的第1电极连接到所述规定结点，其栅极接收所述电源电位，
所述第4N沟道MOS晶体管连接到所述规定结点和所述接地电位线之间，其栅极接收所述电源电位，
所述第6 N沟道MOS晶体管的第1电极连接到所述规定结点，其栅极接收所述电源电位。
5.如权利要求4所述的静态半导体存储装置，其特征在于：
所述第2N沟道MOS晶体管的第2电极接收所述接地电位。
6.如权利要求1所述的静态半导体存储装置，其特征在于：
所述存储单元的2个P沟道MOS晶体管及4个N沟道MOS晶体管的布局形状和所述伪存储单元的第1～第6N沟道MOS晶体管的布局形状相同。
7.如权利要求1所述的静态半导体存储装置，其特征在于包括
存储单元阵列，其包括：多行多列配置的多个存储单元、分别与所述多行对应设置的多根字线、分别与所述多列对应设置的多组第1及第2位线、与所述多根字线交差设置的第1及第2伪位线、在所述多根字线和所述第1及第2伪位线的交差部分别设置的多个伪存储单元；
行选择电路，根据行地址信号从所述多根字线中选择任一字线，令该字线为选择电平，使与该字线对应的多个存储单元及伪存储单元激活；
列选择电路，根据列地址信号从所述多组第1及第2位线中选择任一组第1及第2位线；
写入/读出电路，经由所述列选择电路选择的第1及第2位线，向由所述行选择电路激活的存储单元写入数据信号；以及
电位检测电路，响应所述第1伪位线的电位降低到预定阈值以下，输出内部控制信号。
8.如权利要求7所述的静态半导体存储装置，其特征在于：
设置多组第1及第2伪位线，
在与各组的第1及第2伪位线对应的伪存储单元中，用以将对应的第1伪位线下拉到所述接地电位的N沟道MOS晶体管的数目，不同于在与其他组的第1及第2伪位线对应的伪存储单元中，用以将对应的第1伪位线下拉到所述接地电位的N沟道MOS晶体管的数目；
而且，还具备伪位线选择电路，其从所述多根第1伪位线中选择任一第1伪位线；
所述电位检测电路，响应由所述伪位线选择电路所选择的所述第1伪位线的电位降低到预定阈值以下，输出内部控制信号。
9.如权利要求7所述的静态半导体存储装置，其特征在于还包括：
冗余存储单元阵列，其包括：
与所述多组第1及第2位线以及所述第1及第2伪位线交差设置的备用字线、在所述多组第1及第2位线和所述备用字线的多个交差部分别设置的多个存储单元、在所述第1及第2伪位线和所述备用字线的多个交差部分别设置的多个伪存储单元；
所述行选择电路，存储与所述多行中的不良行对应的行地址信号，当输入的行地址信号与存储的行地址信号一致时，不选择与输入的行地址信号对应的字线，而选择所述备用字线。
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