JP2012203934A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリセルにデータを書き込む前のプリチャージ回数を低減する。
【解決手段】プリチャージ回路３_０〜３_ｋはカラムごとに設けられ、リード時およびライト時にビット線をプリチャージし、プリチャージ制御回路７_０〜７_ｋは、プリチャージ回路３_０〜３_ｋごとに設けられ、自カラムのビット線ｂｌｔ_０〜ｂｌｔ_ｋの電位および書き込みデータＤｗに基づいて自カラムのビット線ｂｌｔ_０〜ｂｌｔ_ｋのプリチャージを制御する。
【選択図】 図１

Description

本発明の実施形態は半導体記憶装置に関する。
ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、メモリセルにデータを書き込む前に、ビット線がハイレベルになるようにプリチャージを行う方法がある。このプリチャージは、ビット線に充電電流が流れるため消費電力の増大を招いていた。
特開２００９−１５１９３２号公報
本発明の一つの実施形態の目的は、メモリセルにデータを書き込む前のプリチャージ回数を低減することが可能な半導体記憶装置を提供することである。
実施形態の半導体記憶装置によれば、メモリセルと、ビット線と、プリチャージ回路と、プリチャージ制御回路とが設けられている。メモリセルはデータを記憶する。ビット線は、前記メモリセルに書き込まれる書き込みデータに応じて電位が変化する。プリチャージ回路は、前記ビット線をプリチャージする。プリチャージ制御回路は、前記ビット線の電位および前記書き込みデータに基づいて前記ビット線のプリチャージを制御する。
図１は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。 図２は、図１のメモリセルの回路構成を示す図である。 図３は、図１の半導体記憶装置の１カラム分のライトアンプ部分を抜き出して示したブロック図である。 図４は、図１のプリチャージ制御回路の構成を示すブロック図である。 図５は、図４のプリチャージ制御回路の真理値表を示す図である。 図６は、図１の半導体記憶装置のリード時およびライト時の各部の波形を示すタイミングチャートである。
以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
図１は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、この半導体記憶装置には、メモリセルアレイ１、ロウデコーダ２、プリチャージ回路３_０〜３_ｋ、カラムセレクタ４、ライトアンプ５、センスアンプ６、プリチャージ制御回路７_０〜７_ｋが設けられている。
メモリセルアレイ１には、メモリセルＭＣがロウ方向およびカラム方向にマトリクス状に配置されている。メモリセルＭＣは、一対の記憶ノードにデータを相補的に記憶することができ、例えば、ＳＲＡＭセルを用いることができる。また、メモリセルアレイ１には、メモリセルＭＣのロウ選択を行うワード線ｗｌ_０〜ｗｌ_ｍ（ｍは正の整数）が設けられるとともに、書き込みデータＤｗおよび読み出しデータＤｒに応じて電位が変化するビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋ（ｋは正の整数）がカラムごとに設けられている。
ロウデコーダ２は、ロウアドレスに基づいてメモリセルＭＣのロウ選択を行わせるワード線ｗｌ_０〜ｗｌ_ｍを選択し、その選択されたワード線ｗｌ_０〜ｗｌ_ｍを駆動することができる。プリチャージ回路３_０〜３_ｋはカラムごとに設けられ、リード時およびライト時にビット線をプリチャージすることができる。
カラムセレクタ４は、メモリセルＭＣのカラム選択を行うことができる。ライトアンプ５は、ライト時に書き込みデータにＤｗに応じてビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋをカラムごとに駆動することができる。なお、ライトアンプ５は、ビット線ｂｌｔ_０〜ｂｌｔ_ｋとビット線ｂｌｃ_０〜ｂｌｃ_ｋとを互いに相補的に駆動することができる。センスアンプ６は、メモリセルＭＣからビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋ上に読み出された信号に基づいて、メモリセルＭＣに記憶されているデータを検知することができる。
プリチャージ制御回路７_０〜７_ｋは、プリチャージ回路３_０〜３_ｋごとに設けられ、自カラムのビット線ｂｌｔ_０〜ｂｌｔ_ｋの電位および書き込みデータＤｗに基づいて自カラムのビット線ｂｌｔ_０〜ｂｌｔ_ｋのプリチャージを制御することができる。
図２は、図１のメモリセルの回路構成を示す図である。
図２において、メモリセルＭＣには、Ｐチャンネル電界効果トランジスタＭＰ１、ＭＰ２およびＮチャンネル電界効果トランジスタＭＮ１〜ＭＮ４が設けられている。
そして、Ｐチャンネル電界効果トランジスタＭＰ１とＮチャンネル電界効果トランジスタＭＮ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、Ｐチャンネル電界効果トランジスタＭＰ２とＮチャンネル電界効果トランジスタＭＮ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。
そして、ワード線ｗｌは、Ｎチャンネル電界効果トランジスタＭＮ３、ＭＮ４のゲートに接続されている。また、ビット線ｂｌｔは、Ｎチャンネル電界効果トランジスタＭＮ３を介して、Ｐチャンネル電界効果トランジスタＭＰ２のゲート、Ｎチャンネル電界効果トランジスタＭＮ２のゲート、Ｐチャンネル電界効果トランジスタＭＰ１のドレインおよびＮチャンネル電界効果トランジスタＭＮ１のドレインに接続されている。また、ビット線ｂｌｃは、Ｎチャンネル電界効果トランジスタＭＮ４を介して、チャンネル電界効果トランジスタＭＰ２のドレイン、Ｎチャンネル電界効果トランジスタＭＮ２のドレイン、Ｐチャンネル電界効果トランジスタＭＰ１のゲートおよびＮチャンネル電界効果トランジスタＭＮ１のゲートに接続されている。
ここで、Ｐチャンネル電界効果トランジスタＭＰ１のドレインとＮチャンネル電界効果トランジスタＭＮ１のドレインとの接続点は記憶ノードｎｔを構成し、Ｐチャンネル電界効果トランジスタＭＰ２のドレインとＮチャンネル電界効果トランジスタＭＮ２のドレインとの接続点は記憶ノードｎｃを構成することができる。
図３は、図１の半導体記憶装置の１カラム分のライトアンプ部分を抜き出して示したブロック図である。
図３において、プリチャージ制御回路７には、グローバルプリチャージ信号Ｐｃｇ、カラム選択信号ｃｓ、書き込みデータＤｗ、ライトイネーブル信号ｗｅおよびビット線ｂｌｔの電位が入力され、ローカルプリチャージ信号Ｐｃｌが出力される。
１カラム分のプリチャージ回路３には、プリチャージトランジスタＰＴ１、ＰＴ２が設けられている。なお、プリチャージトランジスタＰＴ１、ＰＴ２としては、Ｐチャンネル電界効果トランジスタを用いることができる。
そして、プリチャージトランジスタＰＴ１、ＰＴ２のソースは電源電位に接続され、プリチャージトランジスタＰＴ１、ＰＴ２のドレインはビット線ｂｌｔ、ｂｌｃにそれぞれ接続されている。プリチャージトランジスタＰＴ１、ＰＴ２のゲートにはローカルプリチャージ信号Ｐｃｌが入力される。
１カラム分のカラムセレクタ４には、セレクトトランジスタＳＴ１、ＳＴ２が設けられている。なお、セレクトトランジスタＳＴ１、ＳＴ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
そして、セレクトトランジスタＳＴ１、ＳＴ２はビット線ｂｌｔ、ｂｌｃにそれぞれ直列に挿入されている。セレクトトランジスタＳＴ１、ＳＴ２のゲートにはカラム選択信号ｃｓが入力される。
１カラム分のライトアンプ５には、ライトトランジスタＷＴ１、ＷＴ２、ＮＯＲ回路Ｎ１、Ｎ２およびインバータＩＶ１が設けられている。なお、ライトトランジスタＷＴ１、ＷＴ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
そして、ライトトランジスタＷＴ１、ＷＴ２は、セレクトトランジスタＳＴ１、ＳＴ２にそれぞれ直列に接続されている。ＮＯＲ回路Ｎ１の一方の入力端子には書き込みデータＤｗが入力され、ＮＯＲ回路Ｎ１の一方の入力端子にはインバータＩＶ１を介して書き込みデータＤｗが入力される。ＮＯＲ回路Ｎ１、Ｎ２の他方の入力端子にはライトイネーブル反転信号／ｗｅが入力される。ＮＯＲ回路Ｎ１、Ｎ２の出力端子はライトトランジスタＷＴ１、ＷＴ２のゲートにそれぞれ接続されている。
図４は、図１のプリチャージ制御回路の構成を示すブロック図である。
図４において、１カラム分のプリチャージ制御回路には、ＥＸＯＲ回路Ｎ３、ＮＡＮＤ回路Ｎ４、ＮＯＲ回路Ｎ５およびインバータＩＶ２が設けられている。そして、ＥＸＯＲ回路Ｎ３の一方の入力端子にはビット線ｂｌｔの電位が入力され、ＥＸＯＲ回路Ｎ３の他方の入力端子には書き込みデータＤｗが入力される。ＥＸＯＲ回路Ｎ３の出力、ライトイネーブル信号ｗｅおよびカラム選択信号ｃｓはＮＡＮＤ回路Ｎ４に入力される。ＮＯＲ回路Ｎ５の一方の入力端子にはグローバルプリチャージ信号Ｐｃｇが入力され、ＮＯＲ回路Ｎ５の他方の入力端子にはＮＡＮＤ回路Ｎ４の出力端子が接続されている。ＮＯＲ回路Ｎ５の出力端子はインバータＩＶ２の入力端子に接続されている。
図５は、図４のプリチャージ制御回路の真理値表を示す図である。なお、この真理値表では、論理値‘０’がロウレベル（例えば接地電位）、論理値‘１’がハイレベル（例えば電源電位）に対応しているものとする。
図５において、グローバルプリチャージ信号Ｐｃｇの論理値が‘１’の場合、ローカルプリチャージ信号Ｐｃｌの論理値が‘１’となり、ビット線ｂｌｔ、ｂｌｃのプリチャージが行われない。
グローバルプリチャージ信号Ｐｃｇおよびライトイネーブル信号ｗｅの論理値が‘０’の場合、ローカルプリチャージ信号Ｐｃｌの論理値が‘０’となり、ビット線ｂｌｔ、ｂｌｃのプリチャージが行われる。ライトイネーブル信号ｗｅの論理値が‘０’の場合は読み出し動作が行われるので、読み出し動作にプリチャージを行わせることができる。
グローバルプリチャージ信号Ｐｃｇおよびカラム選択信号ｃｓの論理値が‘０’かつライトイネーブル信号ｗｅの論理値が‘１’の場合、ローカルプリチャージ信号Ｐｃｌの論理値が‘０’となり、ビット線ｂｌｔ、ｂｌｃのプリチャージが行われる。カラム選択信号ｃｓの論理値が‘０’の場合は非選択カラムなので、書き込み動作時に非選択カラムにプリチャージを行わせることができる。
グローバルプリチャージ信号Ｐｃｇの論理値が‘０’かつライトイネーブル信号ｗｅおよびカラム選択信号ｃｓの論理値が‘１’の場合、ビット線ｂｌｔの電位と書き込みデータＤｗが等しい場合は、ローカルプリチャージ信号Ｐｃｌの論理値が‘１’となり、ビット線ｂｌｔ、ｂｌｃのプリチャージが行われない。
一方、グローバルプリチャージ信号Ｐｃｇの論理値が‘０’かつライトイネーブル信号ｗｅおよびカラム選択信号ｃｓの論理値が‘１’の場合、ビット線ｂｌｔの電位と書き込みデータＤｗが異なる場合は、ローカルプリチャージ信号Ｐｃｌの論理値が‘０’となり、ビット線ｂｌｔ、ｂｌｃのプリチャージが行われる。
図６は、図１の半導体記憶装置のリード時およびライト時の各部の波形を示すタイミングチャートである。
図６において、図１の半導体記憶装置では、クロックｃｋに同期してリード期間とライト期間が切り替えられる。また、リード動作またはライト動作が行われていない時は、ビット線ｂｌｔ、ｂｌｃがフローティング状態に維持される。なお、ビット線ｂｌｔ、ｂｌｃをフローティング状態に維持することにより、ビット線ｂｌｔ、ｂｌｃと記憶ノードｎｔ、ｎｃとの間の電位差を小さくすることが可能となり、メモリセルＭＣとの間でリーク電流を低減させることが可能となることから、消費電力を低減することができる。
そして、例えば、メモリセルＭＣからデータ‘１’が読み出される場合、ライトイネーブル信号ｗｅがロウレベルに設定される。この時、記憶ノードｎｔはハイレベル、記憶ノードｎｃはロウレベルに維持されているものとする。そして、グローバルプリチャージ信号Ｐｃｇが立ち下がると、ローカルプリチャージ信号Ｐｃｌが立ち下がる。このため、プリチャージトランジスタＰＴ１、ＰＴ２がオンし、ビット線ｂｌｔ、ｂｌｃのプリチャージが行われる。そして、ワード線ｗｌの電位が立ち上がると、図２のＮチャンネル電界効果トランジスタＭＮ３、ＭＮ４がオンする。
この時、記憶ノードｎｔはハイレベルに維持されているため、ビット線ｂｌｔの電位はハイレベルを維持する。一方、記憶ノードｎｃはロウレベルに維持されているため、ビット線ｂｌｃの電位はハイレベルからロウレベルに変化する。そして、ビット線ｂｌｔ、ｂｌｃの電位がセンスアンプ６にて検出されることで、メモリセルＭＣからデータ‘１’が読み出される。
次に、メモリセルＭＣにデータ‘１’が書き込まれる場合、ライトイネーブル信号ｗｅがハイレベルに設定される。このため、ＮＯＲ回路Ｎ１の出力がロウレベルになり、ライトトランジスタＷＴ１がオフするとともに、ＮＯＲ回路Ｎ２の出力がハイレベルになり、ライトトランジスタＷＴ２がオンする。
そして、カラム選択信号ｃｓが立ち上がり、グローバルプリチャージ信号Ｐｃｇが立ち下がると、ビット線ｂｌｔの電位がロウレベルの場合、プリチャージ制御回路７にてローカルプリチャージ信号Ｐｃｌが立ち下げられる。このため、プリチャージトランジスタＰＴ１、ＰＴ２がオンし、ビット線ｂｌｔ、ｂｌｃのプリチャージが行われる。そして、グローバルプリチャージ信号Ｐｃｇが立ち上がると、ローカルプリチャージ信号Ｐｃｌが立ち上がる。このため、プリチャージトランジスタＰＴ１、ＰＴ２がオフし、ビット線ｂｌｔ、ｂｌｃのプリチャージが行われなくなる。この時、ライトトランジスタＷＴ１がオフ、ライトトランジスタＷＴ２がオンしているため、ビット線ｂｌｔはハイレベルを維持するとともに、ビット線ｂｌｃはロウレベルに変化する。
そして、ワード線ｗｌの電位が立ち上がると、図２のＮチャンネル電界効果トランジスタＭＮ３、ＭＮ４がオンする。そして、ビット線ｂｌｔ、ｂｌｃの電位に応じて記憶ノードｎｔ、ｎｃの電位が設定されることで、データ‘１’がメモリセルＭＣに書き込まれる。
次に、メモリセルＭＣにデータ‘０’が書き込まれる場合、ライトイネーブル信号ｗｅがハイレベルに設定される。このため、ＮＯＲ回路Ｎ１の出力がハイベルになり、ライトトランジスタＷＴ１がオンするとともに、ＮＯＲ回路Ｎ２の出力がロウレベルになり、ライトトランジスタＷＴ２がオフする。
そして、カラム選択信号ｃｓが立ち上がり、グローバルプリチャージ信号Ｐｃｇが立ち下がると、ビット線ｂｌｔの電位がロウレベルの場合、プリチャージ制御回路７にてローカルプリチャージ信号Ｐｃｌがハイレベルのまま維持される。このため、プリチャージトランジスタＰＴ１、ＰＴ２がオフし、ビット線ｂｌｔ、ｂｌｃのプリチャージが行われない。この時、ライトトランジスタＷＴ１がオン、ライトトランジスタＷＴ２がオフしているため、ビット線ｂｌｔはロウレベルを維持するとともに（なお、点線の波形はビット線ｂｌｔのプリチャージを行った時の波形である）、ビット線ｂｌｃはハイレベルを維持する。
そして、ワード線ｗｌの電位が立ち上がると、図２のＮチャンネル電界効果トランジスタＭＮ３、ＭＮ４がオンする。そして、ビット線ｂｌｔ、ｂｌｃの電位に応じて記憶ノードｎｔ、ｎｃの電位が設定されることで、データ‘０’がメモリセルＭＣに書き込まれる。
これにより、書き込みデータＤｗに応じたビット線ｂｌｔの電位と、プリチャージされる前のビット線ｂｌｔの電位とが等しい場合、ビット線ｂｌｔ、ｂｌｃのプリチャージが行われないようにすることができ、ビット線ｂｌｔの電位に発生する余分な振幅を除去することが可能となることから、消費電力を低減することができる。この時、書き込みデータＤｗに応じたビット線ｂｌｔの電位と、プリチャージされる前のビット線ｂｌｔの電位とが等しくなる確率は１／２であり、全カラム書き込みを行った場合にライト時の消費する電力をほぼ半減させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ メモリセル、１ メモリセルアレイ、２ ロウデコーダ、３、３_０〜３_ｋ プリチャージ回路、４ カラムセレクタ、５ ライトアンプ、６ センスアンプ、７、７_０〜７_ｋ プリチャージ制御回路、ｂｌｔ、ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ、ｂｌｃ_０〜ｂｌｃ_ｋ ビット線、ｗｌ、ｗｌ_０〜ｗｌ_ｍ ワード線、ＭＰ１、ＭＰ２ Ｐチャンネル電界効果トランジスタ、ＭＮ１〜ＭＮ４ Ｎチャンネル電界効果トランジスタ、ＰＴ１、ＰＴ２ プリチャージトランジスタ、ＳＴ１、ＳＴ２ セレクトトランジスタ、ＷＴ１、ＷＴ２ ライトトランジスタ、ＩＶ１、ＩＶ２ インバータ、Ｎ１、Ｎ２、Ｎ５ ＮＯＲ回路、Ｎ３ ＥＸＯＲ回路、Ｎ４ ＮＡＮＤ回路

Claims (5)

  1. データを記憶するメモリセルと、
    前記メモリセルに書き込まれる書き込みデータに応じて電位が変化するビット線と、
    前記ビット線をプリチャージするプリチャージ回路と、
    前記ビット線の電位および前記書き込みデータに基づいて前記ビット線のプリチャージを制御するプリチャージ制御回路とを備えることを特徴とする半導体記憶装置。
  2. 前記書き込みデータに応じた前記ビット線の電位と、プリチャージされる前の前記ビット線の電位とが等しい場合、前記ビット線のプリチャージを行うことなく、前記書き込みデータを前記メモリセルに書き込むことを特徴とする請求項１に記載の半導体記憶装置。
  3. ライト時に前記書き込みデータに応じて前記ビット線を駆動するライトアンプをさらに備えることを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記メモリセルをカラムごとに選択するカラムセレクタをさらに備えることを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記書き込みデータに応じた前記ビット線の電位と、プリチャージされる前の前記ビット線の電位とが等しく、ライト時にプリチャージ信号が発行された場合、選択カラムのビット線のプリチャージを行うことなく、前記書き込みデータを前記メモリセルに書き込むことを特徴とする請求項４に記載の半導体記憶装置。
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