KR960002005B1 - 결합 용량 잡음을 감소시킨 불휘발성 반도체 기억 장치 - Google Patents

결합 용량 잡음을 감소시킨 불휘발성 반도체 기억 장치 Download PDF

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Abstract

내용 없음.

Description

결합 용량 잡음을 감소시킨 불휘발성 반도체 기억 장치
제1도는 한 실시예의 EEPROM의 코어 회로의 일부 구성을 도시한 도면.
제2도는 제1도의 코어 회로의 나머지 부분의 구성을 도시한 도면.
제3도는 동일 실시예의 EEPROM 판독 사이클의 전반을 도시한 타이밍도.
제4도는 동일 판독 사이클의 후반을 도시한 타이밍도.
제5도는 다른 실시예의 EEPROM의 코어 회로의 일부 구성을 도시한 도면.
제6도는 동일 코어 회로의 나머지 부분의 구성을 도시한 도면.
제7도는 동일 실시예의 EEPROM의 판독 사이클의 전반을 도시한 타이밍도.
제8도는 동일 판독 사이클의 후반을 도시한 타이밍도.
제9도는 제5도 및 제6도의 EEPROM에 데이터 기록 제어 회로부를 부가한 실시예의 코어 회로의 일부 구성을 도시한 도면.
제10도는 동일 코어 회로의 나머지 부분의 구성을 도시한 도면.
제11도는 동일 실시예의 기록 사이클의 전반을 도시한 타이밍도.
제12도는 동일 기록 사이클의 후반을 도시한 타이밍도.
제13도는 또 다른 실시예의 EEPROM의 코어 회로의 일부 구성을 도시한 도면.
제14도는 동일 코어 회로의 셀 어레이부의 구성을 도시한 도면.
제15도는 동일 코어 회로의 나머지 부분의 구성을 도시한 도면.
제16도는 동일 실시예의 EEPROM의 판독 사이클의 전반을 도시한 타이밍도.
제17도는 동일 판독 사이클의 전반을 도시한 타이밍도.
제18도는 동일 실시예의 EEPROM 판독 사이클의 후반을 도시한 타이밍도.
제19도는 동일 판독 사이클의 후반을 도시한 타이밍도.
제20도는 동일 실시예의 EEPROM의 기록 사이클의 전반을 도시한 타이밍도.
제21도는 동일 기록 사이클의 전반을 도시한 타이밍도.
제22도는 동일 실시예의 EEPROM의 기록 사이클의 후반을 도시한 타이밍도.
제23도는 동일 기록 사이클의 후반을 도시한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
MC : 메모리 셀 BL : 비트선
WL : 워드선 S/A : 감지 증폭기
Q1, Q21, …, Q(n-1)1, Q11, Q31, …, Qn1: 판독용 방전 트랜지스터
Q2, Q22, …, Q(n-1)2, Q12, Q32, …, Qn2: 판독용 충전 트랜지스터
Q04A, Q04B, …,Qn4A, Qn4B: 기록용 충전 트랜지스터
본 발명은 재기록 가능한 불휘발성 반도체 기억 장치에 관한 것이다.
재기록 가능한 불휘발성 반도체 기억 장치에 관한 것으로, 종래부터 전기적으로 재기록 가능하게 한 EEPROM이 알려져 있다. 그 중에서도 메모리 셀을 복수개 직렬 접속해서 NAND 셀 블럭을 구성하는 NAND 셀형 EEPROM은 고집적화가 가능한 것으로서 주목되고 있다. NAND 셀형 EEPROM의 1개의 메모리 셀은 반도체 기판 상에 절연막을 통해 부유 게이트와 제어 게이트가 적층된 FETMOS 구조를 갖고 있고, 복수개의 메모리 셀이 인접하는 것끼리 소스, 드레인을 공용하는 형태로 직렬 접속되어 NAND 셀을 구성한다. 이와 같은 NAND 셀이 매트릭스 형태로 배열되어 메모리 셀 어레이가 구성된다. 메모리 셀 어레이의 열 방향으로 늘어선 NAND 셀의 일단측의 드레인은 각각 선택 게이트 트랜지스터를 통해 비트선에 공통 접속되고, 타단측 소스는 마찬가지로 선택 게이트 트랜지스터를 통해 공통 소스선에 접속되어 있다. 메모리 트랜지스터의 제어 게이트 및 선택 게이트 트랜지스터의 게이트 전극은 메모리 셀 어레이의 행 방향으로 각각 제어 게이트선(워드선), 선택 게이트선으로 공통 접속된다.
NAND 셀형 EEPROM의 동작은 다음과 같다.
데이터 기록은 비트선에서 먼 쪽의 메모리 셀로부터 차례로 행해진다. n채널의 경우를 설명하면, 선택된 메모리 셀의 제어 게이트에는 고전위(예를 들면 20V)가 인가되고, 여기서 비트선 측에 있는 비선택 메모리 셀의 제어 게이트 및 선택 게이트 트랜지스터의 게이트에는 중간 전위(예를 들면 10V)가 인가된다. 비트선에는 데이터에 따라 0V(예를 들면 "1"), 또는 중간 전위(예를 들면 "0")가 인가된다. 이때 비트선의 전위는 선택 게이트 트랜지스터 및 비선택 메로리 셀을 통해 선택 메모리 셀의 드레인까지 전달된다.
기록해야 할 데이터가 있을 때("1" 데이터일 때)에는 선택 메모리 셀의 게이트·드레인 사이에 고 전계가 걸리고, 기판에서 부유 게이트에 전자가 터널 주입된다. 이에 따라 선택 메모리 셀의 스레숄드 값은 정(正)방향으로 이동한다. 기록할 데이터가 없을 때("0" 데이터일 때)에는 스레숄드 값의 변화는 없다.
데이터 소거는 p형 기판(웰 구조의 경우에는 n형 기판 및 이것에 형성된 p형 웰)에 고전위가 인가되어 모든 메모리 셀의 게이트 및 선택 게이트 트랜지스터의 게이트가 0V로 된다. 이에 따라 모든 메모리 셀에서 부유 게이트의 전자가 기판으로 방출되고 스레슐드 값이 부(負) 방향으로 이동한다.
데이터 판독은 선택 게이트 트랜지스터 및 선택 메모리 셀에서 비트선 측의 비선택 메모리 셀이 온으로 되어 선택 메모리 셀의 게이트에 0V가 공급된다. 이때 비트선에 흐르는 전류를 판독하여 "0", "1"의 판별이 행해진다.
이와 같은 종래의 NAND 셀형 EEPROM에서는 통상, 데이터의 판독 또는 기록이 모든 비트선에 대해 동시에 행해진다. 때문에 고집적화된 EEPROM에서는 인접 비트선 사이의 용량 결합 잡음이 문제로 된다.
예를 들면 4M 비트 NAND 셀형 EEPROM의 경우, Al 막으로 형성되는 비트선은 선폭이 1㎛, 선간격이 1.2㎛로 된다. 이 결과 1개의 비트선 용량 약 0.5pF 중 거의 50%인 0.25pF가 인접 비트선 사이의 용량으로 된다.
따라서 예를 들면 비트선을 Vcc=5V로 프리차지한 후에 부유 상태로 하여 모든 비트선에서 동시에 데이터를 판독했을 때, 5V를 유지하려는 비트선이 5V에서 0V로 방전하려는 비트선에 의해 양측으로부터 끼워지면, 5V를 유지하려는 비트선은 용량 결합에 의해 약(1/2) Vcc=2.5V까지 떨어져 버린다. 때문에 감지 증폭기의 "0", "1" 판정의 회로 스레숄드 값에 대해 마진이 없어져서 판독 오동작의 원인이 된다.
데이터 기록시에도 동일하다. 상기와 같이 데이터 기록을 행하지 않는(즉 "0" 데이터를 기록하는) 메모리 셀에 연결된 비트선은 중간 전위 VH로 설정된 후에 부유 상태로 되고, "1" 데이터를 기록할 메모리 셀에 이어지는 비트선에 0V가 공급된다. 따라서 "1" 데이터를 기록할 비트선에 의해 기록을 행하지 않는 비선택 비트선이 끼워지면, 중간 전위를 유지할 비선택 비트선의 중간 전위가 용량 결합에 의해 저하된다. 이것은 비선택 비트선에 이어지는 메모리 셀로의 오기록의 원인이 되고, 오기록까지는 되지 않아도 메모리 셀의 스레숄드 값이 변화하여 신뢰성이 저하한다.
이상과 같은 비트선간의 결합 용량 잡음은 NAND 셀형 EEPROM에 한정되지 않고 NOR형 EEPROM에도 동일하고 또 자외선 소거형의 EPROM에도 있다. 또 고집적화 할수록 문제는 커진다.
이상과 같은 종래의 EEPROM, EPROM 등에 있어서는 고집적화에 따른 비트선간의 결합 용량 잡음이 특성상 큰 문제로 된다.
본 발명은 비트선간 결합 용량의 영향을 저감한 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 불휘발성 반도체 기억 장치는 각 비트선에 입력된 어드레스를 검지하여 얻어지는 제어 신호에 의해 제어되어 소정의 비선택 비트선을 미리 소정 전위로 고정하는 프리차지 수단이 설치되어 있는 것을 특징으로 한다.
본 발명에 따르면 비트선에 설치된 프리차지 수단에 의해 예를 들면, 데이터 판독시에는 어드레스에 의해 선택된 선택 비트선을 끼우는 비선택 비트선이 미리 접지 전위로 설정된다. 즉, 워드선이 상승하기 전에 어드레스를 검지한 결과에 의해 소정의 비선택 워드선을 0V로 천이시켜 둔다. 이것에 의해 데이터 판독시에 비선택 워드선이 0V로 천이함에 따른 용량 결합으로 이것에 끼워진 선택 비트선이 전위 저하하는 것이 방지되고, 오판독이 방지된다.
또 데이터 기록 사이클에서는 미리 비선택 비트선을 포함하여 모든 비트선이 소정의 승압 전위(전원 전위와 기록에 이용되는 고전위 사이의 중간 전위)로 충전되고, 그후 취합된 데이터에 따라 기록해야 할 선택 비트선이 방전된다. 본 발명에서는 이때 어드레스에 의해 선택된 선택 비트선에 인접하는 비선택 비트선의 충전 회로가 온 된 채로 유지되도록 한다. 이와 같이 데이터를 기록하는 동안 중간 전위를 유지해야 할 비선택 비트선을 부유 상태로 하지 않고 충전 회로를 동작시켜 두면 비선택 비트선에서 양측의 비트선이 0V로 천이함에 따른 용량 결합 잡음에 의한 전위 저하가 방지되고, 오기록이 없어진다.
이하 도면을 참조하면서 본 발명의 실시예를 설명한다.
제1도 및 제2도는 본 발명의 한 실시예에 관한 EEPROM 코어 회로부의 구성이다.
복수개의 비트선 BL(BL0, BL1, …, BLn)과 복수개의 워드선 WL(WL0, WL1, …, WLm)이 서로 교차하여 설치되고 이들 각 교차부에 메모리 셀 MCij(i=0, 1, …, m, j=0, 1, …, n)가 배치되어 메모리 셀 어레이가 구성되어 있다. 메모리 셀 MCij는 예를 들면, 부유 게이트와 제어 게이트가 적층 형성된 FETMOS형의 전기적으로 재기록 가능한 불휘발성 반도체 메모리 셀로서 그의 제어 게이트가 워드선 WL에 접속되고, 드레인이 비트선 BL에 접속되어 있다.
각 비트선 BL의 일단에는 데이터의 판독 기록을 행하기 위한 플립플롭형의 감지 증폭기 S/A(S/A0, S/A1, …, S/An)이 설치되어 있다. 감지 증폭기 S/A의 노드는 컬럼 선택 신호 CSL(CSL0, CSL1, …, CSLn)에 의해 제어되는 트랜스퍼 게이트를 통해 데이터 입출력선 I/O, I/OB에 접속되어 있다. 데이터 입출력선 I/O, I/OB는 데이터 입력 버퍼 및 데이터 출력 버퍼를 통해 외부 데이터 입출력 단자에 연결된다.
각 비트선 BL에는 데이터 판독을 위한 비트선 BL을 소정 전위로 프리차지하는 수단으로서 PMOS 트랜지스터인 판독용 충전 트랜지스터 Q2, Q22, …, Q12, Q32, … 및 NMOS 트랜지스터인 판독용 방전 트랜지스터 Q1, Q21, …, Q11, Q31, …이 설치되어 있다.
판독용 충전 트랜지스터 Q2, Q22, …, Q12, Q32, …이 비트선 BL에 미리 판독 전위 VR(예를 들면 외부 전원 전위)를 공급하기 위한 것으로, 이들 중 우수번째의 비트선 BL1, BL3, …에 설치된 트랜지스터 Q12, Q32, …는 제어 신호 PREA에 의해 동시에 제어되고, 기수번째에 비트선 BL0, BL2, …에 설치된 트랜지스터 Q2, Q22, …는 다른 제어 신호 PREB에 의해 동시에 제어되도록 되어 있다. 제어 신호 PREA, PREB는 입력된 어드레스의 천이를 검지하여 얻어진 것으로 어드레스가 비트선 BL의 기수번째와 우수번째 중 어느 것을 선택하고 있는가에 따라 비트선 BL의 전위를 제어하기 위한 신호이다.
판독용 방전 트랜지스터 Q1, Q21, …, Q11, Q31, …은 비선택 비트선을 미리 접지 전위에 설정하기 위한 것으로, 이것들도 우수번째의 비트선 BL1, BL3, …에 설치된 트랜지스터 Q11, Q31, …은 제어 신호 SETA에 의해 제어되고, 기수번째의 비트선 BL0, BL2, …에 설치된 트랜지스터 Q1, Q21, …은 이것과는 다른 제어 신호 SETA에 의해 동시에 제어되도록 되어 있다. 이들 제어 신호 SETA, SETB도 어드레스가 비트선 BL의 기수번째와 우수번째 중 어느 것을 선택하고 있느냐에 따라 비트선 BL의 전위를 제어하기 위한 신호이다.
데이터 기록을 위한 비트선 전위 제어 회로부는 이들 제1도 및 제2도에는 도시되어 있지 않다. 이 부분은 후술한다.
이와 같이 구성된 EEPROM의 데이터 판독 동작을 다음에 설명한다.
제3도 및 제4도는 판독 사이클을 나타내는 타이밍도의 전반과 후반이다. 이들 중 전반의 제3도는 기수번째의 비트선이 선택되는 상태를 도시하고, 후반의 제4도는 우수번째의 비트선이 선택되는 상태를 도시한다.
초기 상태에 있어서는 제어 신호 PREA, PREB는 모두 Vcc의 "H"레벨이므로, 따라서 판독용 충전 트랜지스터 Q2, Q22, …, Q12, Q32, …는 모두 오프이다. 또 제어 신호 SETA, SETB는 모두 Vcc이고, 따라서 판독용 방전 트랜지스터 Q1, Q21, …, Q11, Q31, …이 모두 온이고 모든 비트선 BL이 소스 전원 전위 Vss(통상 접지 SS 전위)로 설정되어 있다.
칩 인에이블/가 "H"레벨에서 "L"레벨로 되고, 칩 외부에서 로우 어드레스와 컬럼 어드레스가 취입된다. 칩 내부에서는 어드레스 천이 검지 회로가 작용하여 로우 어드레스 천이 검지 펄스 및 컬럼 어드레스 천이 검지 펄스가 발생된다.
이와 같이 어드레스 천이 검지 회로가 작용해서 취입된 로우 어드레스에 의해 기수번째 비트선이 선택될 때에는 제어 신호 SETA, SETB중 SETA가 Vcc에서 Vss로 되고, 기수번째의 비트선 BL0, BL2, …에 설치된 판독 방전용 트랜지스터 Q1, Q21, …이 오프로 된다. 동시에 제어 신호 PREA, PREB중 PREB가 Vss로 되고, 따라서 기수번째의 비트선 BL0, BL2, …에 설치된 판독 방전용 트랜지스터 Q12, Q32, …가 온해서 기수번째의 비트선 BL0, BL2, …가 판독 전위 VR로 프리차지된다. 우수번째의 비트선 BL1, BL3, …은 방전용 트랜지스터 Q11, Q31, …이 온된 상태 그대로 이므로 Vss로 유지된다.
이리하여 기수번째의 비트선 BL0, BL2, …가 판독 전위 VR로 프리차지된 후 로우 어드레스에 의해 선택된 워드선 WL0이 Vss에서 Vcc로 되면 기수번째의 비트선 BL0, BL2, …에 접속된 워드선 WL0에 따르는 메모리 셀 MC0, MC2, …, MC0n-1만 데이터가 판독된다. 이와 마찬가지로 워드선 WL0에 의해 구동되는 우수번째의 비선택 비트선 BL1, BL3, …에 접속된 메모리 셀 MC1, MC3, …, MC0n의 데이터는 비선택 비트선 BL1, BL3, …이 미리 Vss로 고정되어 있기 때문에 판독되지 않는다. 이것은 DRAM 등과 달리 메모리 셀이 바파괴 판독형 불휘발성 반도체 메모리이기 때문이다.
기수번째의 비트선 BL0, BL2, …에 판독된 데이터는 각각 감지 증폭기 S/A0, S/A2, …에서 검지된다. 그래서 컬럼 어드레스에 의해 선택된 하나의 컬럼 선택 신호 CSL0이 "H"레벨로 됨으로써 감지 증폭기 S/A0에 래치되어 있는 데이터는 입출력선 I/O, I/OB를 통해서, 출력 버퍼를 통해 외부로 출력된다. 컬럼 어드레스가 변화하고 컬럼 어드레스 천이 검지 회로가 이것을 감지하여 다음의 컬럼 선택선 CSL2가 "H"레벨로 되면 감지 증폭기 S/A2에 래치되어 있던 데이터가 출력된다. 이하는 상기와 동일하게 기수번째의 비트선에 관한 컬럼 연속 판독이 행해진다. 여기까지가 제3도에 도시되어 있다.
또 로우 어드레스가 변화하면, 로우 어드레스 천이 검지 회로가 이것을 검지하여 어드레스 천이 검지 펄스를 발생시킨다. 그리고 우수번째의 비트선 또는 기수번째의 비트선의 선택부터 다시 행해진다. 제4도에서는 우수번째의 비트선이 선택된 경우를 도시한다. 이때는 상기 설명과 역으로 기수번째의 비트선 BL0, BL2, …가 Vss로 고정되고, 우수번째의 비트선 BL1, BL3, …의 메모리 셀의 데이터가 판독된다. 제4도에서는 이 때에도 워드선 WL0이 선택된 경우를 도시한다. 이때 메모리 셀 MC1, MC3,…의 데이터가 우수번째의 비트선 BL1, BL3, …로 판독된다. 그리고 컬럼 선택 신호 CSL1이 "H"레벨로 됨에 따라 감지 증폭기 S/A1의 데이터가 출력되고 이어서 로우 어드레스가 변화하여 컬럼 선택 신호 CSL3이 "H"레벨로 됨으로써 감지 증폭기 S/A3의 데이터가 출력된다. 이하는 상기와 동일하게 이 경우에도 우수번째의 비트선에 관해서 컬럼 연속 판독이 행해진다.
이상과 같이 본 실시예에 있어서는 어드레스에 따라 우수번째의 비트선이 선택될 때에는 기수번째의 비선택 비트선은 워드선이 선택 구동되기 전에 Vss로 설정되어 있다. 이와 마찬가지로 기수번째의 비트선이 선택될 때에는 우수번째의 비트선은 비선택 비트선으로 미리 Vss로 설정된다. 따라서 종래와 같이 데이터 판독시에 비선택 비트선이 프리차지 전위 Vcc에서 0V로 천이함으로써 이것 사이에 낀 선택 비트선의 프리차지 전위가 용량 결합에 의해 전위 저하하는 일이 없어 오동작이 확실히 방지된다.
제5도 및 제6도는 본 발명의 다른 실시예의 EEPROM 코어 회로부의 구성이다. 본 실시예에서는 기수번째의 비트선 BL0A, BL1A, …, BLnA와 우수번째의 비트선 BL0B, BL1B, …, BLnB가 각각 2개씩 쌍을 이루고, 각 쌍에서 감지 증폭기 S/A0, S/A1, …, S/An을 공유화하도록 구성되어 있다. 메모리 셀 MCijA, MCijB및 셀 어레이의 구성은 앞의 실시예와 동일하다, 또 각 비트선에는 앞의 실시예와 마찬가지로 기수번째와 우수번째에서 다른 제어 신호 SETA, SETB에 의해 각각 제어되는 판독용 방전 트랜지스터 Q01A, Q11A, …, Qn1A및 Q01B, Q11B, …, Qn1B가 설치되어 있다.
각 비트선 BL의 감지 증폭기 측단부는 우수번째와 기수번째를 선택하는 선택 게이트 트랜지스터 Q03A, Q13A, …, Qn3A및 Q03B, Q13B, …, Qn3B를 통해 2개씩 묶어서 감지 증폭기 S/A0, S/A1, …, S/An에 접속되어 있다. 선택 게이트 트랜지스터 Q03A, Q13A, …, Qn3A및 Q03B, Q13B, …, Qn3B는 어드레스에 의해 결정되는 각각 다른 제어 신호 SELA, SELB에 의해 제어된다. 2개씩 비트선이 묶인 위치에 PMOS 트랜지스터인 판독용 충전 트랜지스터 Q2, Q12, …, Qn2가 설치되어 있다.
제7도 및 제8도는 본 실시예의 EEPROM의 판독 사이클의 동작 타이밍도이다.
초기 상태에서 충전용 트랜지스터의 제어 신호 PRE는 Vcc의 "H"레벨, 선택 게이트의 제어 신호 SELA, SELB는 Vss의 "L"레벨, 방전용 트랜지스터의 제어 신호 SETA, SETB는 Vcc의 "H"레벨이고, 앞의 실시예와 마찬가지로 모든 비트선 BL이 소스 전원 전위 Vss(통상 접지 전위)로 설정되어 있다.
칩 인에이블/가 "H"레벨에서 "L"레벨로 되고, 칩 외부에서 로우 어드레스와 컬럼 어드레스가 취입된다. 칩 내부에서는 어드레스 천이 검지 회로가 작용하여 로우 어드레스 천이 검지 펄스 및 컬럼 어드레스 천이 검지 펄스가 발생된다.
이와 같이 어드레스 천이 검지 회로가 작용하여 취입된 어드레스에 의해 기수번째의 비트선이 선택될 때에는 제어 신호 SETA, SETB중 SETA가 Vcc에서 Vss로 되고 따라서 기수번째의 비트선 BL0A, BL1A, …, BLnA에 설치된 판독 방전 트랜지스터 Q1, Q21, …이 오프된다. 이와 동시에 제어 신호 PRE가 Vss로 되고 선택 게이트의 제어 신호 SELA, SELB중 SELA가 "H"레벨로 된다. 따라서 기수번째의 비트선 BL0A, BL1A, …에 설치된 선택 게이트 트랜지스터 Q03A, Q13A가 온되어 기수번째의 비트선 BL0B, BL1B, …가 판독 전극 VR로 프리차지 된다. 우수번째의 비트선 BL0B, BL1B, …는 Vss로 유지된다.
SS
이리하여 기수번째의 비트선 BL0A, BL1A, …가 판독 전위 VR로 프리차지된 후 로우 어드레스에 의해 선택된 워드선 WL0이 Vss에서 Vcc로 되면 기수번째의 비트선BL0A, BL1A, …에 접속된 워드선 WL0에 따른 메모리 셀 MC00A, MC01A, …, MC0nA의 데이터가 판독된다. 같은 워드선 WL0에 의해 구동되는 우수번째의 비선택 비트선 BL0B, BL1B,…에 접속된 메모리 셀 MC00B, MC01B, …, MC0nB의 데이터는 판독되지 않는다.
기수번째의 비트선 BL0A, BL1A, …에 판독된 데이터는 각각 감지 증폭기 S/A0, S/A1, …에서 검지된다. 그리고 컬럼 선택 신호 CSL0이 "H"레벨로 됨으로써 감지 증폭기 S/A0에 래치되어 있는 데이터는 입출력선 I/O, I/OB를 통해 출력 버퍼를 통해서 외부로 출력된다. 컬럼 어드레스가 변화하여 컬럼 어드레스 천이 검지 회로가 이것을 감지하여 다음의 컬럼 선택선 CSL1가 "H"레벨로 되면 감지 증폭기 S/A1에 래치되어있던 데이터가 출력된다. 이하 앞의 실시예와 동일하게 해서 기수번째의 비트선에 관한 컬럼 연속 판독이 행해진다.
또 로우 어드레스가 변화하면, 로우 어드레스 천이 검지 회로가 이것을 검지하여 펄스를 발생시킨다. 그래서 우수번째의 비트선 또는 기수번째의 비트선의 선택에서 다시 행해진다. 제8도에서는 우수번째의 비트선이 선택되는 경우를 도시하고 있다. 이때 상기 설명과 역으로 기수번째의 비트선 BL0A, BL1A, …가 Vss로 고정되고 우수번째의 비트선 BL0B, BL1B, …의 메모리 셀의 데이터가 판독된다. 이때에도 선택 워드선으로서 WL0이 선택되어 있으면, 메모리 셀 MC00B, MC01B, …의 데이터가 우수번째의 비트선 BL0B, BL1B, …로 판독된다. 그후 컬럼 선택 신호 CSL0이 "H"레벨로 됨에 따라 감지 증폭기 S/A0의 데이터가 출력된다. 이하 동일하게 0해서 이 경우도 우수번째의 비트선에 관해서 컬럼 연속 판독이 가능하다.
제5도 및 제6도의 실시예에서는 2개의 비트선에서 1개의 감지 증폭기를 공유하고 우수번째 또는 기수번째의 비트선을 선택할 때에 비선택 비트선을 Vss로 고정하도록 했으나 4개, 8개 등 적당한 갯수의 비트선으로 1개의 감지 증폭기를 공유하여 그 중 1개의 비트선을 선택하여 판독을 행하는 형식에서도 동일하게 본 발명을 적용할 수 있다.
제9도 및 제10도는 제5도 및 제6도의 실시예의 EEPROM에 데이터 기록을 위해 필요한 회로를 추가한 구성이다. 제5도 및 제6도의 실시예에 추가로 본 실시예에서는 각 비트선 BL에 NMOS 트랜지스터인 기록용 충전 트랜지스터 Q04A, …, Qn4A및 Q04B, …, Qn4B가 설치되어 있다. 이들 기록용 충전 트랜지스터 Q04A, …, Qn4A및 Q04B, …, Qn4B는 비트선에 대해 전원 전위 Vcc보다 승압된 전위 VH(바람직하게는 기록시 워드선 WL에 공급되는 고전위 Vpp와 전원 전위 PP Vcc사이의 중간 전위)를 공급하기 위한 것이다. 이들 중 기수번째의 비트선에 설치된 트랜지스터 Q04A, …, Qn4A는 제어 신호 WSEA에 의해 동시에 제어되고, 우수번째의 비트선에 설치된 트랜지스터 Q04B, …, Qn4B와 이것과 다른 제어 신호 WSEB에 의해 제어된다.
기록 제어 신호 WSEA, WSEB는 각각 기록용 충전 트랜지스터 Q04A, …, Qn4A및 Q04B, …, Qn4B를 제어하여 감지 증폭기에서 비트선에 기록 데이터가 보내지기 전에 모든 비트선을 중간 전위 VH로 프리차지하고, 데이터 기록시에는 선택된 비트선(예를 들면, 기수번째의 비트선)을 부유로 하고, 비선택 비트선(예를 들면, 우수번째의 비트선)에는 중간 전위 VH를 계속 공급하는 제어를 행한다.
제11도 및 제12도는 본 실시예의 EEPROM의 데이터 기록 사이클 타이밍도의 전반 부분 및 후반 부분이다. 이것을 이용하여 구체적인 기록 동작을 설명한다.
칩 인에이블/및 라이트 인에이블/가 "H"레벨에서 "L"레벨로 되어 기록 동작이 개시된다. 최초로 입출력 버퍼에서 입출력선 I/O, I/OB를 통해 감지증폭기 S/A0, S/A1, …, S/An에 데이타가 기록된다. 이것은 제11도에 도시한 바와 같이 컬럼 어드레스에 따라 컬럼 선택 신호 CSL0, CSL1, …이 차례로 "H"레벨로 됨으로써 이것에 동기하여 직렬 데이터가 차례로 감지 증폭기에 기록되게 된다. n+1개의 감지 증폭기가 있는 경우에는 n번째의 감지 증폭기에 데이터가 기록될 때까지 이것이 반복된다.
감지 증폭기로 데이터를 기록하는 동안 기록 제어 신호 WSEA, WSEB가 동시에 Vss에서 VH+α(α는 기록 충전용 트랜지스터 Q04A, …, Qn4A및 Q04B, …, Qn4B의 스레숄드 값 전압에 상당하는 전압)로 되고, 전 비트선 BL은 중간 전위 VH로 프리차지 된다.
그리고 최후의 n번째 감지 증폭기 S/An에 데이터가 기록된 후 로우 어드레스에 따라 기록 제어 신호 WSEA, WSEB중 한 쪽이 Vss로 된다. 제12도에서는 기수번째의 비트선 BL0A, …, BLnA에 데이터를 기록하는 경우를 나타내고, 이 경우 제어 신호 W EA가 Vss로 된다. 따라서 기수번째의 비트선 BL0A, …, BLnA의 기록 충전용 트랜지스터 Q04A, …, Qn4A는 오프로 된다. 따라서 미리 감지 증폭기 S/A0, …, S/An에 전달되어 있는 데이터에 따라 기수번째의 비트선 BL0A, …, BLnA는 Vss("1" 데이터인 경우) 또는 VH("0" 데이터인 경우)로 된다.
그후 선택된 워드선 WL0이 Vss에서 기록 전위 Vpp로 되면 기수번째의 비트선 BL0A, …, BLnA중 Vss로 되어 있는 비트선에 접속된 메모리 셀에서 부유 게이트로 전자 주입이 행해진다. 이것이 데이터 "1"이다. 이 동안 우수번째의 비트선 BL0B,…,BLnB는 모두 충전용 트랜지스터 Q04B,…,Qn4B가 온으로 유지되어 있기 때문에 부유가 아닌 중간 전위 VH로 고정되어 있다.
우수번째의 비트선 BL0B, …, BLnB에 데이터 기록을 행할 경우에는 역으로 비선택의 기수번째의 비트선 BL0A, …, BLnA가 기록 동작 중 모두 중간 전위 VH로 고정된다.
이와 같이 본 실시예에서는 기록 동작 중, 한 개 간격의 비선택 비트선이 중간 전위 VH로 고정된다. 따라서 종래와 같이 미리 중간 전위로 프리차지 되나 기록 동작 중에는 부유로 되어 Vss로 천이 하는 "1" 데이터 기록의 비트선에 끼워진 비트선이 용량 결합에 의해 전위가 저하하는 일이 없어진다.
다음에 본 발명을 NAND 셀형 EEPROM에 적용한 실시예를 설명한다.
제13도 내지 제15도는 실시예의 NAND 셀형 EEPROM의 코어 회로부이고, 제13도가 그의 감지 증폭기 및 반대측의 단부 구성을 도시하고, 제14도가 셀 어레이부 구성을, 제15도는 감지 증폭기 측단부의 구성을 도시하고 있다.
제14도에 도시한 바와 같이 예를 들면, FETMOS형 메모리 셀이 인접하는 것끼리 소스, 드레인을 공용하는 형으로 복수개(도면의 경우 8개)가 직렬 접속되어 NAND 셀을 구성하고 있다. NAND 셀의 드레인 단은 선택 게이트 선 SGD0, SGD1, …에 의해 제어되는 선택 게이트를 통해 비트선 BL에 접속되어 있다. NAND 셀의 소스 단부도 선택 게이트선 SGS0, SGS1, …에 의해 제어되는 선택 게이트를 통해 공통 소스선에 접속되어 있다. 비트선 BL과 교차하는 방향으로 늘어선 메모리 셀의 제어 게이트는 공통 접속되어, 이것이 워드선 WL로 되어 있다.
셀 어레이의 감지 증폭기와 반대측의 비트선 단부에는 제13도에 도시한 바와 같이 앞의 실시예와 마찬가지로 판독용 방전 트랜지스터 Q01A, …, Qn1A, Q01B, …, Qn1B가 설치되고, 또 기록용의 충전 트랜지스터 Q04A, …, Qn4A, Q04B, …, Qn4B가 설치되어 있다.
셀 어레이의 감지 증폭기 측의 비트선 단부도 제15도에 도시한 바와 같이 앞의 실시예와 마찬가지로 선택 게이트 트랜지스터 Q03A, …, Qn3A, Q03B, …, Qn3B에 의해 2개씩 묶이고 여기에 판독용 충전 트랜지스터 Q2, …, Qn2가 설치되어 있다.
감지 증폭기 S/A0, …, S/An은 역시 제15도에 도시한 바와 같이 2개의 클럭된 CMOS 인버터를 조합한 플립플롭에 의해 구성한다.
제16도 내지 제19도는 본 실시예의 NAND 셀형 EEPROM의 판독 사이클의 타이밍도이다. 제16도 및 제17도가 판독 사이클의 전반부를 나타내고, 제18도 및 제19도가 후반부를 나타낸다. 타이밍을 알기 쉽게 하기 위해 각 도면에 칩 인에이블/, 로우 어드레스 및 컬럼 어드레스 신호 파형을 도시한다. 타이밍도를 이용하여 이하에 판독 동작을 설명한다.
칩 인에이블/가 "H"레벨에서 "L"레벨로 되고, 외부에서 로우 어드레스 및 컬럼 어드레스가 칩내에 취입되면, 칩 내부에서는 어드레스 천이 검지 회로가 작동하여 제16도에 도시한 바와 같이 로우 어드레스 천이 검지 펄스, 컬럼 어드레스 천이 검지 펄스가 발생된다.
취입된 로우 어드레스에 의해 기수번째의 비트선 BL0A, …, BLnA에 접속된 메모리 셀의 데이터를 판독하는 경우, 우수번째의 비트선 BL0B, …, BLnB는 판독 동작 동안 접지 전위 Vss로 유지된다. 즉 로우 어드레스에 의해 제어 신호 SETA, SETB중 SETA가 Vcc에서 Vss로 되고, 따라서 기수번째의 비트선 BL0A, …, BLnA에 설치된 판독 방전용 트랜지스터 Q01A, …, Qn1A가 오프로 된다. 동시에 제어 신호 PRE가 Vss로 되고, 비트선 선택 게이트의 제어 신호 SELA및 SELB중 SELA가 "H"레벨로 된다. 이것에 의해 기수번째의 비트선 BL0A, …, BLnA에 설치된 선택 게이트 트랜지스터 Q03A, …, Qn3A가 온으로 되어 기수번째의 비트선 BL0A, …, BLnA가 판독 전위 VR로 프리차지 된다. 우수번째의 비트선 BL0B, …, BLnB는 Vss로 유지된다.
감지 증폭기 S/A0, …, S/An은 메모리 셀의 데이터가 비트선에 판독되기 전에 비활성 상태로 된다. 이것은 감지 증폭기의 제어 신호 SEN, RLCH를 Vcc에서 Vss로 제어 신호 SENB, RLCHB를 Vss에서 Vcc로 함으로써 행해진다. 또 기수번째의 비트선 BL0A, …, BLnA가 판독 전위 VR로 프리차지된 후 감지 증폭지를 초기화하기 위해 제어 신호 SEN을 일단 Vss에서 Vcc로 한 후 다시 Vss로 하고, 제어 신호 RLCHB를 이것과 동기시켜서 Vcc에서 Vss로, 그리고 Vcc로 해도 좋다.
다음에, 로우 어드레스에 의해 결정된 비선택 워드선, 도면의 경우 WL1내지 WL7과 선택 게이트선 SGS0, SGD0이 Vss에서 Vcc로 되고, 선택 워드선 WL0이 Vss인채로 유지된다. 메모리 셀의 스레숄드 값 전압은 예를 들면 "1" 데이터인 경우에 0.5V이상에서 3.5V이하, "0" 데이터인 경우, -0.1V 이하로 되도록 설정된다. 그러면 선택 워드선 WL0을 Vss=0V로 하고, 비선택 워드선 WL1내지 WL7과 선택 게이트 선 SGS0, SGD0을 Vcc=5V로 함으로써 선택 워드선 WL0에 따라 메모리 셀 MC00A, MC00B, …, MC0nB, MC0nB중 기수번째의 비트선 BL0A, …, BLnA로 이어지는 메모리 셀 MC00A, …, MC0nA의 데이터가 판독된다. 우수번째의 비선택 비트선 BL0B, …, BLnB는 Vss에 고정되어 있으므로 이들의 선택 워드선 WL0의 교차부에 있는 메모리 셀MC00B, …, MC0nB의 데이터는 판독되지 않는다.
이리하여 기수번째의 비트선 BL0A, …, BLnA에 판독된 데이터는 감지 증폭기 S/A0, …, S/An이 활성화됨으로써, 즉 제어 신호 SEN, RLCH가 Vcc로, SENB, RLCHB가 Vss로 됨으로써 각각 감지 증폭기 S/A0, …, S/An으로 래치된다.
그리고 컬럼 선택 신호 CSL0이 "H"레벨로 됨으로써 감지 증폭기 S/A0에 래치되어 있는 데이터는 입출력선 I/O, I/OB를 통해 출력 버퍼를 통해 외부로 출력된다. 컬럼 어드레스가 변화하여 컬럼 어드레스 천이 검지 회로가 이것을 검지하여 다음의 컬럼 선택선 CSL1이 "H"레벨로 되면 감지 증폭기 S/A1에 래치되어 있던 데이터가 출력된다. 이하 앞서 실시예와 마찬가지로 해서 기수번째의 비트선에 관한 컬럼 연속 판독이 행해진다.
또 로우 어드레스가 변화하면, 로우 어드레스 천이 검지 회로가 이것을 감지해서 펄스를 발생시킨다. 그리고 우수번째의 비트선 또는 기수번째의 비트선의 선택부터 다시 행해진다. 제18도와 제19도에서는 우수번째의 비트선이 선택되는 경우를 도시한다. 이때는 상기 설명과 역으로 기수번째의 비트선 BL0A, …, BLnA, …가 Vss로 고정되고, 우수번째의 비트선 BL0B, …, BLnB의 메모리 셀의 데이터가 판독된다. 이때에도 선택 워드선으로서 WL0이 선택되어 있으면, 메모리 셀 MC00B, …, MC0nB의 데이터가 우수번째의 비트선 BL0B, …, BLnB에 판독된다. 그후 컬럼 선택 신호 CSL0이 "H"레벨로 됨으로써 감지 증폭기 S/A0의 데이터가 출력된다. 이하 마찬가지로 해서 이 경우도 우수번째의 비트선에 관해서 컬럼 연속 판독이 가능하다.
또 이상의 판독 동작중 감지 증폭기의 "H"레벨측 전위 BITH, "L"레벨측 전위 BITL은 각각 Vcc, Vss로 좋다.
다음에 본 실시예에서의 데이터 기록 동작을 제20도 내지 제23도를 이용하여 설명한다. 제20도 및 제21도는 기록 사이클의 전반부를, 제22도 및 제23도는 후반부를 도시한다. 칩 인에이블/, 라이트 인에이블/, 입력 데이터 Din, 로우 어드레스 및 칼럼 어드레스는 타이밍을 알기 쉽게하기 위해 모든 도면에 도시한다.
칩 인에이블/및 라이트 인에이블/가 "H"레벨에서 "L"레벨로 되어 기록 동작이 개시된다. 최초에는, 입출력 버퍼에서 입출력선 I/O, I/OB를 통해 감지 증폭기 S/A0, …, S/An에 데이터가 기록된다. 이것은 제21도에 도시한 바와 같이 컬럼 어드레스에 따라 컬럼 선택 신호 CSL0, CSL1, …이 차례로 "H"레벨로 됨으로써 이것에 동기하여 직렬 데이터가 차례로 감지 증폭기에 기록되게 된다. n+1개의 감지 증폭기가 있는 경우에는 n번째의 감지 증폭기에 데이터가 기록될 때까지 이것이 반복된다.
감지 증폭기에 데이터를 기록하는 동안 기록 제어 신호 WSELA, WSELB가 함께 Vss에서 VH+α로 되고 모든 비트선 BL은 Vcc보다 높은 중간 전위 VH로 프리차지된다.
최후의 n번째의 감지 증폭기 S/An에 데이터가 기록된 후, 로우 어드레스에 따라 기록 제어 신호 WSELA, WSELB중 한 쪽이 Vss로 된다. 제22도에서는 기수번째의 비트선 BL0A, …, BLnA에 데이터를 기록하는 경우를 도시하고, 이 경우 제어 신호 WSELA가 Vss로 된다. 따라서 기수번째의 비트선 BL0A, …, BLnA의 기록 충전용 트랜지스터 Q04A, …, Qn4A는 오프로 된다. 따라서 미리 감지 증폭기 S/A0, …, S/An에 전달되어 있는 데이터에 따라 기수번째의 비트선 BL0A, …, BLnA는 Vss("1" 데이터인 경우) 또는 VH("0" 데이터인 경우)로 된다.
그후 선택된 워드선 WL0이 Vss에서 기록 전위 Vpp로 되고, 그 밖의 워드선 WL1내지 WL7및 드레인 측의 선택 게이트 선 SGD0이 Vss에서 VH+α로 된다. 기수번째의 비트선 BL0A, …, BLnA중 Vss로 되어 있는 비트선에 접속된 메모리 셀에서 부유 게이트로 전자 주입("1" 기록)이 행해진다. 그동안 우수번째의 비트선 BL0B, …, BLnB는 모두 충전용 트랜지스터 Q04B, …, Qn4B가 온으로 유지되기 때문에 부유가 아닌 중간 전위 VH로 고정된다.
우수번째의 비트선 BL0B, …, BLnB에 데이터 기록을 행하는 경우에는 역으로 비선택의 기수번째의 비트선 BL0A, …, BLnA가 기록 동작 중 모두 중간 전위 VH로 고정되게 된다.
또 이상의 데이터 기록 동작 중 감지 증폭기의 저 전위측 BITL은 Vss로 좋다.
이상의 실시예에서는 전기적으로 재기록 가능한 EEPROM만을 설명했으나 자외선 소거형 EPROM에 대해서도 본 발명은 유효하다.
이상 서술한 바와 같이 본 발명에 따르면, 데이터 판독시 또는 기록시의 인접 비트간의 용량 결합 잡음의 영향이 대폭 저감되고, 신뢰성이 높은 불휘발성 반도체 기억 장치를 얻을 수 있다.

Claims (5)

  1. 복수개의 비트선, 상기 비트선과 교차하여 배치된 복수개의 워드선, 상기 비트선과 워드선의 각 교차 위치에 배치되고 상기 워드선에 의해 구동되어 비트선과의 사이에서 데이터 교환이 행해지는 재기록 가능한 불휘발성 반도체 메모리 셀, 상기 비트선에 접속되어 상기 워드선에 의해 선택된 메모리 셀의 데이터를 검출하는 센스 앰프 및 상기 비트선에 접속되어 있고, 데이터 판독시에는 판독 어드레스에 의해 선택되는 제1선택 비트선에 인접한 제1비선택 비트선을 데이터 판독 동작 전에 소정의 제1전위로 설정하여 고정시키며, 데이터 기록시에는 기록 어드레스에 의해 선택되는 제2선택 비트선에 인접한 제2 비선택 비트선이 부유 상태로 되지 않도록 데이터 기록 동작 전에 상기 제2 비선택 비트선을 소정의 제2전위로 설정하여 고정시키기 위한 프리차지 수단을 포함하는 것을 특징으로 하는 결합 용량 잡음을 감소시킨 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 소정의 제1전위는 접지 전위이며, 상기 프리차지 수단은 데이터를 판독하기 위하여 비트선에 소정의 판독 전위를 공급하는 판독용 충전 트랜지스터 및 판독시에 상기 제1 비선택 비트선을 접지 전위에 설정하는 판독용 방전 트랜지스터를 구비하고, 이들 판독용 충전 트랜지스터 및 판독용 방전 트랜지스터는 입력된 어드레스에 대응하여 어드레스의 천이를 검지하여 얻어지는 상이한 제어 신호에 의하여 제어되며, 데이터 판독전부터 판독하는 동안 상기 제1 비선택 비트선에 연결된 상기 판독용 방전 트랜지스터가 온되어 상기 제1 비선택 비트선이 접지 전위에 설정되는 것을 특징으로 하는 결합 용량 잡음을 감소시킨 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 소정의 제2전위는 전원 전위와 접지 전위 사이의 중간 전위이며, 상기 프리차지 수단은 데이터 기록을 위하여 비트선에 상기 중간 전위를 공급하는 기록용 충전 트랜지스터를 구비하고, 상기 기록용 충전 트랜지스터는 입력된 어드레스에 대응하여 어드레스의 천이를 검지하여 얻어진 제어 신호에 의하여 제어되며, 데이터 기록 전부터 기록하는 동안 상기 제2 비선택 비트선에 연결된 상기 기록용 충전 트랜지스터가 온되어 상기 제2 비선택 비트선이 상기 중간 전위에 설정되는 것을 특징으로 하는 결합 용량 잡음을 감소시킨 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서, 상기 불휘발성 반도체 메모리 셀이 전기적으로 재기록 가능한 불휘발성 반도체 메모리 셀인 것을 특징으로 하는 결합 용량 잡음을 감소시킨 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서, 상기 불휘발성 반도체 메모리 셀이 전기적으로 재기록 가능한 불휘발성 메모리 셀이고, 복수개씩 직렬 접속되어 NAND 셀을 구성하는 것을 특징으로 하는 결합 용량 잡음을 감소시킨 불휘발성 반도체 기억 장치.
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