JPS61160894A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS61160894A JPS61160894A JP60001653A JP165385A JPS61160894A JP S61160894 A JPS61160894 A JP S61160894A JP 60001653 A JP60001653 A JP 60001653A JP 165385 A JP165385 A JP 165385A JP S61160894 A JPS61160894 A JP S61160894A
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- Japan
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- lines
- bit lines
- information
- line
- bit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関する。
半導体メモリは、これまで幾何学的寸法の縮小によって
大容量化、高性能化が達成されてきた。
大容量化、高性能化が達成されてきた。
幾何学的寸法の縮小化を水平方向、垂直方向のいずれも
Ｋついて同一の割合で施すと、配線抵抗が幾何学的寸法
の縮小率の逆数に比例して増大し、性能の劣化（遅延時
間の増大）を招く。又、眉間絶縁膜を薄くするとピンホ
ール等による配線間短絡の危険性が増大する。その為、
一般には垂直方向は殆んど縮小せずに、水平方向のみを
縮小するという方法が採用されている。この方法でさら
に縮小を続けてゆき、配線断面の縦、横の寸法が同程度
の大きさ罠なってくると、隣接配線間の相互容量が総記
線容量に占める割合が急激に大きくなってくる。この為
、隣接配線の電位変動が大きな影響を与えるととＫなる
。半導体メモリの場合、この問題は特にビット線におい
て顕著になる。第２図に従来よく知られている半導体メ
モリの概略構成を示す。第２図に示した半導体メモリに
おいては例えばワード線ＷＬ２が選択されるとワード線
ＷＬ２に接続されている全てのメモリセルから情報があ
る電位にプリチャージされたピッ）！１ＢＬＬ。
Ｋついて同一の割合で施すと、配線抵抗が幾何学的寸法
の縮小率の逆数に比例して増大し、性能の劣化（遅延時
間の増大）を招く。又、眉間絶縁膜を薄くするとピンホ
ール等による配線間短絡の危険性が増大する。その為、
一般には垂直方向は殆んど縮小せずに、水平方向のみを
縮小するという方法が採用されている。この方法でさら
に縮小を続けてゆき、配線断面の縦、横の寸法が同程度
の大きさ罠なってくると、隣接配線間の相互容量が総記
線容量に占める割合が急激に大きくなってくる。この為
、隣接配線の電位変動が大きな影響を与えるととＫなる
。半導体メモリの場合、この問題は特にビット線におい
て顕著になる。第２図に従来よく知られている半導体メ
モリの概略構成を示す。第２図に示した半導体メモリに
おいては例えばワード線ＷＬ２が選択されるとワード線
ＷＬ２に接続されている全てのメモリセルから情報があ
る電位にプリチャージされたピッ）！１ＢＬＬ。
ＢＬ２ 、 ＢＬ３ 、 ＢＬ４ 、・、 ＢＬｎに読
み出される。そしてセンスアンプ活性化信号ＳＥによシ
全てのセンスアンプＳＡＩ 、 ＳＡ２ 、ＳＡ３ 、
ＳＡ４ 、・、 ＳＡｎが活性化され、Ｈ１ｇｈレベル
が読み出されているビット線以外は放電される。即ち、
例えばビット線ＢＬ３にのみＨ１ｇｈレベルが読み出さ
れておシ、他のビット線にはＬｏｗレベルが読み出され
ているとすると、センスアンプ動作時にビット線ＢＬ３
を除くすべてのビ、ト線はプリチャージレベルから接地
レベルへと電位変化する。ワード線ＷＲＩ 、 ＷＲ２
、・・・とビット線ＢＲＩ 、 ＢＨ３、・・・との関
係においても同じである。
み出される。そしてセンスアンプ活性化信号ＳＥによシ
全てのセンスアンプＳＡＩ 、 ＳＡ２ 、ＳＡ３ 、
ＳＡ４ 、・、 ＳＡｎが活性化され、Ｈ１ｇｈレベル
が読み出されているビット線以外は放電される。即ち、
例えばビット線ＢＬ３にのみＨ１ｇｈレベルが読み出さ
れておシ、他のビット線にはＬｏｗレベルが読み出され
ているとすると、センスアンプ動作時にビット線ＢＬ３
を除くすべてのビ、ト線はプリチャージレベルから接地
レベルへと電位変化する。ワード線ＷＲＩ 、 ＷＲ２
、・・・とビット線ＢＲＩ 、 ＢＨ３、・・・との関
係においても同じである。
従って前述した様な隣接ビット線間の相互容量がビット
線の総配線容ｉＫ占める割合が大きい場合、容量カップ
リングによｆｉ Ｈ１ｇｈレベルを保っているはずのビ
ット線ＢＬ３の電位が低下することくなシ、動作マージ
ンが減少する。さらに顕著な場合には情報の反転が生じ
てしまう。上述し九様に従来よく知られている構成の半
導体メモリでは、隣接ビット線間の相互容量が相対的に
大きくなった時に、動作マージンの減少、情報の反転が
生じるという問題を有している〇 本発明の目的は、隣接ビット線間の相互容量がビット線
の年配線容量に占める割合が大きくなった場合にも、動
作マーノンの減少、情報の反転の生じない新規な構成の
半導体メモリを提供することにある。
線の総配線容ｉＫ占める割合が大きい場合、容量カップ
リングによｆｉ Ｈ１ｇｈレベルを保っているはずのビ
ット線ＢＬ３の電位が低下することくなシ、動作マージ
ンが減少する。さらに顕著な場合には情報の反転が生じ
てしまう。上述し九様に従来よく知られている構成の半
導体メモリでは、隣接ビット線間の相互容量が相対的に
大きくなった時に、動作マージンの減少、情報の反転が
生じるという問題を有している〇 本発明の目的は、隣接ビット線間の相互容量がビット線
の年配線容量に占める割合が大きくなった場合にも、動
作マーノンの減少、情報の反転の生じない新規な構成の
半導体メモリを提供することにある。
本発明は複数のワード線と該ワード線に交差する複数の
ビット線と該ビット線に接続された複数のセンスアンプ
とを有する半導体メモリにおいて、任意の１本のワード
線が選択された時に１互いに少なくとも１本のビット線
を隔てた複数のビット線に情報が読み出され、該情報が
読み出された複数のビット線に接続されている複数のセ
ンスアンプのみが選択的に活性化されるように構成した
ことを特徴とする半導体メモリが得られる。
ビット線と該ビット線に接続された複数のセンスアンプ
とを有する半導体メモリにおいて、任意の１本のワード
線が選択された時に１互いに少なくとも１本のビット線
を隔てた複数のビット線に情報が読み出され、該情報が
読み出された複数のビット線に接続されている複数のセ
ンスアンプのみが選択的に活性化されるように構成した
ことを特徴とする半導体メモリが得られる。
本発明は隣接ビット線間容量が大きいのであるから隣接
するビット線の電位を固定してシールド効果を持たせよ
うという着想に基づいている。即ち、ある１本のワード
線が選択された時１ｃ１本以上のビット線を隔てたビッ
ト線のみに情報を読み出し、他のビット線をシールド線
として用いるというものであろう 〔実施例〕 以下、図面を参照しながら本発明の実施例を詳細に説明
する。第１図は本発明の典型的な一実施例を示す図であ
）、任意のワード線選択時に１本おきのビット線に情報
が読み出される場合を示している。
するビット線の電位を固定してシールド効果を持たせよ
うという着想に基づいている。即ち、ある１本のワード
線が選択された時１ｃ１本以上のビット線を隔てたビッ
ト線のみに情報を読み出し、他のビット線をシールド線
として用いるというものであろう 〔実施例〕 以下、図面を参照しながら本発明の実施例を詳細に説明
する。第１図は本発明の典型的な一実施例を示す図であ
）、任意のワード線選択時に１本おきのビット線に情報
が読み出される場合を示している。
第１図において、ワード線ＷＬＩが選択された時、ビッ
ト線ＢＬＩ 、 ＢＬ３ 、 ・−、ＢＬｎ−Ｉ Ｋ情
報が読み出され、他のビット線ＢＬ２ 、 ＢＬ４ 、
・・・、 ＢＬｎはグリチャージ状態のｔま保持される
。次に情報が読み出されているビット線ＢＬＩ 、 Ｂ
Ｌ３ 、・・・、ＢＬｎ−１に接続されたセンスアンプ
５Ａ１ａ 、 ５Ａ２ａ ｐ −、ＳＡｍａがセンスア
ンプ活性化信号有によって活性化されビット線ＢＬＩ
、 ＢＬ３ 、・・・、 ＢＬｎ−１上の情報が増幅さ
れもこのとき情報の読み出されていないビット線ＢＬ２
。
ト線ＢＬＩ 、 ＢＬ３ 、 ・−、ＢＬｎ−Ｉ Ｋ情
報が読み出され、他のビット線ＢＬ２ 、 ＢＬ４ 、
・・・、 ＢＬｎはグリチャージ状態のｔま保持される
。次に情報が読み出されているビット線ＢＬＩ 、 Ｂ
Ｌ３ 、・・・、ＢＬｎ−１に接続されたセンスアンプ
５Ａ１ａ 、 ５Ａ２ａ ｐ −、ＳＡｍａがセンスア
ンプ活性化信号有によって活性化されビット線ＢＬＩ
、 ＢＬ３ 、・・・、 ＢＬｎ−１上の情報が増幅さ
れもこのとき情報の読み出されていないビット線ＢＬ２
。
ＢＬ４ 、・・・、 ＢＬｎは依然プリチャージ状態の
まま保持されている。従って、例えばビット線ＢＬ３に
Ｈｉ ｇｈレベルが読み出されておシ、ビット線ＢＬＩ
、 ＢＬ５ （図示せず）にＬｏｗレベルが読み出さ
れている様な状態でセンスアンプの動作によｆｉ ＢＬ
Ｉ 、 ＢＬ５が放電した場合でもビット線ＢＬ３に隣
接しているビット線ＢＬ２ 、 ＢＬ４が一定電位に固
定されたままであるので、ビット線ＢＬ２ 、ＢＬ４が
シールド線の役目を果し、ビット線ＢＬＩ 、 ＢＬ５
の電位変化がビット線ＢＬ３ Ｋ殆んど影響を与えず、
ビット線ＢＬ３の情報の損失が少ない。
まま保持されている。従って、例えばビット線ＢＬ３に
Ｈｉ ｇｈレベルが読み出されておシ、ビット線ＢＬＩ
、 ＢＬ５ （図示せず）にＬｏｗレベルが読み出さ
れている様な状態でセンスアンプの動作によｆｉ ＢＬ
Ｉ 、 ＢＬ５が放電した場合でもビット線ＢＬ３に隣
接しているビット線ＢＬ２ 、 ＢＬ４が一定電位に固
定されたままであるので、ビット線ＢＬ２ 、ＢＬ４が
シールド線の役目を果し、ビット線ＢＬＩ 、 ＢＬ５
の電位変化がビット線ＢＬ３ Ｋ殆んど影響を与えず、
ビット線ＢＬ３の情報の損失が少ない。
全く同様にワード線ｗＬ２が選択された時、ビット線Ｂ
Ｌ２ 、 ＢＬ４ 、・・・、 ＢＬＱに情報が読み出
され、センスアン７’ ５Ａ１ｂ 、 ５Ａ２ｂ 、−
・・、 ＳＡｍｂが活性化され、ビット線ＢＬＩ 、
ＢＬ３ 、 ＝−、ＢＬｎ−１はプリチャージ電位に保
持されたｉｔとな〕、ワード線ＷＬＩが選択された場合
と同様の効果が得られる。
Ｌ２ 、 ＢＬ４ 、・・・、 ＢＬＱに情報が読み出
され、センスアン７’ ５Ａ１ｂ 、 ５Ａ２ｂ 、−
・・、 ＳＡｍｂが活性化され、ビット線ＢＬＩ 、
ＢＬ３ 、 ＝−、ＢＬｎ−１はプリチャージ電位に保
持されたｉｔとな〕、ワード線ＷＬＩが選択された場合
と同様の効果が得られる。
なお、本実施例においては、１本のビット線を隔て九ビ
ット線を活性化する場合を示したが、シールド効果を持
たせるビット線は１本に限らず２本でも３本でも良い。
ット線を活性化する場合を示したが、シールド効果を持
たせるビット線は１本に限らず２本でも３本でも良い。
但し、その場合にはセンスアンプ活性化信号がその分増
加する。
加する。
以上述べた様に、本発明によれば隣接ビット線間の相互
容置が大きい場合でもビット線の情報量の損失の少ない
半導体メモリを得ることができる効果を有するものであ
る。
容置が大きい場合でもビット線の情報量の損失の少ない
半導体メモリを得ることができる効果を有するものであ
る。
第１図は、本発明の典型的な一実施例を示す構成図、第
２図は従来知られている半導体メモリの構成図である。 ＷＬＩ 、 ＷＬ２ 、 ＷＬ３ 、 ＷＬ４ 、 Ｗ
ＲＩ 、 ＷＢ２ 、 ＷＢ２ 。 ＷＢ２・・・ワード線 ＢＬＩ 、 ＢＬ２ 、 ＢＬ３ 、 ＢＬ４、−−・
、 ＢＬｎ−１、ＢＬｎ 。 ＢＲＩ 、 ＢＨ３、ＢＨ３、ＢＨ３、−・・、 ＢＲ
ｎ−１、ＢＲｎ −ビット線 ＳＡＩ 、 ＳＡ２ 、 ＳＡ３ 、 ＳＡ４ 、−
、 ＳＡｎ 、 ５Ａ１ａ 。 ５Ａ１ｂ 、 ５Ａ２ａ 、 ５Ａ２ｂ 、 −、ＳＡ
ｍａ 、 ＳＡｍｂ −。 ・・・センスアンプ ＳＥ 、 ＳＥａ 、 ＳＥｂ・・・センスアンプ活性
化信号馬２図 さと でソ又アンプ活性化信号
２図は従来知られている半導体メモリの構成図である。 ＷＬＩ 、 ＷＬ２ 、 ＷＬ３ 、 ＷＬ４ 、 Ｗ
ＲＩ 、 ＷＢ２ 、 ＷＢ２ 。 ＷＢ２・・・ワード線 ＢＬＩ 、 ＢＬ２ 、 ＢＬ３ 、 ＢＬ４、−−・
、 ＢＬｎ−１、ＢＬｎ 。 ＢＲＩ 、 ＢＨ３、ＢＨ３、ＢＨ３、−・・、 ＢＲ
ｎ−１、ＢＲｎ −ビット線 ＳＡＩ 、 ＳＡ２ 、 ＳＡ３ 、 ＳＡ４ 、−
、 ＳＡｎ 、 ５Ａ１ａ 。 ５Ａ１ｂ 、 ５Ａ２ａ 、 ５Ａ２ｂ 、 −、ＳＡ
ｍａ 、 ＳＡｍｂ −。 ・・・センスアンプ ＳＥ 、 ＳＥａ 、 ＳＥｂ・・・センスアンプ活性
化信号馬２図 さと でソ又アンプ活性化信号
Claims (1)
- （１）複数のワード線と該ワード線に交差する複数のビ
ット線と該ビット線に接続された複数のセンスアンプと
を有する半導体メモリにおいて、任意の１本のワード線
が選択された時に、互いに少なくとも１本のビット線を
隔てた複数のビット線に情報が読み出され、該情報が読
み出された複数のビット線に接続されている複数のセン
スアンプのみが選択的に活性化されるように構成したこ
とを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001653A JPS61160894A (ja) | 1985-01-09 | 1985-01-09 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001653A JPS61160894A (ja) | 1985-01-09 | 1985-01-09 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61160894A true JPS61160894A (ja) | 1986-07-21 |
Family
ID=11507477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001653A Pending JPS61160894A (ja) | 1985-01-09 | 1985-01-09 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160894A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5453955A (en) * | 1991-03-04 | 1995-09-26 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203290A (en) * | 1981-06-09 | 1982-12-13 | Mitsubishi Electric Corp | Ic memory |
-
1985
- 1985-01-09 JP JP60001653A patent/JPS61160894A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203290A (en) * | 1981-06-09 | 1982-12-13 | Mitsubishi Electric Corp | Ic memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5453955A (en) * | 1991-03-04 | 1995-09-26 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
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