KR970005431B1 - 간섭잡음 제거회로를 갖춘 반도체기억장치 - Google Patents

간섭잡음 제거회로를 갖춘 반도체기억장치 Download PDF

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KR970005431B1 KR1019890013968A KR890013968A KR970005431B1 KR 970005431 B1 KR970005431 B1 KR 970005431B1 KR 1019890013968 A KR1019890013968 A KR 1019890013968A KR 890013968 A KR890013968 A KR 890013968A KR 970005431 B1 KR970005431 B1 KR 970005431B1
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유키히토 오와키
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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

간섭잡음 제거회로를 갖춘 반도체기억장치
제1도는 종래 MOS형 다이나믹 랜덤 억세스 메모리(dRAM)의 주요 내부회로 구성을 나타낸 회로도.
제2도는 제1도에 도시된 dRAM에서 하나의 비트선쌍을 이루는 2개의 비트선에서 발생되는 전위변동을 나타낸 도면.
제3도는 본 발명의 1실시예에 따른 MOS형 dRAM의 주요 내부회로 구성을 나타낸 도면.
제4도는 데이터독출모드시 데이터의 감지동작이 수행되는 기간에 제3도에 도시된 dRAM의 주요부에서 발생되는 주요 전압신호의 파형을 나타낸 도면.
제5도는 본 발명의 다른 실시예에 따른 MOS형 dRAM의 주요 내부회로 구성을 나타낸 회로도.
제6도는 데이터독출모드시 데이터의 감지동작이 수행되는 기간에 제5도에 도시된 dRAM의 주요부에서 발생되는 주요 전압신호의 파형을 나타낸 도면.
제7도는 본 발명의 또 다른 실시예에 따른 개방비트선형 dRAM의 주요 내부회로 구성을 나타낸 회로도.
제8도는 제7도에 도시된 dRAM의 칩기판상에 설계된 메모리셀 레이아웃을 간소화해서 나타낸 평면도.
제9도는 제7도에 도시된 dRAM에서 사용가능한 칩기판상에 설계된 다른 메모리셀 레이아웃을 간소화해서 나타낸 평면도.
제10도는 데이터독출모드시 데이터의 감지동작이 수행되는 기간에 제7도에 도시된 dRAM의 주요부에서 발생되는 주요 전압신호의 파형을 나타낸 도면.
제11도는 제7도에 도시된 본 발명의 다른 실시예에 대한 변형예인 개방비트선형 dRAM의 주요 내부회로 구성을 나타낸 도면.
제12도는 데이터독출모드시 데이터의 감지동작이 수행되는 기간에 제11도에 도시된 dRAM의 주요부에서 발생되는 주요 전압신호의 파형을 나타낸 도면.
제13도는 제7도에 도시된 본 발명의 다른 실시예에 대한 다른 변형예인 개방비트선형 dRAM의 주요 내부회로 구성을 나타낸 회로도.
제14도는 데이터독출모드시 데이터의 감지동작이 수행되는 기간에 제13도에 도시된 dRAM의 주요부에서 발생되는 주요 전압신호의 파형을 나타낸 도면.
제15도는 본 발명의 또 다른 실시예에 따른 접혀 겹쳐진 형(folded type) dRAM의 주요내부회로 구성을 나타낸 회로도.
제16도는 본 발명의 또 다른 실시예에 대한 변형예로서의 접혀 겹쳐진 형 dRAM의 주요 내부회로 구성을 나타낸 도면.
제17도는 데이터독출모드시 데이터의 감지동작이 수행되는 기간에 제16도에 도시된 dRAM이 주요부에서 발생된 주요 전압신호의 파형을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
Figure kpo00001
,
Figure kpo00002
,…,
Figure kpo00003
: 비트선 SA1,SA2,…,SAn : 감지증폭기
M1,M2,…,Mn : 메모리셀 WL : 워드선
DWL : 더미워드선 12 : 감지증폭기 구동회로
14 : 행디코더 16 : 워드선구동회로
18 : 더미워드선구동회로 20 : 선충전전압발생회로
22 : 등화신호발생회로 24 : 앤드게이트
32 : 더미셀전압발생회로 34 : 더미셀기록신호발생회로
[산업상의 이용분야]
본 발명은 간섭잡음제거회로를 갖춘 반도체기억장치에 관한 것으로, 특히 1개의 트랜지스터와 1개의 캐패시터소자로 이루어진 메모리셀을 사용하여 구성된 다이나믹 랜덤 억세스 메모리(dRAM)에 관한 것이다.
[종래의 기술과 그 문제점]
디지탈시스템의 높은 실행능력(고성능)에 대한 요구가 중가됨에 수반해서 다이나믹 랜덤 억세스 메모리(이하 dRAM이라 함)에 대한 현재의 개발추세는 집적도를 향상시키는 방향으로 진행되고 있는 바, 이 dRAM의 집적도향상을 위해서 dRAM을 구성하는 각 메모리셀의 크기를 감소시킬 필요가 있고, 이러한 소형의 메모리셀이 현재 미세집적기법의 진보에 의해 실행되는 대부분의 과정에서 충분히 달성되고 있다.
그런데 현재 상업적으로 입수할 수 있는 dRAM에서는 메모리셀의 평면 매트릭스내에 배열된 상호 인접된 데이터전송선 사이에 내재하는 결합캐패시턴스도 dRAM에서의 메모리셀의 집적도가 중가됨에 따라 중가하게 되는 바, 이와 같이 결합캐패시턴스가 중가함에 따라 데이터독출의 대상으로 되는 데이터전송선에 인접된 데이터 전송선에 의해 생성되어 데이터독출선상에 제공되는 간섭잡음의 강도가 강력해지게 된다. 이러한 바람직하지 않은 현상에 대한 많은 연구결과가 보고되어 있는 바, 예컨대 「Papers of ISSCC(International Solid State Circuits Committee) 1988 at pages 250 and 25]의 보고서에 의하면, 소위 비트선이라 칭해지는 내부데이터 전송선 사이의 간섭잡음은 메모리셀에 기억된 데이터가 대응되는 비트선상에 독출되는 경우뿐만 아니라 독출된 데이터가 감지증폭기에 의해 감지되어 중폭되는 경우에도 중가되는 경향이 있다는 내용이 설명되어 있다.
그리고 종래 dRAM에서 인접된 비트선 사이의 간섭잡음으로 인해서 선택된 비트선의 셀데이터중폭에 소요되는 시간이 불필요하게 중대되는 한편, 셀데이터감지의 소요시간이 길어지게 된다는 중대한 결점이 초래되는 바, 이는 dRAM에서 고속의 데이터억세스가 심각하게 손상받게 되고 최악의 경우 감지증폭기에 입력되는 독출데이터전압과 대응되는 더미셀전압 사이의 전위차가 감지증폭기에서 감지할 수 있는 전압의 최소레벨이하로 감소되게 되는데, 이러한 경우에는 감지증폭기가 메모리셀 데이터입력을 랫치하게 되는 부수적인 기능장애가 발생되며, 이 경우 dRAM은 비트선쌍에 대해 배치된 다수의 감지증폭기가 독출데이터의 논리레벨을 오판독하게 되어 메모리에서의 비트독출에러가 발생된다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 종래 기술상의 문제점을 해결하기 위한 것으로, 고속의 억세스동작과 정화한 데이터독출동작이 가능한 간섭잡음제거회로를 갖춘 반도체기억장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명은, 상호 평행하게 배열된 다수의 데이터 전송선(비트선)과, 이 데이터전송선에 절연적으로 교차되면서 평행하게 배열된 다수의 워드선, 상기 데이터전송선과 상기 워드선 사이의 교차점에 설치되는 메모리셀 및, 상기 데이터전송선쌍에 접속되어 있으면서 활성화신호를 수신함과 더불어 이 활성화신호에 응답해서 동작하여 상기 데이터전송선쌍의 제1 및 제2데이터전송선 사이의 전압차를 감지하는 감지증폭기로 구성되고, 상기 데이터전송쌍중 제1데이터 전송선에는 상기 워드선중에서 선택된 특정워드선에 접속되어 있는 선택메모리셀로부터 독출되는 데이터전압이 공급되는 반면, 제2데이터전송선에는 기준전압이 공급되는 반도체장치에 있어서, 상기 특정워드선이 선택된 다음 상기 감지증폭기가 활성화되기 이전의 소정시간동안 상기 제1데이터전송선을 인접된 데이터선에 대해 전기적으로 무관하게 함으로써 상기 선택데이터전송선과 인접되는 데이터선쌍 사이에 존재하는 결합캐패시턴스에 의해 발생되어 상기 인접된 데이터전송선쌍으로부터 그 선택데이터전송선에 전달되는 간섭잡음을 억제하도록 된 잡음제거회로가 구비되어 구성된 것을 특징으로 한다.
(실시예)
이하, 본 발명에 따른 간섭잡음제거회로를 갖춘 반도체기억장치에 대해 예시도면을 참조해서 상세히 설명한다.
먼저 본 발명의 실시예를 설명하기에 앞서 발명의 주요개념에 관한 이해를 돕기 위해 제1도와 제2도를 참조해서 종래 MOS형 dRAM에서 발생되는 간섭잡음이 어떠한 영향을 끼치는가에 대해 설명한다.
제1도에는 dRAM으로서 다이나믹형 감지증폭기즐 갖춘 접혀 겹쳐진 비트선(folded bit line)구성의 반도체기억장치가 도시되어 있는 바, 이 제1도에서 소위 비트선이라 칭해지는 데이터전송선쌍(
Figure kpo00004
)에는 2개의 MOS트랜지스터(Q1,Q2)를 갖추고 있는 다이나믹형 감지증폭기(SA0)가 접속되어 있고, 이와 마찬가지로 다른 비트선쌍(
Figure kpo00005
)에도 2개의 MOS트랜지스터(Q3,Q4)를 갖추고 있는 다이나믹형 감지증폭기(SAI)가 접속되어 있다. 그리고 상기 각 비트선쌍(BL1,
Figure kpo00006
,BL1,
Figure kpo00007
)과 워드선(WL) 사이의 직교위치(교차점)에는 메모리셀이 제공되는데, 각 메모리셀은 주지된 형태로 배열된 1개의 MOS트랜지스터와 1개의 MOS캐패시터로 구성되고, 또 이러한 구성에서 2개의 인접된 비트선(
Figure kpo00008
, BLl) 사이의 결합캐패시턴스가 cm으로 표시되어 있다.
여기서 상기한 구성으로 되어 있는 dRAM이 활성화되는 경우에는 비트선(BL0,BL1)상에는 각각 신호전압(-VS)이 독출되도록 워드선(WL)이 선택되어 그 워드선(WL)이 제2도의 t1기간에서 온상태로 되게 된다. 이때 기준전압을 대응되는 감지증폭기(SA0)에 인가해 주는 비트선(
Figure kpo00009
)은 결합캐패시턴스(cm)를 경유해서 인접된 비트선(BL1)으로부터 전달되는 간섭잡음(61)을 받게 되는데, 이 잡음은 비트선(
Figure kpo00010
)상의 전압전위에 대해 악영향을 끼치게 되어 비트선(
Figure kpo00011
)의 전압전위가 감소되게 되고, 이 결과 상기 비트선(
Figure kpo00012
)에 게이트전극이 접속된 감지증폭기(SA0)에서의 MOS트랜지스터(Q1)의 게이트전압이 감소된다.
이어 제2도에서 점선으로 표시된 바와 같이 활성화신호(ψS)가 로우레벨로 변경되는 경우에는 다음과 같은 현상이 발생되는 바, 즉 t2기간에 감지증폭기(SA0,SA1)의 MOS트랜지스터(Q1∼Q4)중에서 최고 게이트-소오스전압을 나타내는 트랜지스터(Q3)가 도통상태로 되어 비트선(BL1)상의 전압전위가 점진적으로 감소되고, 이러한 상태하에서 간섭잡음(δ1)의 영향에 의해 트랜지스터(Q1)의 게이트전압이 감소되므로 이 트랜지스터(Q1)의 턴온타이밍이 지연되어 상기 트랜지스터(Q1)는 t3기간에서 도통되게 된다. 그러므로 t2와 t3 사이의 시간간격 동안에 비트선(
Figure kpo00013
)이 하이임퍼던스 상태를 유지하게 되고, 그에 따라 이 비트선(
Figure kpo00014
)에는 결합캐패시턴스(cm)를 경유해서 간섭잡음(32)이 연속적으로 공급되는데, 이 2차적인 잡음(62) 영향에 의해 비트선(
Figure kpo00015
)상의 전압이 더 저하된다. 그러한 상태는 감지증폭기 활성화신호(ψS)가 최저레벨로 완전히 저하되기 이전까지 지속되고, 그 결과 상기 2차적인 잡음성분(δ2)은 초기적인 잡음성분(δ1)에 부가되는 상태로 되기 때문에 비트선(
Figure kpo00016
)상의 전압이 제2도에 도시된 바와 같이 잡음성분의 합, 즉 δ1+δ2까지 극단적으로 감소하게 된다.
상기한 바와 같이 인접되는 비트선 사이의 간섭잡음에 의해 결국 dRAM의 데이터독출속도가 저하되는 한편 동작의 신뢰성이 저하되게 되는 바, 그 이유는 다음과 같다.
우선 셀데이터의 중폭에 소요되는 시간, 즉 데이터의 감지에 소요되는 감지시간이 바람직하지 않게 중대되고, 최악의 경우에 감지증폭기에 입력되는 독출데이터 전압과 대응되는 더미셀전압 사이의 전위차가 감지 중폭기에 의해 감지될 수 있는 최소전압레벨 이하인 경우, 감지증폭기가 입력되는 메모리셀 데이터를 랫치하게 되는 부수적인 기능장애가 발생되고, dRAM의 집적도가 향상됨에 따라 인접한 비트선쌍 사이의 결합 캐패시턴스도 중가되어 상기한 간섭잡음 문제는 더욱 곤란하게 되는 바, 이러한 간섭잡음에 관한 문제는 후술하는 본 발명의 실시예에서 유효하게 해결할 수 있게 된다.
먼저 제3도는 본 발명의 1실시예에 따른 반도체기억장치로서 도면의 참조부호 10으로 표시된 접혀 겹쳐진 비트선구조를 갖추고 있는 MOS형 dRAM을 나타낸 도면으로, 상호 평행하게 배열된 다수의 비트선쌍(BL1,
Figure kpo00017
,BL1,
Figure kpo00018
,…,
Figure kpo00019
; BL,
Figure kpo00020
)이 칩기판(제3도에는 도시되어 있지 않음 ; 제8도 또는 제9도 참조)상에 설치되고, 이 비트선쌍(BL,
Figure kpo00021
)에는 다이나믹형 감지증폭기(SA,SA2,…,SAn ; SA)의 일단부가 접속되어 접혀 겹쳐진 형태의 비트선구성을 이루게 된다. 또 상기 감지증폭기(SA)의 공통소오스에는 그 감지증폭기(SA)를 구동시키는 감지증폭기 구동회로(12)가 접속되어 있는데, 이 감지증폭기 구동회로(12)는 상기 감지증폭기(SA)에 활성화신호(ψS)를 공급해주게 된다.
그리고 상기 비트선쌍(BL,
Figure kpo00022
)에 절연적으로 교차되도록 소정갯수의 메모리셀 워든선과 더미워드선이 제공되는데, 제3도에는 도면의 간단화만을 위해 하나의 메모리셀 워드선(WL)과 더미워드선(DWL)만이 도시되어 있고, 이하 이 메모리셀 워드선(WL)에 대해서는 간단하게 워드선이라 한다.
또한 상기 워드선(WL)과 비트선(BL0,BL1,…,BLn) 사이의 직교위치(교차점)에는 메모리셀(M1,M2,…,Mn ; M)이 설치되어 있는데, 각 메모리셀(M)은 1개의 MOS트랜지스터와 1개의 MOS캐패시터를 갖추고 있다. 이에 대해, 상기 더미워드선(DWL)과 비트선(
Figure kpo00023
…,
Figure kpo00024
) 사이의 교차점에는 상기 메모리셀(M)과 동일한 형태로 더미셀(DM1,DM2,…,DMn ; DM)이 제공되는데, 각 더미셀(DM)도 1개의 MOS트랜지스터와 1개의 MOS캐패시터를 갖추고 있다. 그리고 이 제3도에서 도면중 참조부호 Vp는 메모리셀(M)과 더미셀(DM)에 공급되는 플레이트전압을 나타낸다.
이와 더불어, 상기 워드선(WL)에는 그 워드선(WL)을 구동하는 워드선 구동회로(16)를 경유해서 행디코더(14)가 접속되어 있는 한편, 이 행디코더(14)는 상기 더미워드선(DWL)을 구동시키는 더미워드선 구동회로(18)를 경유해서 상기 더미워드선(DWL)에 접속되고, 상기 비트선쌍(BL,
Figure kpo00025
)에는 대응되는 비트선쌍을 선충전(precharge)시켜서 각 비트설을 동일한 전압으로 설정해 주는 등화회로(EQi ; i=1,2,…,n)가 접속되어 있다. 여기서 하나의 비트선쌍(BL0,
Figure kpo00026
)만을 고려해 보면, 제3도에 도시된 바와 같이 등화회로(EQ1)는 2개의 선충전 MOS트랜지스터(Q7,Q8)와 회로단락용 MOS트랜지스터(Q9)로 구성되고, 상기 선충전 MOS트랜지스터(Q7,Q8)의 드레인은 비트선선충전전압(Vpc)을 발생시키는 선충전전압발생회로(20)에 접속됨과 더불어 상기 선충전 MOS트랜지스터(Q7,Q8)의 소오스는 비트선(BL0,
Figure kpo00027
)에 접속되는 한편, 상기 회로단락용 MOS트랜지스터(Q9)의 소오스와 드레인은 비트선쌍(BL0,
Figure kpo00028
)에 접속되어 있다. 그리고 다른 비트선쌍(BL,
Figure kpo00029
,…,BLn,
Figure kpo00030
)에 대해 제공되는 등화회로(EQ)는 상기 등화회로(EQ1)와 실제 동일하게 구성되어 있다. 여기서 이러한 등화회로(EQi)는 각 등화회로(EQ1,EQ2,…,EQn)를 구성하는 3개의 트랜지스터의 게이트전극이 모두 공통으로 접속되어 있지 않음에 따라 3개의 트랜지스터의 게이트전극은 전기적으로 상호 독립되어 있다. 또한 등화회로(EQ1)에서 선충전 MOS트랜지스터(Q7,Q8)의 게이트전극은 각각 등화신호발생회로(22)의 독립적인 입력측에 접속되어 있고, 상기 회로단락용 MOS트랜지스터(Q9)의 게이트전극은 상기 등화신호발생회로(22)의 독립적인 입력측에 접속된 입력단을 갖춘 앤드게이트(24)의 출력측에 접속되어 있으며, 상기 MOS트랜지스터(Q7,Q8,Q9)는 상기 등화신호발생회로(22)와 상기 앤드게이트(24)에 의해 독립적으로 게이트제어되게 된다.
이와 같이 구성된 본 발명에 따른 dRAM(10)에서는 활성화모드시 상기 등화신호 발생회로(22)는 제4도에 도시된 바와 같이 시간(τ)만큼 위상이 시프트(또는 신호 발생타이밍에서 시프트)되는 2가지의 등화신호 (
Figure kpo00031
)를 발생시키게 되는데, 그중 상기 등화신호(
Figure kpo00032
)는 상기 등화회로(EQ1)에 구성된 선충전 MOS트랜지스터(Q7)의 게이트전극에 공급됨과 더불어 잔여의 등화회로(EQ2,…,EQn)에 구성된 대응되는 선충전 MOS트랜지스터(Q10,Q13)의 게이트전극에도 공급되고, 상기 등화신호(EQL1)는 상기 등화회로(EQ1)에 구성된 선충전 MOS트랜지스터(Q8)의 게이트전극에 공급됨과 더불어 잔여의 등화회로(EQ2,…,EQn)에 구성된 대응되는 선충전 MOS트랜지스터(Q11,Q14)의 게이트전극에도 공급된다. 그리고 상기 등화신호(
Figure kpo00033
)의 논리적(論理的)신호를 나타내는 상기 앤드게이트(24)의 출력신호(
Figure kpo00034
)는 상기 등화회로(EQ1)에 구성된 비트선회로단락 MOS트랜지스터(Q9)의 게이트전극에 공급됨과 더불어 잔여의 등화회로(EQ2,…,EQn)에 구성된 대응되는 트랜지스터(Q12,Q15)의 게이트전극에도 공급된다.
한편 제4도에 도시된 바와 같이 외부적으로 공급되는 제어신호(
Figure kpo00035
)가 데이터독출모드에 따른 t0시간에서 로우레벨로 변경되는 경우, dRAM(10)은 데이터독출사이클로 진입하게 되고, 상기 행디코더(14)는 행어드레스가 나타내는 하나의 워드선(WL)을 선택하게 되며, 이때 더미워드선(DWL)도 선택하게 된다. 이러한 상태에서 상기 등화신호발생회로(22)는 t1기간에서 먼저 출력신호(
Figure kpo00036
)를 로우레벨로 변경시키게 되고, 이 신호레벨의 변경에 응답해서 상기 앤드게이트(24)의 출력신호(EQL01)레벨이 잇달아 로우레벨로 변경되므로, 상기 각 등화회로(EQi)에 구성된 선충전 MOS트랜지스터증 1개의 MOS트랜지스터는 상기 등화신호(
Figure kpo00037
)에 의해 비도통 상태로 되는 바, 즉 비트선(BL0,BL1,…,BLn)에 접속되어 실제 메모리셀 데이터가 독출되는 특정한 MOS트랜지스터(Q7,Q10,Q13)중 하나가 비도통상태로 된다. 또 상기 등화신호(
Figure kpo00038
)에 의해 상기 등화회로(EQ1,EQ2,…,EQn)에 구성된 회로단락 MOS트랜지스터(Q9,Q12,Q15)가 일제히 비도통상태로 되고, 이 경우 대응되는 더미셀(DMi)로부터 더미셀데이터가 독출되는 비트선(
Figure kpo00039
…,
Figure kpo00040
)에 접속된 다른 선충전 MOS트랜지스터(Q8,Q11,Q14)는 t1기간에서 여전히 도통상태(ON상태)를 유지하게 되는 바, 이는 t1기간에서 메모리셀 데이터가 나타나는 제1비트선(BL0,BL1,…,BLn)이 하이임퍼던스상태로 설정되는 반면, 더미셀데이터가 독출되는 제2비트선(
Figure kpo00041
Figure kpo00042
)은 로우임퍼던스상태로 유지됨을 의미한다. 이 경우 상기 비트선(
Figure kpo00043
…,
Figure kpo00044
)상의 전압은 상기 선충전전압발생회로(20)의 출력전압인 선충전전압(Vpc)으로 강제적으로 고정된다
이어, t1기간으로부터 소정시간(τ)이 경과된 12기간에 상기 등화신호발생회로(22)의 다른 출력신호(
Figure kpo00045
)가 로우레벨로 변경되고, 이 신호변경에 응답해서 다른 선충전 MOS트랜지스터(Q8,Q11,Q14)가 비도통상태로 되며, 이때 각 등화회로(EQi)의 모든 트랜지스터가 오프상태로 설정된다. 그후 상기 감지증폭기 구동회로(12)에 의해 발생되는 활성화신호(ψS)가 로우레벨로 변경되는 경우에는 선택된 메모리셀 예컨대 비트선(BL0)에 제공된 메모리셀(M1)로부터 독출된 데이터신호에 대한 데이터의 감지·증폭동작이 수행된다.
상기한 바와 같이 본 발명의 1실시예에 따른 dRAM에서는 데이터독출모드시 더미셀비트선(
Figure kpo00046
…,
Figure kpo00047
)이 연속적으로 로우임피던스상태로 설정되어 등화신호 발생회로(22)에서 발생되는 출력신호(
Figure kpo00048
)의 위상시프트기간(τ ; t1시점과 t2시점 사이의 간격)에 대응하는 선택구간동안 선충전전압(Vpc)이 유지(hold)되게 되므로 상기한 바와 같이 인접된 비트선(BL1,BL2,…)으로부터 발생되어 전달되는 어떠한 간섭잡음도 완화시킬 수 있게 된다. 본 발명자들이 시행한 실험에 의하면 종래의 dRAM에서는 데이터독출모드시 동일한 비트선(
Figure kpo00049
)상의 대응되는 전압이 제4도의 점선(28)으로 표시된 바와 같이 크게 변동되는 반면, 선택된 메모리셀의 데이터가 독출되는 경우에 대응되는 비트선(
Figure kpo00050
)상에 나타나는 전압은 인접된 비트선(BL1)으로부터 전달되는 간섭잡음의 영향을 받지 않게 되어 제4도에 실선(26)으로 표시된 바와 같이 일정하게 유지됨을 확인할 수 있었다.
이 경우, 상기 지연시간(τ)은 워드선(WL)의 구동개시시점과 감지증폭기(SA)의 활성화개시시점 사이의 동작시간간격을 나타내는 것으로, 그 지연시간(τ)은 dRAM내의 고속데이터독출동작에 손상을 주는 요인으로 되지만, dRAM의 실제 데이터독출동작에 있어서 고유의 지연시간은 자연적으로 존재하게 되는 바, 실제워드선의 선택으로부터 소정시간이 지연된 다음에 비트선상에 셀데이터가 나타나게 되므로, 상기 지연시간(τ)을 고유의 지연시간길이 이내의 특정치로 설정해 주게 되면, 그 지연시간(τ)에 의해 dRAM의 고속데이터독출동작이 그다지 손상받게 되지는 않고, 이 경우 지연시간(τ)은 상기 감지증폭기(SA)에 전달되는 간섭잡음에 의해 캐리어가 방전되는 시간으로 시정수가 결정된다. 이 때문에 지연시간(τ)은 dRAM의 데이터독출속도에 영향을 끼치지 않는 특정범위내에서 필요한 정도로 설정할 수 있어, dRAM의 데이터독출속도에 손상을 주지 않으므로 간섭잡음에 의한 영향을 보상해 줄 수 있게 된다.
제5도는 본 발명의 다른 실시예에 따른 반도체기억장치로서의 dRAM(30)을 나타낸 도면으로, 상기 제3도에 도시된 실시예와 동일한 구성요소에 대해서는 동일한 참조부호를 붙혀서 표기하면서, 그에 대한 상세한 설명은 생략하기로 한다. 그리고 이 제5도에 도시된 dRAM(30)은 상기 실시예와는 다른 더미셀체계를 사용하고 있는 바, 즉 더미셀 캐패시턴스는 메모리셀 캐패시턴스와 동등하게 설정되는 한편 더미셀에 대한 데이터기록전압은 dRAM의 전원공급전압(Vcc)의 절반정도인 Vcc/2전압이 더미셀기록동작시에만 사용되도록 제공된 여분의 MOS트랜지스터를 경유해서 더미셀에 기록되도록 되어 있다.
즉, 제5도에 도시된 바와 같이 더미셀(DM1,DM2,…,DMn)을 구성하는 트랜지스터-캐패시터의 공통접속 마디에는 더미셀기록트랜지스터 (Q15,Q16,Q17)가 접속되는 한편, 그 더미셀기록트랜지스터(Q15,Q16,Q17)의 드레인에는 더미셀전압(Vdc)을 발생시키는 더미셀전압발생회로(32)가 접속됨과 더불어 그 더미셀기록트랜지스터(Q15,Q16,Q17)의 게이트전극에는 더미셀기록신호(DCW)를 발생시키는 더미셀기록신호발생회로(34)가 접속되어 있다.
제6도에는 dRAM의 데이터독출모드에서 발생하는 전압신호의 타이밍차트가 도시되어 있는 바, 먼저 외부제어신호(
Figure kpo00051
)가 레벨변환되어 상기 실시예와 동일하게 dRAM내에 행어드레스가 취해지게 되고, 상기 행디코더(14)에 의해 선택되어지는 워드선(WL)과 더미워드선(DWL)은 행어드레스에 의해 지정된다. 이때 상기 더미셀 기록트랜지스터(Q15,Q16,Q17)를 제어하기 위한 게이트입력신호(DCW)가 t2시간까지 논리하이레벨로 유지된다. 그러므로 시간구간(τ=t2-t1)동안 더미셀데이터가 독출되는 비트선(
Figure kpo00052
…,
Figure kpo00053
)이 더미셀(DM1,DM2,…)에 대한 스위칭트랜지스터 및 기록트랜지스터(Q15,Q16,Q17)에 의해 더미셀전압발생회로(32)로부터 단락되므로 상기 비트선(
Figure kpo00054
…,
Figure kpo00055
)이 로우임피던스상태로 설정되어 유지되고, 이어 t2기간이 경과한 후 감지증폭기(SA1,SA2,…)는 최초시간동안 활성화되어 신호중폭을 실행하게 된다.
따라서 상기한 구성에 의하면 인접된 비트선 사이의 결합캐패시턴스에 의해 발생되는 간섭잡음을 dRAM의 데이터독출속도를 손상시킴 없이 방지할 수 있게 된다. 그리고 상기한 설명에서 명백하게 알 수 있는 바와 같이 데이터독출모드시 소정시간 간격으로 더미셀측 비트선을 로우임퍼던스 상태로 유지시킴으로써 간섭잡음을 제거할 수 있도록 회로 구성을 변형해서 실시할 수 있는 바, 그러한 변형회로 구성중 어느 하나를 사용함으로써 접혀 겹쳐진 형태의 비트선구조를 갖춘 고집적 dRAM에서 인접된 비트선 사이의 결합캐패시턴스에 의해 발생되는 간섭잡음을 제거할 수 있게 되므로 동작여유가 향상된 고속동작이 가능한 dRAM을 제공할 수 있게 된다.
제7도는 본 발명의 또 다른 실시예에 따른 반도체기억장치로서 도면의 참조부호 50으로 표시된 dRAM을 나타낸 도면으로, 이 dRAM(50)은 개방비트선(poen bit-line)형 메모리셀레이아웃을 갖추고 있고, 각 비트선쌍에서 메모리셀비트선(BLi ; i=1,2,…,n)과 더미비트선(
Figure kpo00056
)이 일직선을 따라 선형적으로 배열되어 있으며, 개방비트선쌍은 제7도에 도시된 바와 같이 상호 평행하게 설치되어 있고, 상기 비트선쌍에는 필요에 따라 선충전전압(Vpc)이 공급되게 된다. 그리고 감지증폭기(SA0,SA1,SA2,SA3,…,SAn)가 교번적으로 시프트된 위치에 배열되어 있는 바, 제0번째 비트선쌍(BL0,
Figure kpo00057
)과 제2번째, 제4번째,…(우수번째) 비트선쌍(BL2,
Figure kpo00058
; BL4,
Figure kpo00059
; …)의 감지증폭기(SA0,SA2,SA4,…)는 평행한 비트선쌍에 대해 수직적인 위치선에 선형적으로 정렬되어 있는 반면, 제1번째, 제3번째,…(기수번째) 비트선쌍(BL1,
Figure kpo00060
; BL3,
Figure kpo00061
; …)의 잔여 감지증폭기 (SA1,SA3,…)는 상기 위치선에 대해 평행하면서 상기 평행한 비트선쌍에 대해 직교되는 다른 위치선을 따라 선형적으로 정렬되어 결국 상기 감지증폭기(SA0,SA1,SA2,SA3,…,SAn)는 지그재그형태로 설치되어 있다. 그중 제 1군의 감지증폭기(SA0,SA2,SA4,…)는 제1활성화신호(ψS0)에 의해 일제히 활성화제어되는 반면, 제 2군의 감지증폭기(SAI,SA3,…)는 제 2활성화신호(ψS1)에 의해 일제히 활성화제어되는데, 이 경우 상기 제2활성화신호(ψS1)는 상기 제1활성화신호(ψS0)와 위상차를 갖게 되므로 제1 및 제2그룹의 감지증폭기가 모두 동시에 활성화되지는 않게 된다.
그리고 제7도에 도시된 바와 같이 평행하게 배열된 워드선(WL0,WL1,…,WLm)이 상기 비트선(BL0,BL1,…BLn)에 대해 수직적으로 연장되어 있고, 워드선(WL0,WL1,…,WLm)과 비트선(BL0,BL1,…,BLm)의 교차점에 메모리셀(M1,M2,…)이 설치되어 있다. 또한, 평행하게 배열된 더미워드선(DWL0,DWL1)이 상기 비트선(
Figure kpo00062
…,
Figure kpo00063
)에 직교되게 설치됨과 더불어 상기 더미워드선(DWL0,DWL1)과 상기 비트선(
Figure kpo00064
…,
Figure kpo00065
) 사이의 교차점에 더미메모리셀(DM1,DM2,…)이 설치되어 있다. 그리고 제7도에는 설명의 간단화만을 도모하기 위해 감지증폭기에 대해 그 좌측에 워드선(WL0,wL1,…,WLm)과 메모리셀(M1,M2,…,Mn), 우측에 더미워드선(DWL0,DWL1)과 더미셀(DM1,DM2,…)이 배치된 상태만이 도시되어 있지만, 우측에 워드선(WLm+1∼WLm+n)과 메모리셀(M1+m,M2+m,…)을 부가함과 더불어 좌측에는 그에 대응되는 더미워드선(DWL2,DWL3)과 더미셀(DM1',DM2',…)을 부가해도 좋다.
또 상기 제7도에서 메모리셀(M)과 더미셀(DM)은 비트선과 워드선 사이의 모든 교차점에는 제공되지는 않는 바, 메모리셀(M)은 교차점 매트릭스구성에서 선정되는 교번적인 교차점에만 제공되고 있다. 즉,
제 0번째 비트선(BL0)에 대해서는 그 비트선(BL0)과 제 0번째 워드선(WL0) 및 우수번째 워드선(WL2,WL4,…)으로 이루어진 선택된 워드선 사이의 교차점에만 메모리셀이 제공되고 있는 반면에 상기 비트선(BL0)과 기수번째 워드선(WL1,WL3,…) 사이의 교차점에는 메모리셀이 설치되어 있지 않다. 이와 유사하게 제 1번째 비트선(BL1)에서는 그 비트선(BL1)과 선택적인 기수번째 워드선(WL1,WL3,…) 사이의 교차점에만 메모리셀이 설치되어 있는 반면에 상기 비트선(BL1)과 우수번째 워드선(WL2,WL4,…) 사이의 교차점에는 메모리셀이 설치되지 않게 된다. 그리고 이러한 메모리셀의 설치형태는 더미셀에도 적용될 수 있어 2개의 교차점 어레이에 교번적으로 제공되어지는 바, 예컨대 더미워드선(DWL0)에 대해서는 그 더미워드선(DWL0)과 제 0번째 더미비트선(
Figure kpo00066
) 및 우수번째 더미비트선(
Figure kpo00067
,…)으로 이루어진 선택적인 더미비트선 사이의 교차점에만 더미셀이 설치되는 한편, 더미워드선(DWL1)에서는 이 더미셀워드선(DWL1)과 기수번째 더미비트선(
Figure kpo00068
,…)사이의 교차점에만 더미셀이 설치되어 있다.
이러한 메모리셀의 설치에 관한 실제 평면레이아웃이 제8도와 제9도에 도시되어 있는 바, 이 제8도와 제9도에서 도면중 참조부호 52는 dRAM의 칩기판을 나타낸다.
상기와 같이 구성된 dRAM(50)의 데이터독출시 간섭잡음제거동작에 대해 제10도를 참조해서 설명한다.
먼저, t0기간에서 외부제어신호(
Figure kpo00069
)가 로우레벨로 변경되는 경우에는 상기 실시예에 따른 dRAM(10,30)과 동일한 형태로 dRAM(50)이 데이터독출사이클로 진입하게 된다. 그 dRAM(50)의 내부에서 행어드레스가 취해지면 제7도에는 도시되어 있지 않은 행디코더가 상기 지정된 행어드레스에 따라 워드선(WLi)을 선택지정하며, 이때 대응되는 더미워드선(DWLi)도 지정되게 된다. 즉, 예컨대 메모리셀(W3)이 데이터독출동작의 대상으로 되는 경우에는 워드선(WL0)과 더미워드선(DWL0)이 선택되고, t1기간에서 워드선(WL0)과 상기 더미워드선(DWL0)상의 전압전위가 제10도에 도시된 바와 같이 로우레벨로부터 하이레벨로 변경된다. 그 결과, 선택된 메모리셀(M3)의 신호캐리어가 대응되는 비트선(BL2)상에 독출됨과 더불어 더미셀(DM3)의 신호캐리어가 더미비트선(
Figure kpo00070
)상에 독출된다.
그후, t2기간에 제1군의 감지증폭기(SA0,SA2,SA4,…)에 대한 활성화신호(ψS0)가 로우레벨로 변화되고, 이 신호레벨변화에 응다해서 선택된 비트선쌍(BL2,
Figure kpo00071
)에서의 감지증폭기(SA2)가 제1군의 잔여 중폭기와 함께 활성화되며, 이어 선택된 비트선쌍(BL2,
Figure kpo00072
)상에 나타나는 독출전압이 감지증폭기(SA2)에 의해 중폭된다. 상기 제10도에 도시된 바와 같이 활성화신호(ψS0)가 로우레벨로 변화되는 경우 다른 활성화신호(ψS1)가 계속 하이레벨로 유지되므로, 제2군의 감지증폭기(SA1,SA3,…)는 상기 선택된 메모리셀(M3)의 독출전압을 중폭하는 감지증폭기(SA2)를 포함한 제1군의 감지증폭기(SA0,SA2,SA4,…)가 활성화되는 기간동안 비활성화 또는 비동작상태로 유지된다. 따라서 메모리셀(M3)이 선택비트선쌍(BL2,
Figure kpo00073
)에서 데이터독출대상인 경우에는 상기 선택비트선쌍(BL2,
Figure kpo00074
)의 양측에 인접된 2개의 비트선쌍, 즉 비트선쌍(BL1,
Figure kpo00075
)과 비트선쌍(BL3,
Figure kpo00076
)이 제10도에 도시된 바와 같이 선충전전압(Vpc)으로 고정되고, 이러한 상태는 데이터독출이 수행되는 상기 선택비트선쌍(BL2,
Figure kpo00077
)이 인접된 2개의 비트선쌍(BLl,
Figure kpo00078
; BL3,
Figure kpo00079
)에 대해 전기적으로 분리되거나 보호되는 특정상태와 동등하게 되며, 그러한 전기적인 분리에 의해 메모리셀 데이터 독출대상으로 되는 선택비트선쌍(BL2,
Figure kpo00080
)상에 나타나게 되는 어떠한 간섭잡음도 억제시키거나 방지할 수 있게 된다.
제11도에는 상기 제7도에 도시된 dRAM(50)의 내부회로 구성의 변형예가 도시되어 있는데, 이 제11도에 도시된 dRAM(60)에 따르면 개방형 비트선쌍(BL)이 양측에는 스위칭트랜지스터(Ti ; i=0,1,…,n)를 매개해서 선충전전압(Vpc)이 접속되어 있다. 즉, 제0번째 비트선(BL0)과 우수번째 비트선(BL2,…)으로 이루어지는 제1군의 비트선은 스위칭트랜지스터(T0,T2,…)를 매개해서 선충전전압(Vpc)에 접속되어 있는 한편, 상기 스위칭트랜지스터(T0,T2,…)는 그 게이트전극에 공급되는 제어신호(ψpre0)에 응답해서 스위칭동작을 실행하게 된다. 이에 대해, 기수번개 비트선(BL1,BL3,…)으로 이루어지는 제2군의 비트선은 스위칭트랜지스터(T1,T3,…)를 매개해서 선충전전압(Vpc)에 접속되어 있는 한편, 상기 스위칭트랜지스터(T1,T3,…)는 그 게이트전극에 공급되는 다른 제어신호(ψprel)에 응답해서 스위칭동작을 수행하게 된다. 또 제0번째 비트선(
Figure kpo00081
)과 우수번째 비트선(
Figure kpo00082
,…)으로 이루어지는 제1군의 비트선은 스위칭트랜지스터(DT0,DT2,…)를 매개해서 선충전전압(Vpc)에 접속되어 있는 한편, 상기 스위칭트랜지스터(DT0,DT2,…)는 그 게이트전극에 공급되는 제어신호(ψpre0)에 응답해서 스위칭동작을 실행하게 된다. 기수번째 비트선(
Figure kpo00083
…)으로 이루어지는 제2군의 비트선은 스위칭트랜지스터(DT1,DT3,…)를 매개해서 선충전전압(Vpc)에 접속되어 있는 한편, 상기 스위칭트랜지스터(DT1,DT3,…)는 그 게이트전극에 공급되는 제어신호(ψpre1)에 응답해서 스위칭동작을 실행하게 된다.
이러한 구성에서 예컨대 메모리셀(M3)이 선택되어 데이터독출대상으로 되는 경우에는 제12도에 도시된바와 같이 t0기간에서 데이터독출사이클이 개시된 다음에 스위칭제어신호(ψpre0)는 t2기간에서 선택된 워드선(WL0,DWL0)상의 전압전위가 하이레벨로부터 로우레벨로 하강되기 이전에 t1기간에서 하이레벨대신에 로우레벨로 변환되어 유지되고, 이에 따라 스위칭트랜지스터(T0,T2,…)와 스위칭트랜지스터(DT0,DT2,…)가 일제히 비도통상태로 되어 선택된 비트선(BL2,
Figure kpo00084
)이 선충전전압(Vpc)으로부터 전기적으로 분리된다. 이러한 상태에서 다른 스위칭제어신호(ψpre1)는 지속적으로 하이레벨을 유지하게 되므로 잔여의 스위칭트랜지스터(T1,T3,… ; DT1,DT3,…)가 도통상태로 되어 상기 선택비트선(BL2,
Figure kpo00085
)의 양측에 인접된 비트선(BL1,BL1 ; BL3,BL3)과 선충전전압(Vpc) 사이의 전기적인 접속이 지속된다.
그리고 후속의 동작은 제7도에 도시된 실시예와 동일하게 이루어지게 되는 바, t기간에서 활성화신호(ψS0)가 로우레벨로 변화되는 반면 다른 활성화신호(ψS1)가 하이레벨로 유지되어 데이터감지동작이 동일하게 수행된다.
상기한 구성에 의하면, 상기 선택비트선쌍(BL2,
Figure kpo00086
)에서 메모리셀(M3)이 데이터독출대상으로 되면 상기 선택비트선쌍(BL2,
Figure kpo00087
)이 선충전전압(Vpc)으로 유지되는 소위 전기적 부유 상태로 되도록 상기 선택비트선쌍(BL2,
Figure kpo00088
)이 dRAM(60)의 전기적인 내부구성에 따른 잔여의 회로구성요소와 유효하게 분리되는 한편, 상기 선택비트선쌍(BL2,
Figure kpo00089
)은 하이임피던스 상태에서 선충전전압(Vpc)을 유지하게 된다. 이에 대해, 상기 선택비트선쌍(BL2,
Figure kpo00090
)에 인접된 2개의 상기 비트선쌍(BL,
Figure kpo00091
; BL3,
Figure kpo00092
)은 선충전전압(Vpc)에 지속적으로 접속되므로 비트선쌍(BL1,
Figure kpo00093
; BL3,
Figure kpo00094
)은 로우임피던스 상태에서 선충전전압(Vpc)을 유지하게 되고, 그 결과 상기 선택비트선쌍(BL2,
Figure kpo00095
)은 그 양측에 위치되는 인접된 비트선쌍(BL1,
Figure kpo00096
, BL3,
Figure kpo00097
)에 의해 효과적으로 보호될 수 있게 되며, 이러한 전기적인 보호에 의해 상기 선택비트선쌍(BL2,
Figure kpo00098
)에 전달되는 간섭잡음을 유효하게 방지할 수 있게 된다.
한편 상기 제7도에 도시된 dRAM(50)의 내부회로 구성은 제13도에 도시된 구성으로 변형시킬 수 있는바, 제13도에 도시된 dRAM(70)에서는 비트선(BL0,BL1,BL2,BL3,…,BLn)이 스위칭트랜지스터(T0,T1,T2,T3,…,Tn ; T)의 어레이를 매개해서 선충전전압(Vpc)에 접속됨과 더불어, 비트선(
Figure kpo00099
…,
Figure kpo00100
)이 다른 스위칭트랜지스터(DT0,DT1,DT2,DT3,…,DTn ; DT)의 어레이를 경유해서 상기 선충전전압(Vpc)에 접속되어 있고, 상기 각 스위칭트랜지스터(T,DT)의 게이트전극에는 스위칭제어신호(ψpre)가 공급되는데, 이 스위칭제어신호(ψpre ; 제14도 참조)는 상기 제12도에 도시된 스위칭제어신호(ψpre0)와 동이한 파형으로 되어 있다. 따라서 활성화신호(ψS0)의 전위레벨이 변화하는 t2시간 이전인 t1시간에서 상기 스위칭제퍼신호(ψpre)가 하이레벨로 변화되면 상기 선택비트선쌍(BL2,
Figure kpo00101
)을 포함한 모든 개방형비트선(BL,
Figure kpo00102
)이 일제히 상기 선충전전압(Vpc)으로부터 분리되는데, 이는 상기 선택비트선쌍(BL2,
Figure kpo00103
)에서 감지증폭동작이 실시되면 인접된 2개의 비트선쌍(BL1,
Figure kpo00104
,BL3,
Figure kpo00105
)이 선충전전압(Vpc ; 로우임퍼던스상태)으로 유지된다. 따라서 이러한 회로구성에 의하면, 상기 선택비트선쌍(BL2,
Figure kpo00106
)에 전달되는 간섭잡음을 억제 또는 방지할 수 있게 된다.
제15도는 본 발명의 또 다른 실시예에 따른 반도체장치로서 도면의 참조부호 80으로 표기된 접혀 겹쳐진 형태의 dRAM을 나타낸 도면이다. 비트선쌍(BLi,
Figure kpo00107
)은 그 일단이 접혀 겹쳐진 헝태로 상호 평행하게 배열되어 있으면서, 그 중 평행한 비트선쌍(BL0,
Figure kpo00108
)의 일측에는 활성화신호(ψS0)에 응답하는 다이나믹 감지증폭기(SA0)가 접속되어 있고, 상기 비트선(BL0,
Figure kpo00109
) 사이에는 비트선(BL1)이 포함된 인접된 비트선쌍이 위치되는데, 이 인접된 접혀 겹쳐진 비트선(BL1,
Figure kpo00110
)은 제15도에 도시된 바와 같이 상기 비트선(
Figure kpo00111
)을 사이에 두고서 배열되어 있다. 그리고 상기 인접된 비트선(BL1,
Figure kpo00112
)의 일단에는 감지증폭기(SA1)가 접속되어 있는데, 이 감지증폭기(SA1)는 상기 감지증폭기(SA0)의 반대쪽에 위치되어 활성화신호(ψS1)에 응답해서 동작하게 된다. 또한 상기 접혀 겹쳐진 형태의 비트선(BL,
Figure kpo00113
)에는 평행한 워드선(WL0,WL1,WL2,WL3,…)이 직교하는 방향으로 배열되어 있고, 상기 비트선(BL,
Figure kpo00114
)과 워드선(W1) 사이의 교차점에는 제15도에 도시된 바와 같은 형태로 메모리셀(M1,M2,M3,M4,…)이 설치되어 있다.
이러한 구성으로 되어 있는 dRAM(80)에서 특정메모리셀 예컨대 메모리셀(M2)이 데이터독출대상으로 선택되는 경우 그 선택된 비트선쌍(BL1,
Figure kpo00115
)에 접속된 감지증폭기(SA1)는 상기 활성화신호(ψS1)가 하이레벨에서 로우레벨로 변화됨에 따라 동작상태로 되어 감지동작을 개시하고, 이때 비선택 비트선쌍(BL0,
Figure kpo00116
)에 접속된 다른 감지증폭기(SA0)는 활성화신호(ψS0)가 하이레벨로 유지되므로 비동작상태로 된다.
이러한 구성에 의하면 상기 선택비트선(BL1)을 사이에 두고 상호 대향되는 비선택 접혀 겹쳐진 비트선(BL0,
Figure kpo00117
)상의 전압전위는 선충전전압(Vpc)으로 유지되므로 상기 인접된 비트선(BL0,
Figure kpo00118
)으로부터 독출데이터감지동작이 수행되는 상기 선택비트선쌍(BL1,
Figure kpo00119
)에 인가되는 어떠한 간섭잡음도 억제할 수 있게된다.
제16도는 본 발명의 또 다른 실시예에 따른 반도체기억장치로서 도면의 참조부호 90으로 표기된 개방비트선형 dRAM의 변형예를 나타낸 도면이다. 이 제16도에 도시된 바와 같이 비트선(BL,
Figure kpo00120
)과 워드선(WL)사이의 교차점에 제공된 메모리셀의 위치배열은 상기 제7도와 제11도 및 제13도에 도시된 dRAM의 메모리셀 위치배열과 동일하게 되어 있다. 그리고 이 제16도에 도시된 dRAM(90)에서는 감지증폭기(SAi ; i=1,2,…)가 2개의 인접된 개방향 비트선쌍에 대해 공통으로 제공되고 있는 바, 즉 감지증폭기(SA1)는 비트선쌍(BL0,
Figure kpo00121
)과 비트선쌍(BL1,
Figure kpo00122
)에 대해 공통으로 제공되어 있고, 이와 유사하게 감지증폭기(SA2)는 비트선쌍(BL2,
Figure kpo00123
)과 비트선쌍(BL3,
Figure kpo00124
)에 대해 공통으로 제공되어 있다.
또 상기 공통의 감지증폭기(SA1)가 2개의 비트선쌍중 어느 하나의 비트선쌍에 선택적으로 접속될 수 있도록 하는 게이트회로가 제공되어 있는 바, 이 게이트회로는 제16도에 도시된 바와 같이 스위칭 트랜지스터(T1,T2,…,T8)를 포함해서 구성되어 있다. 또한 비트선(BL0,
Figure kpo00125
)이 상기 스위칭트랜지스터(T1,T2)를 경유해서 감지증폭기(SA1)에 접속됨과 더불어 비트선(BL1,
Figure kpo00126
)이 스위칭트랜지스터(T3,T74)를 경유해서 상기 감지증폭기(SA1)에 접속되어 있고, 이와 유사하게 비트선(BL2,
Figure kpo00127
)이 스위칭트랜지스터(T5,T6)를 경유해서 감지증폭기(SA2)에 접속됨과 더불어, 비트선(BL3,
Figure kpo00128
)이 스위칭트랜지스터(T7,T8)를 경유해서 상기 감지증폭기(SA2)에 접속되어 있다. 여기서 상기 스위칭트랜지스터(T1,T2,T5,T6)는 그 게이트전극에 인가되는 스위칭제어신호(ψ0)에 응답해서 스위칭동작을 수행하는 한편 스위칭트랜지스터(T3,T4,TT,T8)는 그 게이트전극에 인가되는 다른 스위칭제어신호(11)에 응답해서 일제히 스위칭동작을 수행하게 되고, 상기 감지증폭기(SA1)에 대해서는 스위칭트랜지스터(T1,T2)와 스위칭트랜지스터(T3,T4)가 택일적으로 도통상태로 되므로 상기 비트선쌍(BL0,
Figure kpo00129
)가 그에 인접된 비트선쌍(BLl,
Figure kpo00130
)이 상기 감지증폭기(SA1)에 택일적으로 접속될 수 있게 된다.
그리고 제17도에 도시된 바와 같이 tl기간에 외부적으로 공급되는 제어신호(RAS)가 로우레벨로 변화되는 경우 dRAM(90)이 독출사이클로 설정된다. 예컨대 워드선(WL0)과 더미워드선(DWL0)이 선택되어 이 워드선(WL0)과 더미워드선(DWL0)상의 전압전위가 로우레벨에서 하이레벨로 변화되며, 상기 비트선(BL0,BL2,…)과 더미비트선(
Figure kpo00131
,
Figure kpo00132
,…)상에 셀기억데이터가 독출된다. 이때 제어신호(11)가 하이레벨 대신에 로우레벨로 변환되고 제어신호(10)는 하이레벨로 유지되므로, 선택된 비트선쌍(BL0,
Figure kpo00133
, BL2,
Figure kpo00134
; …)만이 상기 감지증폭기(SA1,SA2,…)에 접속되는 반면에 잔여의 비선택 비트선쌍(BL1,
Figure kpo00135
; BL3,
Figure kpo00136
: …)은 상기 감지증폭기(SA1,SA2,…)에 대해 전기적으로 비접속되는데, 이는 선택된 비트선쌍(BL0,
Figure kpo00137
;
Figure kpo00138
; …)에 대해 데이터의 감지동작이 수행되는 동안 비선택비트선쌍(BL1,BL1 ; BL3,BL3 ,…)이 제17도에 도시된 바와 같이 강제적으로 전기직인 부유상태로 설정되어 선충전전압(Vpc)으로 유지되므로 그들 사이의 결합캐패시턴스에 의해 상기 선택된 비트선쌍에 대해 비선택비트선쌍으로부터 전달되는 간섭잡음을 억제시키거나 제거할 수 있게 된다.
한편 특허청구의 범위의 각 구성요소에 병기한 도면에 대응하는 참조부호는 본 발명의 이해를 용이하게 하기 위한 것일 뿐, 발명의 기술적 범위를 도면에 나타낸 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면 결합캐패시턴스에 의해 발생되는 간섭잡음의 영향을 유효하게 억제시키거나 제거할 수 있게 되어 고속동작이 가능하면서 데이터독출동작의 신뢰도를 향상시킬 수 있게 된다.

Claims (16)

  1. 상호 평행하게 배열된 다수의 데이터전송선(BL,
    Figure kpo00139
    ; 비트선)과, 이 데이터전송선(BL,
    Figure kpo00140
    )에 절연적으로 교차되면서 평행하게 배열된 다수의 워드선(W), 상기 데이터전송선(BL,
    Figure kpo00141
    )과 상기 워드선(W) 사이의 교차점에 설치되는 메모리셀(M) 및, 상기 데이터전송선쌍(BL,
    Figure kpo00142
    )에 접속되어 있으면서 활성화신호를 수신함과 더불어 이 활성화신호에 응답해서 동작하여 상기 데이터전송선(BL,
    Figure kpo00143
    )의 제1 및 제2데이터전송선(BL,
    Figure kpo00144
    ) 사이의 전압차를 감지하는 감지증폭기(SA)로 구성되고, 상기 데이터전송선쌍(BL,
    Figure kpo00145
    )중 제1데이터전송선(BL)에는 상기 워드선(W)중에서 선택된 특정워드선에 접속되어 있는 선택메모레셀로부터 독출되는 데이터전압이 공급되는 반면, 제2데이터전송선(
    Figure kpo00146
    )에는 기준전압이 공급되는 반도체장치에 있어서, 상기 특정워드선이 선택된 다음 상기 감지증폭기(SA)가 활성화되기 이전의 소정시간동안 상기 제1데이터전송선(BL)을 인접된 데이터전송선에 대해 전기적으로 무관하게 함으로써 상기 선택데이터전송선과 인접되는 데이터선쌍 사이에 존재하는 결합캐패시턴스에 의해 발생되어 상기 인접된 데이터전송선쌍으로부터 그 선택데이터전송선에 전달되는 간섭잡음을 억제하도록 된 잡음제거회로(EQ,22,24; Q15,Q16,Q1T,32; T)가 구비되어 구성된 것을 특징으로 하는 간섭잡음제거회로를 갖춘 반도체기억장치.
  2. 제1항에 있어서, 상기 데이터전송선(BL,
    Figure kpo00147
    )은 접혀 겹쳐진 형(folded type)으로 구성되고, 상기 간섭잡음제거회로는 상기 선택된 데이터전송선쌍(BL,
    Figure kpo00148
    )중 제2데이터전송선(
    Figure kpo00149
    )을 로우임퍼던스상태로 설정하도록 된 것을 특징으로 하는 간섭잡음제거회로를 갖춘 반도체기억장치.
  3. 제2항에 있어서, 상기 간섭잡음제거회로(EQ,22,24 ; Q14,Q1,Q17,32)는 상기 제2데이터전송선(
    Figure kpo00150
    )을 선충전전압(Vpc)으로 고정시키도록 된 것을 특징으로 하는 간섭잡음제거회로를 갖춘 반도체기억장치.
  4. 제1항에 있어서, 상기 데이터전송선쌍(BL,
    Figure kpo00151
    )은 개방향(open type) 구성으로 되어 있고, 상기 간섭잡음제거회로(T)는 상기 선택된 데이터전송쌍(BL2,
    Figure kpo00152
    )에 인접된 2개의 데이터전송선쌍(BL1,
    Figure kpo00153
    , BL3,
    Figure kpo00154
    )을 전기적으로 무관하게 유지시키도록 된 것을 특징으로 하는 간섭잡음제거회로를 갖춘 반도체기억장치.
  5. 제4항에 있어서, 상기 간섭잡음제거회로(T)는 2쌍의 인접된 데이터전송선(BL1,
    Figure kpo00155
    , BL3,
    Figure kpo00156
    )을 전기적으로 분리된 상태로 설정해주도록 된 것을 특징으로 하는 간섭잡음제거회로를 갖춘 반도체기억장치.
  6. 제4항에 있어서, 상기 간섭잡음제거회로(T)는 상기 2쌍의 인접된 데이터전송선(BL1,
    Figure kpo00157
    ; BL3,
    Figure kpo00158
    )을 선충전전압(Vpc)으로 설정해 주도록 된 것을 특징으로 하는 간섭잡음제거회로를 갖춘 반도체기억장치.
  7. 제1항에 있어서, 상기 데이터전송선(BL,
    Figure kpo00159
    )은 2쌍의 인접된 데이터전송선마다 상호 엇갈리는 접혀 겹쳐진 형태(제15도)로 구성되고, 상기 간섭잡음제거회로는 상호 대향되는 2개의 데이터전송선(BL0,
    Figure kpo00160
    )을 갖춘 특정한 인접데이터전송선쌍을 상기 선택데이터전송선쌍(BL,)의 제1데이터전송선에 대해 전기적으로 무관하게 만들어 주도록 된 것을 특징으로 하는 간섭잡음제거회로를 갖춘 반도체기억장치.
  8. 제7항에 있어서, 상기 간섭잡음제거회로는 상기 특정한 인접데이터전송선쌍을 구성하는 2개의 데이터전송선(BL0,
    Figure kpo00162
    )을 전기적으로 분리된 상태로 설정해주도록 된 것을 특징으로 하는 간섭잡음제거회로를 갖춘 반도체기억장치.
  9. 제7항에 있어서, 상기 간섭잡음제거회로는 상기 특정한 인접데이터전송쌍을 구성하는 2개의 데이터전송선(BL0,
    Figure kpo00163
    )을 선충전전압(Vpc)으로 설정해주도록 된 것을 특징으로 하는 간섭잡음제거회로를 갖춘 반도체기억장치.
  10. 제1비트선(HL)과 제2비트선(
    Figure kpo00164
    )을 갖추고서 순차적으로 배열된 접혀 겹쳐진 형태의 다수의 비트선쌍(BL,
    Figure kpo00165
    )과, 상기 비트선쌍(BL,
    Figure kpo00166
    )에 절연적으로 교차되게 설치되는 제1 및 제2워드선(WL,DWL), 상기 제1비트선(BL)과 제1워드선(WL) 사이의 교차점에 배열된 메모리셀(M), 상기 제2비트선(BL)과 상기 제2워드선(DWL) 사이의 교차점에 배열된 더미셀(DM) 및, 상기 비트선쌍(BL,
    Figure kpo00167
    )에 접속되도록 설치된 감지증폭기(SA)가 포함되어 구성된 다이나믹 RAM에 있어서, 선택워드선(WL)과 선택비트선쌍중 제1비트선(BL0)에 접속된 메모리셀(M1)이 데이터독출대상으로 선택되는 경우 상기 선택워드선(WL)이 지정된 다음 상기 선택비트선쌍(BL0,)에 접속된 감지증폭기(SA1)가 활성화되기 이전의 소정시간간격(τ)에서 상기 선택비트선쌍의 제2비트선(
    Figure kpo00168
    )을 로우임피던스 상태로 설정해서 상기 선택비트선쌍(BL0,
    Figure kpo00169
    )에 인접된 비트선쌍(BL1,
    Figure kpo00170
    )으로부터 그 선택비트선쌍(BL0,
    Figure kpo00171
    )에 전달되는 간섭잡음을 제거하는 전압제어수단(EQ,22,24)이 구비되어 구성된 것을 특징으로 하는 간섭잡음제거회로를 갖춘 dRAM.
  11. 제10항에 있어서, 상기 전압제어수단(EQ,22,24)에는 상기 선택비트선쌍중 제2비트선(
    Figure kpo00172
    )을 일정전압(Vpc,Vdc)에 선택적으로 접속시키는 스위칭수단(Q8,Q11,Q14 ; Q15,Q16,Q17)이 구비된 것을 특징으로하는 간섭잡음제거회로를 갖춘 dRAM.
  12. 제1비트선(BL)과 제2비트선(
    Figure kpo00173
    )을 갖추고 있으므로 순차적으로 배열된 다수의 비트선쌍(BL,
    Figure kpo00174
    )과, 상기 비트선쌍(BL,
    Figure kpo00175
    )에 절연적으로 교차되게 배열된 제1 및 제2워드선(WL,DWL), 상기 제1비트선(BL)과 상기 제1워드선(WL) 사이의 교차점에 배치된 메모리셀(M), 상기 제2비트선(
    Figure kpo00176
    )과 상기 제2워드선(DWL)사이의 교차점에 배치된 더미셀(DM) 및, 상기 비트선쌍(BL,
    Figure kpo00177
    )에 접속되는 감지증폭기(SA)를 구비하여 구성된 dRAM에 있어서, 선택비트선쌍중 제1비트선(BL2)과 선택워드선(WL)에 접속된 선택메모리셀(M3)이 데이터독출대상으로 선택되는 경우 상기 선택된 제1비트선(BL2)의 양측에 인접되는 인접비트선(BL1,BL3)을 전기적으로 분리시키거나 소정 전압전위로 인접시킴으로써 상기 인접된 비트선(BL1,BL3)으로부터 상기 선택비트선(BL2)에 전달되는 간섭잡음을 제거하는 전압제어수단(EQ,22,24)이 구비되어 구성된 것을 특징으로 하는 간섭잡음제거회로를 갖춘 dRAM.
  13. 제12항에 있어서, 상기 전압제어수단은 상기 인접비트선(BL1,BL3)에 접속된 감지증폭기(SA1,SA3)를 비동작상태로 만들어 주도록 된 것을 특징으로 하는 간섭잡음제거회로를 갖춘 dRAM.
  14. 제13항에 있어서, 상기 전압제어수단은 상기 인접비트선(BL1,BL3)을 선충전전압(Vpc)으로 설정해주도록 된 것을 특징으로 하는 간섭잡음제거회로를 갖춘 dRAM.
  15. 제14항에 있어서, 상기 전압제어수단은 상기 선택워드선(WL)이 지정되기 이전에 선택비트선쌍을 선충전전압(Vpc)으로부터 분리시키는 스위칭트랜지스터(T1,T3,DT1,DT3 ; 제11도)가 포함되어 구성된 것을 특징으로 하는 간섭잡음제거회로를 갖춘 dRAM.
  16. 제14항에 있어서, 상기 전압제어수단은 상기 선택워드선(WL)이 지정되기 이전에 상기 선택비트선쌍과 상기 인접비트선(BL1,BL3)을 포함하는 제1 및 제2비트선을 모두 선충전전압(Vpc)으로부터 분리시키는 스위칭트랜지스터 (T,DT)가 포함되어 구성된 것을 특징으로 하는 간섭잡음제거회로를 갖춘 dRAM.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930006620B1 (ko) * 1990-11-06 1993-07-21 재단법인 한국전자통신연구소 저잡음 특성을 갖는 다이내믹 램
JP2719237B2 (ja) * 1990-12-20 1998-02-25 シャープ株式会社 ダイナミック型半導体記憶装置
JP2829134B2 (ja) * 1990-12-27 1998-11-25 株式会社東芝 半導体記憶装置
IT1246754B (it) * 1990-12-28 1994-11-26 Sgs Thomson Microelectronics Circuito di lettura di celle eprom
US5570317A (en) * 1994-07-19 1996-10-29 Intel Corporation Memory circuit with stress circuitry for detecting defects
US5835436A (en) 1995-07-03 1998-11-10 Mitsubishi Denki Kabushiki Kaisha Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed
US5835421A (en) * 1995-11-13 1998-11-10 Texas Instruments Incorporated Method and apparatus for reducing failures due to bit line coupling and reducing power consumption in a memory
US5765214A (en) * 1996-04-22 1998-06-09 Cypress Semiconductor Corporation Memory access method and apparatus and multi-plane memory device with prefetch
KR100265574B1 (ko) * 1996-06-29 2000-09-15 김영환 반도체 메모리장치의 감지증폭기
JP3291206B2 (ja) * 1996-09-17 2002-06-10 富士通株式会社 半導体記憶装置
US5710738A (en) * 1996-12-17 1998-01-20 Powerchip Semiconductor Corp. Low power dynamic random access memory
GB2338808B (en) * 1998-06-23 2002-02-27 Mitel Semiconductor Ltd Semiconductor memories
US6252814B1 (en) * 1999-04-29 2001-06-26 International Business Machines Corp. Dummy wordline circuitry
JP4629249B2 (ja) * 2001-02-27 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその情報読み出し方法
JP2003257180A (ja) * 2002-03-04 2003-09-12 Nec Electronics Corp ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）及びその動作方法
KR100604890B1 (ko) * 2004-07-22 2006-07-28 삼성전자주식회사 단위 ｓｒａｍ들 단위로 초기화할 수 있는 반도체 장치
JP2006190732A (ja) * 2005-01-04 2006-07-20 Toshiba Corp 自動設計方法及び半導体集積回路
TWI283872B (en) * 2005-04-06 2007-07-11 Winbond Electronics Corp Equalizer and method thereof and memory device
WO2007029333A1 (ja) 2005-09-09 2007-03-15 Fujitsu Limited 半導体集積回路
KR100838363B1 (ko) * 2005-10-20 2008-06-13 주식회사 하이닉스반도체 센스앰프 회로
DE102005050811B3 (de) * 2005-10-24 2007-02-15 Infineon Technologies Ag DRAM-Halbleiterspeichervorrichtung mit erhöhter Lesegenauigkeit
US7679967B2 (en) * 2007-12-21 2010-03-16 Spansion Llc Controlling AC disturbance while programming
US7920434B2 (en) * 2008-08-27 2011-04-05 International Business Machines Corporation Memory sensing method and apparatus
JP2012018718A (ja) * 2010-07-07 2012-01-26 Toshiba Corp 半導体記憶装置
JP5878925B2 (ja) * 2011-07-06 2016-03-08 パナソニック株式会社 半導体記憶装置
US9236102B2 (en) 2012-10-12 2016-01-12 Micron Technology, Inc. Apparatuses, circuits, and methods for biasing signal lines
US9042190B2 (en) * 2013-02-25 2015-05-26 Micron Technology, Inc. Apparatuses, sense circuits, and methods for compensating for a wordline voltage increase
US9672875B2 (en) 2014-01-27 2017-06-06 Micron Technology, Inc. Methods and apparatuses for providing a program voltage responsive to a voltage determination
JP6353668B2 (ja) 2014-03-03 2018-07-04 ルネサスエレクトロニクス株式会社 半導体記憶装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6027113B2 (ja) * 1980-02-13 1985-06-27 日本電気株式会社 プリチャ−ジ装置
JPS57208691A (en) * 1981-06-15 1982-12-21 Mitsubishi Electric Corp Semiconductor memory
US4667311A (en) * 1984-02-07 1987-05-19 Visic, Inc. Dynamic ram with reduced substrate noise and equal access and cycle time
JPH0770217B2 (ja) * 1986-08-05 1995-07-31 三菱電機株式会社 半導体記憶装置
JPS63104296A (ja) * 1986-10-21 1988-05-09 Nec Corp 半導体記憶装置
JPH01130392A (ja) * 1987-11-17 1989-05-23 Mitsubishi Electric Corp ダイナミック型ランダムアクセスメモリ装置

Also Published As

Publication number Publication date
DE3932442A1 (de) 1990-03-29
DE3932442C2 (de) 1994-11-03
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US5062079A (en) 1991-10-29

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