JPH01130392A - ダイナミック型ランダムアクセスメモリ装置 - Google Patents

ダイナミック型ランダムアクセスメモリ装置

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JPH01130392A
JPH01130392A JP62291318A JP29131887A JPH01130392A JP H01130392 A JPH01130392 A JP H01130392A JP 62291318 A JP62291318 A JP 62291318A JP 29131887 A JP29131887 A JP 29131887A JP H01130392 A JPH01130392 A JP H01130392A
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JP
Japan
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bit line
bit
memory cell
lines
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JP62291318A
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Ryoji Fukuhama
亮二 福濱
Hideji Miyatake
秀司 宮武
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ こめ発明は半導体基板上のダイナミック型ランダムアク
セスメモリ（ＤＲＡＭ）装置に関し、特に、ビット線間
の容量結合によるセンスマージンの損失の軽減に関する
ものである。
［従来の技術］ 第６図を参照して、従来のＤＲＡＭ装置の一部を図解す
る回路図が示されている。この図において、メモリキャ
パシタ４１〜５６はそれぞれ対応するトランスファ電界
効果トランジスタ（ＦＥＴ）２１〜３６゛とともにメモ
リセルのアレイを構成している。半導体基板上で互いに
隣り合うビット線のペアＢＬ、、ＢＬ、、ＢＬ２．ＢＬ
２　、ＢＬ、。
ＩＴτ、ＢＬ、、ＢＬ−は、ワードラインＷＬＯ。
ＷＬ、、ＷＬ２．ＷＬ、によって選択されたメモリセル
から読出しかつそこへ書込むために、それぞれのセンス
アンプ１，２，３．４に接続されている。センスアンプ
は信号線Ｓによって活性化される。ビット線ペアは、Ｆ
ＥＴ１１〜１８を介して信号線ＥＱによってイコライズ
され得る。そのイコライジングの間、各ビット線にｖｃ
ｃ／２の電圧が信号線Ｖａｔによって与えられる。
第７図を参照して、第６図のＤＲＡＭ装置における信号
線上の信号波形図が示されている。ビット線ペアのうち
接地（ＧＮＤ）電位にあった一方の線とＶＣＣにあった
他方の線は、イコライジング信号ＥＱが高（Ｈ）レベル
の間にイコライズされ、かつ信号線ｖＢＬによって確実
にＶｃｃ／２の電位にされる。イコライジング信号ＥＱ
が低（Ｌ）レベルになった後に、選択されたワード線Ｗ
Ｌ、がＨレベルとなれば、メモリキャパシタ４１．４２
．４３．４４にストアされているデータがそれぞれビッ
ト線ＢＬ、、ＢＬ２．ＢＬ、、ＢＬ４を介して読出され
る。このとき、ビット線間の容量結合が無視できる場合
には、ビット線ＢＬ−，（ｎは整数）は第７図の破線で
示された電位となる。しかし、実際のＤＲＡＭ装置にお
いては、ビット線の寄生容量のうち線間容量が大きな割
合を占めるので、隣りのビット線ＢＬｒ１．．の低い読
出電圧の影響によって、ＢＬ、は第７図の対応する実線
で示されているように破線より少し低い電位となり、ビ
ット線ＢＬ、とＢＬ、間の電位差であるセンスマージン
の損失を生じる。
その後、センスアンプを活性化する信号ＳがＨレベルに
なり、センスアンプ１，２，３．４は低レベル側のビッ
ト線ＢＬ、、ＢＬ２．ＢＬ、、ＢＬ、をＧＮＤｍ位にし
、高レベル側のビット線１０．１１可、百１τ、１１：
をｖｏ。電位に増幅する。そして、各ビット線ペアに属
するメモリセルのデータが入出力（Ｉ　１０）線（図示
せず）によって外部に読出される。選択されたワード線
ＷＬｏがＬレベルに戻る前に、再びデータがＧＮＤレベ
ルでメモリキャパシタ４１．４２．４３゜４４に書込ま
れ、そしてセンスアンプ活性化信号がＬレベルに戻され
る。
その後、イコライジング信号ＥＱがＨレベルとなり、ビ
ット線ペアのうちＧＮＤ電位にあった一方の線とＶＣＣ
電位にあった他方の線がイコライズされて、信号線ｖａ
Ｌによって確実にｖｃＣ／２電位にされる。
上述のようにして、従来のＤＲＡＭ装置の読出動作やリ
フレッシュ動作が行なわれる。
［発明が解決しようとする問題点］ ＤＲＡＭＤＲＡＭ装置は年々高まっており、それにつれ
てビット線の間隔はますます狭くなってきている。ビッ
ト線の間隔が狭くなれば一部ビット線間の容量結合が増
大し、センスマージンの損失を生じてソフトエラー率の
増大をもたらすなどの問題があった。
上述のような先行技術における問題に鑑み、本発明の目
的は、ビット線間の容量結合によるセンスマージンの損
失を軽減することができるＤＲＡＭ装置を提供すること
である。
［問題点を解決するための手段］ 本発明の１つの態様によれば、半導体基板の一主面上に
形成されたダイナミック型ランダムアクセスメモリ装置
は、複数のメモリセルのアレイと、そのメモリセルから
読出しかつそこへ書込むために互いにほぼ平行に配置さ
れた複数のビット線と、複数のセンスアンプとを備え、
そのセンスアンプの各々には隣り合うビット線の１つの
ペアが入力として接続されており、メモリ装置はさらに
、１つおきのビット線ペアに属するメモリセルを選択す
るための複数のワード線と、ワード線によって選択され
たメモリセルをセンスするためにその選択されたメモリ
セルが属するビット線ペアが入力されるセンスアンプを
選択的に活性化させる手段を備えている。
本発明のもう１つの態様によれば、半導体基板の一主面
上に形成されたダイナミック型ランダムアクセスメモリ
装置は、複数のメモリセルのアレイと、そのメモリセル
から読出しかつそこへ書込むために互いにほぼ平行に配
置された複数のビット線と、複数のセンスアンプとを備
え、そのセンスアンプの各々には１つおきの２本のビッ
ト線からなる１つのペアが入力として接続されており、
メモリ装置はさらに、１つおきのビット線ペアに属する
メ、そりセルを選択するための複数のワード線と、ワー
ド線によって選択されたメモリセルをセンスするために
その選択されたメモリセルが属するビット線ペアが入力
されるセンスアンプを選択的に活性化させる手段を備え
ている。−［作用］ 本発明によるＤＲＡＭ装置においては、読出しまたは書
込みするために選択されたメモリセルが属するビット線
の両隣りのビット線のうち、少なくとも片方のビット線
に属するセルは同時に選択されることがない。したがっ
て、隣り合うビット線ｆＬ’Ｊの容量結合によるセンス
マージンの損失を軽減することができる。
〔発明の実施例〕
第１図を参照して、本発明の一実施例によるＤＲＡＭ装
置の一部を図解する回路図が示されている。この図にお
いて、メモリキャパシタ１０１〜１１６はそれぞれ対応
するトランスファＦＥＴ８１〜９６とともにメモリセル
のアレイを構成している。半導体基板上で互いに隣接す
るビット線のペアＢＬ、、ＢＬゴ；ＢＬ２．ＢＬ、ＢＬ
、。
Ｂ　Ｌ　ｓ　　：　Ｂ　Ｌ４　、　　Ｂ　Ｌ４は、ワー
ド線ＷＬ、Ｏ。
ｗｔ、ｏ　、、ＷＬ、Ｏ、ＷＬ、、、ＷＬ２　ｏ　、Ｗ
Ｌ２、、ＷＬ３ｏ、ＷＬ、、によって選択されたメモリ
セルから読出しかつ書込むために、それぞれのセンスア
ンプ６１，６２，６３．６４に接続されている。ワード
線の各々は、１つおきのビット線ペアに属するメモリセ
ルを選択する。それに対応して、１つおきのビット線ペ
アをセンスするために、センスアンプ６１．６３はセン
スアンプ活性化信号線Ｓｏによって活性化され、他方、
センスアンプ６２．６４は別個のセンスアンプ活性化信
号線Ｓ、によって活性化される。また、１つおきのビッ
ト線ペアＢＬ、、ＢＬ、、ＢＬ、、ｉＬ７はｐＥ’ｒ７
１，７２，７５．７６を介してイコライジング信号線Ｅ
Ｑｏによってイコライズされ、信号線ＶＢＬによって確
実にＶｃｃ／２電位にされる。他方のビット線ペアＢＬ
２．ＢＬ、ｉＢＬ、、ＢＬ、はＦＥＴ７３，７４，７７
．７８を介して別個のイコライジング信号線Ｅ　Ｑ　＋
によってイコライズされ、信号線ｖａＬによって確実に
Ｖｃｃ／２ｍ位にされ得る。１つおきのビット線ペアに
属するメモリセルがワード線によって選択されて読出し
または書込みされる場合、残りのビット線ペアは信号線
ｖＢＬによって一定電位ｖｃｅ／２に維持される。
第２図を参照して、第１図のＤＲＡＭ装置における信号
線上の信号波形図が示されている。イコライジング信号
線ＥＱｏとＥ　Ｑ　＋の両方がＨレベルのとき、すべて
のビット線が信号線ｖａＬによってＶｃｃ／２電位に維
持されている。たとえばワード線ＷＬ、、が選択される
場合、イコライジング信号線ＥＱｏがＬレベルとなって
ＦＥＴ７１゜７２，７５．７６がオフ状態となり、１つ
おきのビット線ペアＢＬ、、ＢＬ、、ＢＬ２．ＢＬ２が
信号ｆｉ！Ｖａｔから電気的に分離される。一方、イコ
ライジング信号線ＥＱＩはＨレベルのままであってＦＥ
Ｔ７３，７４，７７．７８はオン状態のままであり、セ
ンスアンプ活性化信号ＳｌはＬレベルであるので、残り
のビット線ペアＢＬ２．Ｂｒ２　；　Ｂ　Ｌ　４　＋　
　ＢＩＴは信号線Ｖａ　Ｌ　ｌ：ヨッテＶｃｃ／２電位
に維持されたままである。このような状態においてワー
ド線ＷＬｏ　、がＨレベルとなり、メモリキャパシタ１
０１と１０３にストアされているデータがそれぞれビッ
ト線ＢＬ、とＢＬ、に続出される。このとき残りのビッ
ト線ペアＢＬ２．ＢＬ、、ＢＬ、、ＢＬ、　がＶ、、／
２の一定電位に維持されているので、ビット線間の容量
結合によるセンスマージンの損失が軽減される。
その後、センスアンプ活性化信号線Ｓ１はＬレベルに維
持されてセンスアンプ６２．６４は休止状態にあるが、
センスアンプ活性化信号線ＳｏがＨレベルとなってセン
スアンプ６１．６２が活性化される。したがって、これ
らの活性化されたセンスアンプ６１．６２は、たとえば
低レベル側のビット線ＢＬ、、ＢＬ、をＧＮＤ電位にし
、高レベル側のビット線百り、、ＢＬ、をＶＣＣ電位に
増幅する。そして、ビット線ペアＢＬ、、百Ｔ了；ＢＬ
、、ＢＬ、に属するメモ°リセルのデータが■１０線（
図示せず）によって外部に読出される。
選択されたワード線ＷＬ、ｏがＬレベルに戻る前に、再
びデータがＧＮＤレベルでメモリキャパシタ１０１，１
０３に書込まれ、そしてセンスアンプ活性化信号線Ｓｏ
がＬレベルに戻る。次に、イコライジング信号線ＥＱｏ
がＨレベルに戻ってビット線ペアＢＬ＋　、ＢＬｌ　　
；ＢＬ３．ＢＬｓがイコライズされ、信号線ＶａＬによ
ってｖｃｃ／２の電位にされる。そして、このＤＲＡＭ
装置は次のメモリサイクルに備える。
以上のようにして、１つおきのビット線ペアに属するメ
モリセルだけから読出しかつそこへ書込むことができる
。
第３図は、第１図のＤＲＡＭ装置が実現化された半導体
基板上の例示的なパターンの一部を示している。この図
において、第１図と同一符号は対応する部分を表わして
いる。たとえばポリシリコンのビット線（ＢＬ、、Ｂゴ
乙、・・・）は、黒い長方形で表わされたコンタクトホ
ールを介してトランスファＦＥＴ　（８１，８２，・・
・）のドレインに接続されている。スマッジング（点々
による陰影付け）された領域はトランスファＦＥＴのゲ
ート電極であり、たとえばポリシリコンで形成される。
たとえばアルミニウムのワード線（ＷＬｏ　ｏ　、Ｗ　
−ＬＯ１＋　・・・）は小さな黒い正方形で表わされた
コンタクトホールを介してトランスファＦＥＴのゲート
電極に接続されている。明らかに見られるように、各ワ
ード線は、１つおきのビット線ペアに属するメモリセル
のトランスファＦＥＴのゲート電極に接続されている。
第４図を参照して、本発明のもう１つの実施例によるＤ
ＲＡＭ装置の一部を図解する回路図が示されている。こ
のＤＲＡＭ装置は第１図の装置と類似しているが、イコ
ライジング信号１！ＥＱｏ。
ＥＱｌが従来装置と同じ単一のイコライジング信号線Ｅ
Ｑに置き換えられている。すなわち、第４図の装置にお
いては、１つおきのビット線ペアが活性状態にあってセ
ンスアンプによってセンスされているとき、残りのビッ
ト線ペアは電気的にフローティング状態にある。
第１図の装置では、１つおきのビット線ペアが活性化さ
れてセンスアンプによって読出しされているとき、残り
のビット線ペアは信号線ＶＢＬに接続されてＶｃ　ｃ　
／　２電位に固定されている。したがって、活性化され
ているビット線のトータル寄生容量は、そのビット線自
身の容量と、隣りのビット線との結合容量との和である
。これに対して、第４図の装置においては、活性状態の
ビット線ペアの隣りのビット線は電気的に７０−ティン
グ状態にあるので、活性ビット線のトータル寄生容量は
、そのビット線自身の容量と、結合容量を介した隣りの
ビット線自身の容量との和である。
すなわち、結合容量と隣りのビット線自身の容量が直列
に接続されるので、活性ビット線のトータル寄生容量が
第１図の装置より小さくなり、センスマージンの損失を
一層軽減することができる。
第５図ｉ参照して、本発明のさらにもう１つの実施例の
よるＤＲＡＭ装置の一部を図解する回路図が示されてい
る。このＤＲＡＭ′装置は第４図の装置と類似している
が１．ビット線がＢＬ、、ＢＬ２、ＢＬＩ　＊　　ＢＬ
２＋　　Ｂｔ、、ＢＬ４　＊　　ＢＬ３＋１１７の順に
配列されている。すなわち、ビット線ペアＢＬｎとＢＬ
ｏの間にもう１つのビット線ＢＬ工またはＩτフが挿入
されている。したがって、第５図の装置においては、ウ
アにされている２本のビ・・ト線同士の間隔は一カーリ
、そのビ・・ト線ペア自身の結合容量が小さくなるので
、−層センスマージンの損失を軽減するこ□とができる
。
なお、上述の実施例では、説明の都合上４つのビット線
ペアが述べられたが、さらに多くのビット線ペアを含む
ことができるのは言うまでもない。
［発明の効果］ 以上のように、本発明によるＤＲＡＭ装置においては、
読出しまたは書込みするために選択され　。
たメモリセルが属するビット線の両側のビット線のうち
、少なくとも片方のビット線に属する線、は同時に選択
されることがない。したがって、隣り合うビット線間の
容量結合によるセンスマージンの損失が軽減され得る。
【図面の簡単な説明】
第１図は本発明の一実施例によるＤＲＡＭ装置の一部を
示す回路図である。 第２図は第１図のＤＲＡＭ装置における信号線上の信号
波形を示す図である。 第３図は半導体基板上に実現化された第１図のＤＲＡＭ
装置のパターンを示す図である。 第４図は本発明のもう１つの実施例によるＤＲＡＭ装置
の一部を示す回路図である。 第５図は本発明のさらにもう１つの実施例によるＤＲＡ
Ｍ装置の一部を示す回路図である。 第６図は従来のＤＲＡＭ装置の一部を示す回路図である
。 第７図は第６図のＤＲＡＭ装置における信号線上の信号
波形を示す図である。 図において、６１〜６４はセンスアンプ、７１〜７８は
ＦＥＴ、８１〜９６はメモリトランスファＦＥＴ、１０
１〜１１゛６はメモリキャパシタ、ＢＬｌ　、ＢＬＩ　
　；　ＢＬ２　、ＢＬ２　　；　ＢＬａ　、ＢＬ、；お
よびＢＬ、、ＢＬ４はビット線ペア、ＷＬｏｏ、ＷＬｏ
　、、ＷＬ、ｏ、ＷＬ、、、ｗｔ、２ｏ。 ＷＬ２１．ＷＬａ　Ｏ、およびＷＬ、、はワード線、Ｓ
ｏおよびＳ、はセンスアンプ活性化信号線、ＥＱ、、Ｅ
Ｑｏ、およびＥＱ＋はイコライジング信号線、そしてｖ
ＢＬはｖｃｃ／２電位の信号線を示す。 なお、各図において、同一符号は同一部分または相当部
分を示す。

Claims (4)

    【特許請求の範囲】
  1. （１）半導体基板の一主面上に形成されたダイナミック
    型ランダムアクセスメモリ装置であって、 複数のメモリセルのアレイと、 前記メモリセルから読出しかつそこへ書込むために互い
    にほぼ平行に配置された複数のビット線と、 複数のセンスアンプとを備え、前記センスアンプの各々
    には隣り合うビット線の１つのペアが入力として接続さ
    れており、 さらに、１つおきの前記ビット線ペアに属するメモリセ
    ルを選択するための複数のワード線と、前記ワード線に
    よって選択されたメモリセルをセンスするために、前記
    選択されたメモリセルが属する前記ビット線ペアが入力
    されるセンスアンプを選択的に活性化させる手段とを備
    えたことを特徴とするダイナミック型ランダムアクセス
    メモリ装置。
  2. （２）前記ワード線によって選択されたメモリセルを含
    まないビット線ペアは電気的にフローティング状態にさ
    れることを特徴とする特許請求の範囲第１項記載のダイ
    ナミック型ランダムアクセスメモリ装置。
  3. （３）半導体基板の一主面上に形成されたダイナミック
    型ランダムアクセスメモリ装置であって、 複数のメモリセルのアレイと、 前記メモリセルから読出しかつそこへ書込むための互い
    にほぼ平行に配置された複数のビット線と、 複数のセンスアンプとを備え、前記センスアンプの各々
    には１つおきの２本のビット線からなる１つのペアが入
    力として接続されており、 さらに、１つおきの前記ビット線ペアに属するメモリセ
    ルを選択するための複数のワード線と、前記ワード線に
    よって選択されたメモリセルをセンスするために、前記
    選択されたメモリセルが属する前記ビット線ペアが入力
    されるセンスアンプを選択的に活性化させる手段とを備
    えたことを特徴とするダイナミック型ランダムアクセス
    メモリ装置。
  4. （４）前記ワード線によって選択されたメモリセルを含
    まないビット線ペアは電気的にフローティング状態にに
    されることを特徴とする特許請求の範囲第３項記載のダ
    イナミック型ランダムアクセスメモリ装置。
JP62291318A 1987-11-17 1987-11-17 ダイナミック型ランダムアクセスメモリ装置 Pending JPH01130392A (ja)

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