JPH0291884A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0291884A JPH0291884A JP63242919A JP24291988A JPH0291884A JP H0291884 A JPH0291884 A JP H0291884A JP 63242919 A JP63242919 A JP 63242919A JP 24291988 A JP24291988 A JP 24291988A JP H0291884 A JPH0291884 A JP H0291884A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体記憶装置に係り、特に１トランジスタ
／１キャパシタからなるメモリセルを用いたダイナミッ
クＲＡＭ （ＤＲＡＭ）に関する。
／１キャパシタからなるメモリセルを用いたダイナミッ
クＲＡＭ （ＤＲＡＭ）に関する。
（従来の技術）
ＭＯ８型半導体メモリのうちＤＲＡＭは、メモリセル面
積の縮小に伴い高集積化の一途を辿っている。メモリセ
ル面積の縮小には微細加工技術が大きく寄与している。
積の縮小に伴い高集積化の一途を辿っている。メモリセ
ル面積の縮小には微細加工技術が大きく寄与している。
ＤＲＡＭの高集積化による微細化に伴い、メモリアレイ
内のデータ線間の間隔も小さくなるため、データ線間の
結合容量に起因する干渉雑音が大きくなる、という報告
が最近数多く発表されている（例えば、昭和６１年度電
子通信学会全国大会予稿集、講演番号４９７など）。こ
のデータ線間の干渉雑音は、セルデータをデータ線（即
ちビット線）に読出した時だけでなく、セルデータを増
幅するセンスアンプを駆動する際にも更に重畳されるこ
とが報告されている（１９８８年、ｌ５ＳＣＣ論文集ｐ
２５０〜２５］）。
内のデータ線間の間隔も小さくなるため、データ線間の
結合容量に起因する干渉雑音が大きくなる、という報告
が最近数多く発表されている（例えば、昭和６１年度電
子通信学会全国大会予稿集、講演番号４９７など）。こ
のデータ線間の干渉雑音は、セルデータをデータ線（即
ちビット線）に読出した時だけでなく、セルデータを増
幅するセンスアンプを駆動する際にも更に重畳されるこ
とが報告されている（１９８８年、ｌ５ＳＣＣ論文集ｐ
２５０〜２５］）。
第８図および第９図を用いて上述の干渉雑音の問題を具
体的に説明する。第８図は、折返しビット線構造のＤＲ
ＡＭの隣接する２対のビット線ＢＬｏ、ＢＬｏ、ＢＬ１
．ＢＬ、とダイナミック型センスアンプＳＡｏ、ＳＡ１
部の等両回路であり、第９図は各ビット線上の電圧波形
である。
体的に説明する。第８図は、折返しビット線構造のＤＲ
ＡＭの隣接する２対のビット線ＢＬｏ、ＢＬｏ、ＢＬ１
．ＢＬ、とダイナミック型センスアンプＳＡｏ、ＳＡ１
部の等両回路であり、第９図は各ビット線上の電圧波形
である。
いまＤＲＡＭかアクティブ状態になり、ワード線ＷＬが
選択されてビット線ＢＬｏ、ＢＬ、に■ｓの信号電圧が
読み出されたとする。このときセンスアンプに参照電位
を供給するためのビット線ＢＬｏは、結合容ｆｆｌｃＭ
を介して隣接するビット線Ｂ Ｌ 、から−６１の干渉
雑音を受ける。次にセンスアンプの活性化信号φＳを第
９図に点線で示したように低レベルに遷移させると、次
のような現象が起こる。先ず時刻ｔ１において、センス
アンプの中で最もゲート・ソース間電圧の大きいトラン
ジスタＱ３が導通し、ビット線ＢＬ、のレベルは徐々に
降下する。このときトランジスタＱ、は前述した干渉雑
音δ１によりゲート電圧が低くなっているため導通する
タイミングは遅れる。
選択されてビット線ＢＬｏ、ＢＬ、に■ｓの信号電圧が
読み出されたとする。このときセンスアンプに参照電位
を供給するためのビット線ＢＬｏは、結合容ｆｆｌｃＭ
を介して隣接するビット線Ｂ Ｌ 、から−６１の干渉
雑音を受ける。次にセンスアンプの活性化信号φＳを第
９図に点線で示したように低レベルに遷移させると、次
のような現象が起こる。先ず時刻ｔ１において、センス
アンプの中で最もゲート・ソース間電圧の大きいトラン
ジスタＱ３が導通し、ビット線ＢＬ、のレベルは徐々に
降下する。このときトランジスタＱ、は前述した干渉雑
音δ１によりゲート電圧が低くなっているため導通する
タイミングは遅れる。
従ってビット線ＢＬｏは依然高インピーダンス状態にあ
るため、結合容ｆｆｉ ＣＭにより更に干渉雑音が発生
し、ビット線ＢＬｏの電圧を引き下げる。
るため、結合容ｆｆｉ ＣＭにより更に干渉雑音が発生
し、ビット線ＢＬｏの電圧を引き下げる。
この状態はセンスアンプ活性化信号φＳが十分に下がり
切るまで持続され、結果的に−６２なる雑音が一δｌに
重畳されることになる。
切るまで持続され、結果的に−６２なる雑音が一δｌに
重畳されることになる。
この様なビット線間の干渉雑音は、ビット線のデータ増
幅時間即ちセンス時間を大きくするだけでなく、最悪の
場合はセンスアンプに入力される電位差がこの干渉雑音
により小さくなり、センスアンプ感度以下になるとセン
スアンプが逆データをラッチするという誤動作を生じる
可能性もある。
幅時間即ちセンス時間を大きくするだけでなく、最悪の
場合はセンスアンプに入力される電位差がこの干渉雑音
により小さくなり、センスアンプ感度以下になるとセン
スアンプが逆データをラッチするという誤動作を生じる
可能性もある。
（発明が解決しようとする課題）
以上のようにＤＲＡＭの高集積化によるビット線間の結
合容量の増大は、センス時に干渉雑音をもたらし、セン
スアンプ動作にとって高速化の妨げになり、また最悪の
場合誤動作の原因にもなる、という問題があった。
合容量の増大は、センス時に干渉雑音をもたらし、セン
スアンプ動作にとって高速化の妨げになり、また最悪の
場合誤動作の原因にもなる、という問題があった。
本発明は、この様な問題を解決したＤＲＡＭを提供する
ことを目的とする。
ことを目的とする。
［発明の構成コ
（課題を解決するための手段）
本発明は、ダイナミック型センスアンプを有するＤＲＡ
Ｍにおいて、ワード線の駆動により選択されたセルデー
タをあるビット線対に読み出す際に、このビット線対に
隣接するビット線対を非選択としてプリチャージ電位に
固定するレイアウトおよび回路手段を有することを特徴
とする。
Ｍにおいて、ワード線の駆動により選択されたセルデー
タをあるビット線対に読み出す際に、このビット線対に
隣接するビット線対を非選択としてプリチャージ電位に
固定するレイアウトおよび回路手段を有することを特徴
とする。
（作用）
本発明によれば、信号電圧が読み出されるビット線対に
隣接するビット線対を非選択とすることによって、注目
するビット線に隣接するビット線から結合容量を介して
干渉雑音が乗ることがない。従って本発明によれば、微
細化によりビット線間の結合容量が大きくなっても、十
分な信号をセンスアンプに入力することができ、動作マ
ージンの大きい高速動作可能なりＲＡＭを得ることがで
きる。
隣接するビット線対を非選択とすることによって、注目
するビット線に隣接するビット線から結合容量を介して
干渉雑音が乗ることがない。従って本発明によれば、微
細化によりビット線間の結合容量が大きくなっても、十
分な信号をセンスアンプに入力することができ、動作マ
ージンの大きい高速動作可能なりＲＡＭを得ることがで
きる。
（実施例）
以下、本発明の詳細な説明する。
第１図は、一実施例のＤＲＡＭの要部構成を示す等価回
路である。この実施例では、複数対のビット線ＢＬ、Ｂ
Ｌ （ＢＬｏ、ＢＬｏ、ＢＬｌＢＬ、、・・・）がそ
れぞれダイナミック型センスアンプＳＡ （ＳＡｏ、Ｓ
Ａ１．・・・）の両側に配設されたオープン・ビット線
型のレイアウトを有する。ビット線ＢＬとこれと交差す
るワード線ＷＬ（ＷＬｏ、ＷＬｌ、・・・）の交点位置
にメモリセルＭ（Ｍｌ、Ｍ２．・・・）が配置されてい
る。ビット線ＢＬと対をなすビット線ＢＬとダミーワー
ド線ＤＷＬｏ、ＤＷＬ、との交点位置にはダミーセルＤ
Ｍ （ＤＭ、、ＤＭ２．・・・）が配置されている。
路である。この実施例では、複数対のビット線ＢＬ、Ｂ
Ｌ （ＢＬｏ、ＢＬｏ、ＢＬｌＢＬ、、・・・）がそ
れぞれダイナミック型センスアンプＳＡ （ＳＡｏ、Ｓ
Ａ１．・・・）の両側に配設されたオープン・ビット線
型のレイアウトを有する。ビット線ＢＬとこれと交差す
るワード線ＷＬ（ＷＬｏ、ＷＬｌ、・・・）の交点位置
にメモリセルＭ（Ｍｌ、Ｍ２．・・・）が配置されてい
る。ビット線ＢＬと対をなすビット線ＢＬとダミーワー
ド線ＤＷＬｏ、ＤＷＬ、との交点位置にはダミーセルＤ
Ｍ （ＤＭ、、ＤＭ２．・・・）が配置されている。
ここでメモリセルアレイは、通常のオーブン・ビット線
構造のように全てのビット線とワード線の交点にメモリ
セルが配置される訳ではなく、図示のように偶数番目の
ビット線と偶数番目のワード線の交点位置、および奇数
番目のビット線と奇数番目のワード線の交点位置にのみ
メモリセルが配置される構成としている。またセンスア
ンプＳＡは以上のメモリセル配列に対、応して、奇数番
目のものか活性化信号ψｓｏにより活性化され、偶数番
目のものは別の活性化信号ψｓ１により活性化されるよ
うに構成され、これらが同時に活性化されることがない
ようになっている。
構造のように全てのビット線とワード線の交点にメモリ
セルが配置される訳ではなく、図示のように偶数番目の
ビット線と偶数番目のワード線の交点位置、および奇数
番目のビット線と奇数番目のワード線の交点位置にのみ
メモリセルが配置される構成としている。またセンスア
ンプＳＡは以上のメモリセル配列に対、応して、奇数番
目のものか活性化信号ψｓｏにより活性化され、偶数番
目のものは別の活性化信号ψｓ１により活性化されるよ
うに構成され、これらが同時に活性化されることがない
ようになっている。
ビット線には通常、ビット線プリチャージ回路。
イコライズ回路、プルアップ回路等が設けられるが、図
ではこれらを省略しである。
ではこれらを省略しである。
第２図は、メモリアレイ部の模式的なレイアウト例であ
る。
る。
第３図は、この実施例のＤＲＡＭのセンス動作を説明す
るタイミング図である。外部制御信号ＲＡＳが“Ｌ”レ
ベルに遷移して読み出しサイクルに入り、ロウ・アドレ
スがＤＲＡＭチップ内部に取り込まれ、このアドレスに
従ってロウφデコーダにより選択された１本のワード線
ＷＬとダミーワード線ＤＷＬが選択される。いま例えば
、メモリセルＭ３を読み出す場合は、ワード線ＷＬ。
るタイミング図である。外部制御信号ＲＡＳが“Ｌ”レ
ベルに遷移して読み出しサイクルに入り、ロウ・アドレ
スがＤＲＡＭチップ内部に取り込まれ、このアドレスに
従ってロウφデコーダにより選択された１本のワード線
ＷＬとダミーワード線ＤＷＬが選択される。いま例えば
、メモリセルＭ３を読み出す場合は、ワード線ＷＬ。
とダミーワード線ＤＷＬｏが″Ｈ″レベルになる。
これにより、ビット線ＢＬ２．ＢＬ２にそれぞれメモリ
セルＭ３．ダミーセルＤＭ３の信号電荷が読み出される
。読み出された信号は、次にセンスアンプ活性化信号ψ
ＳＯが“Ｌ”レベルになることにより、センスアンプＳ
Ａ２により増幅される。このセンス増幅の際、もう一つ
の活性化信号ψｓ１は“Ｈ”レベルに保たれ、センスア
ンプＳ Ａ１． Ｓ Ａ３ 、・・・は非活性に保た
れる。即ちこのセンス増幅の間、選択ビット線ＢＬ２．
ＢＬ２に隣接するビット線ＢＬ、、ＢＬ、、ＢＬ３゜Ｂ
Ｌ３はプリチャージ電位に固定されている。この結果、
選択ビット線に対して隣接ビット線からの干渉雑音は乗
らない。
セルＭ３．ダミーセルＤＭ３の信号電荷が読み出される
。読み出された信号は、次にセンスアンプ活性化信号ψ
ＳＯが“Ｌ”レベルになることにより、センスアンプＳ
Ａ２により増幅される。このセンス増幅の際、もう一つ
の活性化信号ψｓ１は“Ｈ”レベルに保たれ、センスア
ンプＳ Ａ１． Ｓ Ａ３ 、・・・は非活性に保た
れる。即ちこのセンス増幅の間、選択ビット線ＢＬ２．
ＢＬ２に隣接するビット線ＢＬ、、ＢＬ、、ＢＬ３゜Ｂ
Ｌ３はプリチャージ電位に固定されている。この結果、
選択ビット線に対して隣接ビット線からの干渉雑音は乗
らない。
こうしてこの実施例によれば、読み出し時に選択ビット
線に隣接するビット線の電位を固定した状態に保つこと
によって、隣接するビット線からの干渉雑音はなくなる
。
線に隣接するビット線の電位を固定した状態に保つこと
によって、隣接するビット線からの干渉雑音はなくなる
。
なお、メモリアレイのレイアウトは第２図に限らず、例
えば第４図のようなものでもよい。要は、一つのビット
線か選択された時にこれに隣接するビット線では読み出
しが行われず、またこれがつながるセンスアンプは非活
性の状態を保ってそのビット線電位が固定されていれば
よい。
えば第４図のようなものでもよい。要は、一つのビット
線か選択された時にこれに隣接するビット線では読み出
しが行われず、またこれがつながるセンスアンプは非活
性の状態を保ってそのビット線電位が固定されていれば
よい。
第５図は、別の実施例のＤＲＡＭである。この実施例で
は、センスアンプに関して折返しビット線型の構成とし
ている。即ち、ビット線対ＢＬ。
は、センスアンプに関して折返しビット線型の構成とし
ている。即ち、ビット線対ＢＬ。
ＢＬｏは並行させて配置し、その一端部にダイナミック
型センスアンプＳＡＯが配置される。このビット線対Ｂ
Ｌｏ、ＢＬＯに隣接するビット線対対して（１／２）ピ
ッチずれた状態で並行して配置され、ビット線対ＢＬｏ
、ＢＬｏとは逆の端部にダイナミック型センスアンプＳ
Ａ１が配置される。以下、同様のビット線配列の繰返し
とする。これらのビット線と交差するワード線ＷＬ（Ｗ
Ｌｏ、ＷＬｌ、・・・）との各交点位置のうち、図のよ
うにメモリセルＭ （Ｍｌ 、 Ｍ２ 、 、）が配置
される。右側のセンスアンプＳＡｏと左側のセンスアン
プＳＡ、は先の実施例と同様に、別々の活性化信号ψｓ
ｏ、 ψ３１により選択的に活性化されるようになっ
ている。
型センスアンプＳＡＯが配置される。このビット線対Ｂ
Ｌｏ、ＢＬＯに隣接するビット線対対して（１／２）ピ
ッチずれた状態で並行して配置され、ビット線対ＢＬｏ
、ＢＬｏとは逆の端部にダイナミック型センスアンプＳ
Ａ１が配置される。以下、同様のビット線配列の繰返し
とする。これらのビット線と交差するワード線ＷＬ（Ｗ
Ｌｏ、ＷＬｌ、・・・）との各交点位置のうち、図のよ
うにメモリセルＭ （Ｍｌ 、 Ｍ２ 、 、）が配置
される。右側のセンスアンプＳＡｏと左側のセンスアン
プＳＡ、は先の実施例と同様に、別々の活性化信号ψｓ
ｏ、 ψ３１により選択的に活性化されるようになっ
ている。
この様な構成として例えば、メモリセルＭ２の情報をビ
ット線ＢＬ１を介して読み出す場合、活性化１５号ＳＡ
Ｉを“Ｌ”レベルに落とすことによりセンスアンプＳＡ
によりセンスする。このとき活性化信号ψｓｏは“Ｈ”
レベルに保ち、センスアンプＳＡｏは非活性状態に保っ
てビット線ＢＬｏ、ＢＬＯをプリチャージ電位に保つ。
ット線ＢＬ１を介して読み出す場合、活性化１５号ＳＡ
Ｉを“Ｌ”レベルに落とすことによりセンスアンプＳＡ
によりセンスする。このとき活性化信号ψｓｏは“Ｈ”
レベルに保ち、センスアンプＳＡｏは非活性状態に保っ
てビット線ＢＬｏ、ＢＬＯをプリチャージ電位に保つ。
こうしてこの実施例によっても、選択されたビット線に
は隣接するビット線からの干渉雑音は乗らない。
は隣接するビット線からの干渉雑音は乗らない。
第６図は更に他の実施例のＤＲＡＭの要部構成である。
この実施例は、オープン・ビット線構成に近い形をして
おり、第１図の実施例を変形したものということができ
る。ビット線ＢＬとワード線ＷＬおよびダミーワード線
ＤＷＬに対するメモリセルＭおよびダミーセルＤＭの配
列は第１図と同様である。この実施例では、二つのビッ
ト線対に対して一つのセンスアンプＳＡを配置し、制御
信号φｔｏ、 φｔ１により制御されるトランスファ
ゲートＱ（Ｑｌ、Ｑ２．・・・）によって隣接する二つ
のビット線対の一方を選択的にセンスアンプＳＡに接続
するように構成されている。センスアンプ列は従って一
つの活性化信号ψ８により活性化される。
おり、第１図の実施例を変形したものということができ
る。ビット線ＢＬとワード線ＷＬおよびダミーワード線
ＤＷＬに対するメモリセルＭおよびダミーセルＤＭの配
列は第１図と同様である。この実施例では、二つのビッ
ト線対に対して一つのセンスアンプＳＡを配置し、制御
信号φｔｏ、 φｔ１により制御されるトランスファ
ゲートＱ（Ｑｌ、Ｑ２．・・・）によって隣接する二つ
のビット線対の一方を選択的にセンスアンプＳＡに接続
するように構成されている。センスアンプ列は従って一
つの活性化信号ψ８により活性化される。
第７図は、この実施例のＤＲＡＭの動作を説明するため
のタイミング図である。外部制御信号ＲＡＳが″Ｌ″レ
ベルになって読み出しサイクルに入り、ロウ・デコーダ
により選択されたワード線例えばＷＬｏとダミーワード
線ＤＷＬｏが“Ｈ” レベルになる。これにより、メモ
リセルＭ、、Ｍ３ 、・・・およびダミーセルＤＭ、、
ＤＭ３ 。
のタイミング図である。外部制御信号ＲＡＳが″Ｌ″レ
ベルになって読み出しサイクルに入り、ロウ・デコーダ
により選択されたワード線例えばＷＬｏとダミーワード
線ＤＷＬｏが“Ｈ” レベルになる。これにより、メモ
リセルＭ、、Ｍ３ 、・・・およびダミーセルＤＭ、、
ＤＭ３ 。
・・・のデータがそれぞれビット線ＢＬｏ、ＢＬ２゜・
・およびこれらと対のビット線ＢＬｏ、ＢＬ２・・に読
み出される。そして、共に“Ｈ”レベルにあった制御信
号φｔｏ、 φｔｉのうちφｔ１が“Ｌ” レベルと
なり、非選択のビット線ＢＬ、、ＢＬ３・・およびこれ
らと対のビット線ＢＬ、、ＢＬ３・・・はセンスアンプ
ＳＡから切離される。その後活性化信号ψＳが“Ｌ”レ
ベルになることにより、選択されたビット線情報のセン
スが行われる。このとき２選択されたビット線に隣接す
る非選択のビット線はプリチャージ電位を保つため、こ
れら非選択ビット線からの選択ビット線への干渉雑音は
乗らない。
・およびこれらと対のビット線ＢＬｏ、ＢＬ２・・に読
み出される。そして、共に“Ｈ”レベルにあった制御信
号φｔｏ、 φｔｉのうちφｔ１が“Ｌ” レベルと
なり、非選択のビット線ＢＬ、、ＢＬ３・・およびこれ
らと対のビット線ＢＬ、、ＢＬ３・・・はセンスアンプ
ＳＡから切離される。その後活性化信号ψＳが“Ｌ”レ
ベルになることにより、選択されたビット線情報のセン
スが行われる。このとき２選択されたビット線に隣接す
る非選択のビット線はプリチャージ電位を保つため、こ
れら非選択ビット線からの選択ビット線への干渉雑音は
乗らない。
従ってこの実施例によっても、隣接するビット線からの
結合容量を介した干渉雑音のない信頼性の窩いセンス動
作が可能になる。
結合容量を介した干渉雑音のない信頼性の窩いセンス動
作が可能になる。
［発明の効果コ
以上述べたように本発明によれば、高集積化したＤＲＡ
Ｍでのビット線間の結合容量に起因する干渉雑音を効果
的に除去し、動作マージンの大きい高速動作可能なりＲ
ＡＭを実現することができる。
Ｍでのビット線間の結合容量に起因する干渉雑音を効果
的に除去し、動作マージンの大きい高速動作可能なりＲ
ＡＭを実現することができる。
第１図は、本発明の一実施例のＤＲＡＭの要部構成を示
す等価回路図、第２図はそのメモリアレイの模式的レイ
アウト例を示す図、第３図はそのＤＲＡＭの動作を説明
するためのタイミング図、第４図は他のメモリアレイの
模式的レイアウト例を示す図、第５図は他の実施例のＤ
ＲＡＭの要部構成を示す等価回路図、第６図は晒の他の
実施例のＤＲＡＭの要部構成を示す等価回路図、第７図
はその動作を説明するためのタイミング図、第８図およ
び第９図は従来のＤＲＡＭでのビット線間の干渉雑音を
説明するための図である。 ＢＬ、ＢＬ （ＢＬ、、ＢＬｏ、ＢＬｌ、ＢＬ、。 ・・）・・・ビット線、ＷＬ （ＷＬｏ、ＷＬｌ、
・・・）・・・ワード線、ＤＷＬｏ、ＤＷＬ、・・・
ダミーワード線、Ｍ （Ｍｌ 、 Ｍ２ 、・・・）・
・・メモリセル、Ｄ Ｍ （Ｄ Ｍ ｌ 、 Ｄ Ｍ
２ 、・・・）ダミーセル、Ｓ Ａ （Ｓ Ａ Ｏ＋
Ｓ Ａ １ ＋ ・・・）・・・ダイナミック型セン
スアンプ。
す等価回路図、第２図はそのメモリアレイの模式的レイ
アウト例を示す図、第３図はそのＤＲＡＭの動作を説明
するためのタイミング図、第４図は他のメモリアレイの
模式的レイアウト例を示す図、第５図は他の実施例のＤ
ＲＡＭの要部構成を示す等価回路図、第６図は晒の他の
実施例のＤＲＡＭの要部構成を示す等価回路図、第７図
はその動作を説明するためのタイミング図、第８図およ
び第９図は従来のＤＲＡＭでのビット線間の干渉雑音を
説明するための図である。 ＢＬ、ＢＬ （ＢＬ、、ＢＬｏ、ＢＬｌ、ＢＬ、。 ・・）・・・ビット線、ＷＬ （ＷＬｏ、ＷＬｌ、
・・・）・・・ワード線、ＤＷＬｏ、ＤＷＬ、・・・
ダミーワード線、Ｍ （Ｍｌ 、 Ｍ２ 、・・・）・
・・メモリセル、Ｄ Ｍ （Ｄ Ｍ ｌ 、 Ｄ Ｍ
２ 、・・・）ダミーセル、Ｓ Ａ （Ｓ Ａ Ｏ＋
Ｓ Ａ １ ＋ ・・・）・・・ダイナミック型セン
スアンプ。
Claims (4)
- （１）１トランジスタ／１キャパシタ構造のメモリセル
を配列したメモリアレイと、このメモリアレイの各メモ
リセルと信号電荷の授受を行なう複数対のビット線と、
このビット線と交差配列されて前記メモリセルを選択駆
動する複数のワード線と、各ビット線対の電位差を検出
するダイナミック型センスアンプとを有する半導体記憶
装置において、ワード線の駆動によりメモリセルのデー
タをビット線に読出す際に、このビット線に隣接して配
置される２本のビット線がプリチャージ電位に固定され
ることを特徴とする半導体記憶装置。 - （２）１トランジスタ／１キャパシタ構造のメモリセル
を配列したメモリアレイと、このメモリアレイの各メモ
リセルと信号電荷の授受を行なう複数対のビット線と、
このビット線と交差配列されて前記メモリセルを選択駆
動する複数のワード線と、前記ビット線対の電位差を検
出するダイナミック型センスアンプとを有する半導体記
憶装置において、各センスアンプに接続されるビット線
対がセンスアンプを挟んでその両側に配設されるオープ
ン・ビット線型の構造を有し、一本のワード線に沿って
隣接する２本のビット線に着目した時にこれらの二つの
交点のうち一方にのみメモリセルが配置され、且つセン
スアンプはその配列の一つおきに異なるセンスアンプ活
性化信号が入力され、隣接するセンスアンプが同時に活
性化されることがないように構成されていることを特徴
とする半導体記憶装置。 - （３）１トランジスタ／１キャパシタ構造のメモリセル
を配列し、ダミーセルには書込み専用ＭＯＳトランジス
タを有するメモリアレイと、このメモリアレイの各メモ
リセルと信号電荷の授受を行なう複数対のビット線と、
このビット線と交差配列されて前記メモリセルを選択駆
動する複数のワード線と、各ビット線対の電位差を検出
するダイナミック型センスアンプとを有する半導体記憶
装置において、各センスアンプに接続されるビット線対
が並行して配設される折返しビット線型の構造を有し、
あるビット線対とこれに隣接するビット線対とが（１／
２）ピッチずれた状態で配設されてこれらの異なる端部
にセンス時に同時には活性化されないセンスアンプが設
けられ、ワード線の選択によりセル・データが所定のビ
ット線対に読み出される際に、これに隣接するビット線
対が電位固定されるようにしたことを特徴とする半導体
記憶装置。 - （４）１トランジスタ／１キャパシタ構造のメモリセル
を配列したメモリアレイと、このメモリアレイの各メモ
リセルと信号電荷の授受を行なう複数対のビット線と、
このビット線と交差配列されて前記メモリセルを選択駆
動する複数のワード線と、前記ビット線対の電位差を検
出するダイナミック型センスアンプとを有する半導体記
憶装置において、各センスアンプに接続されるビット線
対がセンスアンプを挟んでその両側に配設されるオープ
ン・ビット線型の構造を有し、一本のワード線に沿って
隣接する２本のビット線に着目した時にこれらの二つの
交点のうち一方にのみメモリセルが配置され、且つセン
スアンプは隣接する２対のビット線に一つずつ配列され
、一つのセンスアンプと２対のビット線対の間に選択ゲ
ートが設けられて、隣接するビット線対に同時にセルデ
ータが読み出されることがないように構成されているこ
とを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242919A JPH0291884A (ja) | 1988-09-28 | 1988-09-28 | 半導体記憶装置 |
| US07/412,930 US5062079A (en) | 1988-09-28 | 1989-09-26 | MOS type random access memory with interference noise eliminator |
| KR1019890013968A KR970005431B1 (ko) | 1988-09-28 | 1989-09-28 | 간섭잡음 제거회로를 갖춘 반도체기억장치 |
| DE3932442A DE3932442C2 (de) | 1988-09-28 | 1989-09-28 | Dynamischer Speicher mit wahlfreiem Zugriff |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242919A JPH0291884A (ja) | 1988-09-28 | 1988-09-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0291884A true JPH0291884A (ja) | 1990-03-30 |
Family
ID=17096164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242919A Pending JPH0291884A (ja) | 1988-09-28 | 1988-09-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0291884A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177691A (ja) * | 1990-11-09 | 1992-06-24 | Nec Corp | 半導体記憶装置 |
| US6987698B2 (en) | 2002-05-21 | 2006-01-17 | Fujitsu Limited | Semiconductor memory having dummy regions in memory cell array |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130287A (en) * | 1981-02-05 | 1982-08-12 | Nec Corp | Memory circuit |
| JPS61255591A (ja) * | 1985-05-08 | 1986-11-13 | Nec Corp | 半導体メモリ |
| JPS6271094A (ja) * | 1985-09-24 | 1987-04-01 | Nec Corp | 半導体メモリ |
| JPH01130392A (ja) * | 1987-11-17 | 1989-05-23 | Mitsubishi Electric Corp | ダイナミック型ランダムアクセスメモリ装置 |
-
1988
- 1988-09-28 JP JP63242919A patent/JPH0291884A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130287A (en) * | 1981-02-05 | 1982-08-12 | Nec Corp | Memory circuit |
| JPS61255591A (ja) * | 1985-05-08 | 1986-11-13 | Nec Corp | 半導体メモリ |
| JPS6271094A (ja) * | 1985-09-24 | 1987-04-01 | Nec Corp | 半導体メモリ |
| JPH01130392A (ja) * | 1987-11-17 | 1989-05-23 | Mitsubishi Electric Corp | ダイナミック型ランダムアクセスメモリ装置 |
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| JPH04177691A (ja) * | 1990-11-09 | 1992-06-24 | Nec Corp | 半導体記憶装置 |
| US6987698B2 (en) | 2002-05-21 | 2006-01-17 | Fujitsu Limited | Semiconductor memory having dummy regions in memory cell array |
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