JPH02177193A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH02177193A JPH02177193A JP1190735A JP19073589A JPH02177193A JP H02177193 A JPH02177193 A JP H02177193A JP 1190735 A JP1190735 A JP 1190735A JP 19073589 A JP19073589 A JP 19073589A JP H02177193 A JPH02177193 A JP H02177193A
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- 230000015654 memory Effects 0.000 claims abstract description 37
- 239000003990 capacitor Substances 0.000 claims description 10
- 230000003213 activating effect Effects 0.000 claims description 5
- 230000008878 coupling Effects 0.000 abstract description 11
- 238000010168 coupling process Methods 0.000 abstract description 11
- 238000005859 coupling reaction Methods 0.000 abstract description 11
- 230000007257 malfunction Effects 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 1
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- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004071 soot Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体メモリ装置、特にダイナミックランダム
アクセスメモリ装置（以下、ＤＲＡＭと称す）における
ビットラインの回路配置に係るものである。
アクセスメモリ装置（以下、ＤＲＡＭと称す）における
ビットラインの回路配置に係るものである。
〈従来の技術及び解決しようとする課題〉ＤＲＡＭは相
互に平行で、長さが同一のビットラインを多数持ってお
り、各々のビットラインセルが接続されたフリップフロ
ップセンスアンプを持っている。
互に平行で、長さが同一のビットラインを多数持ってお
り、各々のビットラインセルが接続されたフリップフロ
ップセンスアンプを持っている。
メモリセルは、１つのトランジスタ−と１つのキャパシ
ターとから構成され、ビットラインとワードラインとの
間に接続されたメモリセルは行と列のマトリックス形式
に配列しである。
ターとから構成され、ビットラインとワードラインとの
間に接続されたメモリセルは行と列のマトリックス形式
に配列しである。
ビットライン対とセンスアンプの回路配置は２つの種類
があり、これらは従来技術によって既に公知されている
。即ち、その１つとしてはセンスアンプが各々のビット
ライン対の中央に位置されるオープンビットライン配置
であり、また他の１つとしては折りたたみビットライン
と呼ばれるものであり、センスアンプを各ビットライン
対の一端部に位置させる配置である。しかし、ビットラ
インの平衡と高密度メモリセルの回路配置の視点から、
折りたたみビットライン方式の方が技術上主に使用され
ている。
があり、これらは従来技術によって既に公知されている
。即ち、その１つとしてはセンスアンプが各々のビット
ライン対の中央に位置されるオープンビットライン配置
であり、また他の１つとしては折りたたみビットライン
と呼ばれるものであり、センスアンプを各ビットライン
対の一端部に位置させる配置である。しかし、ビットラ
インの平衡と高密度メモリセルの回路配置の視点から、
折りたたみビットライン方式の方が技術上主に使用され
ている。
しかし、ＤＲＡＭのメモリセルが高密度化されることに
よりビットライン間の間隔はなおさら狭くなってメモリ
セルのストレージキャパシターもやはり小さ（なる。そ
の結果、メモリセルのアクセスと、その後このメモリセ
ルが接続されるビットラインに対応するセンスアンプの
動作時に、上記ビットラインにおける上・上隣接ビット
ラインの相互カップリングキャパシタンスの影響によっ
て上記センスアンプが誤動作を起こすことになる。
よりビットライン間の間隔はなおさら狭くなってメモリ
セルのストレージキャパシターもやはり小さ（なる。そ
の結果、メモリセルのアクセスと、その後このメモリセ
ルが接続されるビットラインに対応するセンスアンプの
動作時に、上記ビットラインにおける上・上隣接ビット
ラインの相互カップリングキャパシタンスの影響によっ
て上記センスアンプが誤動作を起こすことになる。
例えば、第３図は従来の折りたたみビットライン方式の
回路配置を示している。第３図を参照すると、ビットラ
インＢ。−Ｂ２とＢ。−Ｂ２及びワードラインＷ１とＷ
２との交叉点には、メモリセルＭＣ，、−ＭＣ，。とＭ
Ｃ２０−Ｍ Ｃ２２とが接続されており、ビットライ
ン対Ｂ。とＢ。、Ｂｌ とＢ、及びＢ２とＢ２との各対
の一端は対応するセンスアンプＳＡ、−８Ａ２に接続さ
れている。メモリセルＭＣ１ｏ−Ｍ１２とＭＣ２，−Ｍ
Ｃ２□の各々はＭＯＳトランジスタ−Ｍと、このトラン
ジスタ−のドレイン−ソース通路と直列に接続されたス
トレージキャパシター〇とを具備している。上記ＭＯＳ
トランジスタ−Ｍのドレインは各々ビットラインＢ、
、Ｂ、・・・Ｂ２．Ｂ２に接続されており、ゲートはワ
ードラインＷ１ とＷ２に接続されている。
回路配置を示している。第３図を参照すると、ビットラ
インＢ。−Ｂ２とＢ。−Ｂ２及びワードラインＷ１とＷ
２との交叉点には、メモリセルＭＣ，、−ＭＣ，。とＭ
Ｃ２０−Ｍ Ｃ２２とが接続されており、ビットライ
ン対Ｂ。とＢ。、Ｂｌ とＢ、及びＢ２とＢ２との各対
の一端は対応するセンスアンプＳＡ、−８Ａ２に接続さ
れている。メモリセルＭＣ１ｏ−Ｍ１２とＭＣ２，−Ｍ
Ｃ２□の各々はＭＯＳトランジスタ−Ｍと、このトラン
ジスタ−のドレイン−ソース通路と直列に接続されたス
トレージキャパシター〇とを具備している。上記ＭＯＳ
トランジスタ−Ｍのドレインは各々ビットラインＢ、
、Ｂ、・・・Ｂ２．Ｂ２に接続されており、ゲートはワ
ードラインＷ１ とＷ２に接続されている。
ストレージキャパシターＣの他端は所定電圧■Ｐと連結
されている。前記各ビットラインの寄生容ｌをＣＢ、隣
接ビットラインの間の相互カップリングキャパシタンス
をＣ６、ストレージキャパシターＣの容量をＣｓと仮定
する。
されている。前記各ビットラインの寄生容ｌをＣＢ、隣
接ビットラインの間の相互カップリングキャパシタンス
をＣ６、ストレージキャパシターＣの容量をＣｓと仮定
する。
いま、ワードラインＷ１に印加されるワードライン信号
によってメモリセルＭＣ，、−ＭＣ，□が選択されると
、メモリセル内の各々のストレージキャパシター〇に蓄
積された電荷が対応するＭＯＳトランジスタ−Ｍを通じ
て各ビットラインＢ。〜Ｂ２に伝達され、その結果ビッ
トラインＢ。−８２の各々の電圧は他のビットラインＢ
。−Ｂ２の各々の電圧より だけ増加又は減少する。ここで、ＶＳはストレージキャ
パシターの電圧であり、ＶＢＬはメモリセルの選択前の
電圧である。その後、ここでメモリセルＭＣ，。〜ＭＣ
，２によってビットラインＢ。〜Ｂ２がビットラインＢ
。−Ｂ２よりも相対的にΔＶＳはど高い電圧を持つ場合
、センスアンプＳＡｏ −８Ａ ２はアクティベート（
ａｃｔ １ｖａｔｅ）され、ΔＶＳの低い電圧を持つビ
ットラインＢ０、Ｂ、Ｂ２の感知によってビットライン
電圧を下降させる。この時、ビットラインＢ１の電圧は
、隣接のビットラインＢ。とＢ、の電圧が下降すること
によるカップリングキャパシタンスＣ６の影響のため下
降する。このような影響はメモリの密度が高（なること
によりビットラインの相互間の間隔が狭くなるほど深刻
化し、またメモリセルの容量が小さくなると、センスア
ンプはカップリングキャパシタンスＣｃによって誤動作
の可能性が多くなる。
によってメモリセルＭＣ，、−ＭＣ，□が選択されると
、メモリセル内の各々のストレージキャパシター〇に蓄
積された電荷が対応するＭＯＳトランジスタ−Ｍを通じ
て各ビットラインＢ。〜Ｂ２に伝達され、その結果ビッ
トラインＢ。−８２の各々の電圧は他のビットラインＢ
。−Ｂ２の各々の電圧より だけ増加又は減少する。ここで、ＶＳはストレージキャ
パシターの電圧であり、ＶＢＬはメモリセルの選択前の
電圧である。その後、ここでメモリセルＭＣ，。〜ＭＣ
，２によってビットラインＢ。〜Ｂ２がビットラインＢ
。−Ｂ２よりも相対的にΔＶＳはど高い電圧を持つ場合
、センスアンプＳＡｏ −８Ａ ２はアクティベート（
ａｃｔ １ｖａｔｅ）され、ΔＶＳの低い電圧を持つビ
ットラインＢ０、Ｂ、Ｂ２の感知によってビットライン
電圧を下降させる。この時、ビットラインＢ１の電圧は
、隣接のビットラインＢ。とＢ、の電圧が下降すること
によるカップリングキャパシタンスＣ６の影響のため下
降する。このような影響はメモリの密度が高（なること
によりビットラインの相互間の間隔が狭くなるほど深刻
化し、またメモリセルの容量が小さくなると、センスア
ンプはカップリングキャパシタンスＣｃによって誤動作
の可能性が多くなる。
したがって、本発明の目的はメモリ容量が高密度である
場合にもビットラインの相互間のカップリングキャパシ
タンスの影響を減少し得る回路配置を提供することにあ
る。
場合にもビットラインの相互間のカップリングキャパシ
タンスの影響を減少し得る回路配置を提供することにあ
る。
く課題を解決するための手段〉
この発明に係る半導体メモリ装置は、上記のような目的
を達成するために、相互に平行に配置された多数のビッ
トラインと、 上記のビットラインと交叉する多数のワードラインと、 奇数番目のビットライン対と上部で接続された多数の上
部センスアンプと、 偶数番目のビットライン対と下部で接続された多数の下
部センスアンプと、 上記奇数番目のビットラインと偶数番目のビットライン
とワードラインとの交叉点中の所定の交叉点に各々接続
された多数のメモリセルと、上記の上部センスアンプを
活性化すべく、上部センスアンプと接続された第１ラッ
チ手段と、上記第１ラッチ手段の活性化時に非活性化さ
れ、上記第１ラッチ手段の非活性化時に活性化される上
記下部センスアンプと接続された第２ラッチ手段と、を
具備したものである。
を達成するために、相互に平行に配置された多数のビッ
トラインと、 上記のビットラインと交叉する多数のワードラインと、 奇数番目のビットライン対と上部で接続された多数の上
部センスアンプと、 偶数番目のビットライン対と下部で接続された多数の下
部センスアンプと、 上記奇数番目のビットラインと偶数番目のビットライン
とワードラインとの交叉点中の所定の交叉点に各々接続
された多数のメモリセルと、上記の上部センスアンプを
活性化すべく、上部センスアンプと接続された第１ラッ
チ手段と、上記第１ラッチ手段の活性化時に非活性化さ
れ、上記第１ラッチ手段の非活性化時に活性化される上
記下部センスアンプと接続された第２ラッチ手段と、を
具備したものである。
また別の発明に係る半導体メモリ装置は、行と列とに配
列された多数のセンスアンプと、１つの列にあるセンス
アンプの各々と接続され、相互に反対の行方向に伸張す
る多数のビットライン対と、 左右で隣接したセンスアンプの各々と接続され、相互に
反対の方向に上記一対のビットラインの中の１つと隣接
して平行に行方向に伸張する多数のビットライン対と、 上記ビットラインと垂直に配置された多数のワードライ
ンと、 上記ビットラインとワードラインとの間の各々の交叉点
における所定の交叉点に接続されたメモリセルと、 同一列に配列されたセンスアンプと接続されたラッチ手
段と、 左右の最も外側のビットラインの各々と平行な多数のダ
ミービットラインと、を具備したものである。
列された多数のセンスアンプと、１つの列にあるセンス
アンプの各々と接続され、相互に反対の行方向に伸張す
る多数のビットライン対と、 左右で隣接したセンスアンプの各々と接続され、相互に
反対の方向に上記一対のビットラインの中の１つと隣接
して平行に行方向に伸張する多数のビットライン対と、 上記ビットラインと垂直に配置された多数のワードライ
ンと、 上記ビットラインとワードラインとの間の各々の交叉点
における所定の交叉点に接続されたメモリセルと、 同一列に配列されたセンスアンプと接続されたラッチ手
段と、 左右の最も外側のビットラインの各々と平行な多数のダ
ミービットラインと、を具備したものである。
く実 施 例〉
第１図は本発明による折りたたみビットラインの回路配
置を持つＤＲＡＭの回路構成の一実施例を示した図面で
ある。第１図を参照すると、上部端には多数の上部セン
スアンプＩＯＵが行に配列されており、下部端には多数
の下部センスアンプ１０Ｄが行に配列されである。
置を持つＤＲＡＭの回路構成の一実施例を示した図面で
ある。第１図を参照すると、上部端には多数の上部セン
スアンプＩＯＵが行に配列されており、下部端には多数
の下部センスアンプ１０Ｄが行に配列されである。
上記センスアンプＩＯＵ、ＩＯＤの各々はＭＯＳトラン
ジスタ−■２〜Ｉ５で構成されている。
ジスタ−■２〜Ｉ５で構成されている。
上記ＭＯＳトランジスタ−１２．１４のドレインは、セ
ンシングノード１６．１８を通じて上記ＭＯＳトランジ
スタ−１２．１４のゲートに各々交叉して接続されてお
り、上記ＭＯＳトランジスタ−１２．１４のソースはソ
ース共通ノード１１に接続されている。
ンシングノード１６．１８を通じて上記ＭＯＳトランジ
スタ−１２．１４のゲートに各々交叉して接続されてお
り、上記ＭＯＳトランジスタ−１２．１４のソースはソ
ース共通ノード１１に接続されている。
また、上記ＭＯＳトランジスタ−１２、Ｉ４のドレイン
と入出カラインｌ１０Ｕ、ｌ１０Ｕとｌ１０Ｄ、ｌ１０
Ｄとの間には各々負荷ＭＯ８）ランシスター１３．１５
のソースート１１２通路が接続されており、上記ＭＯ８
ｔ−ランシスター１３．１５のゲートには負荷信号φＳ
が印加される。
と入出カラインｌ１０Ｕ、ｌ１０Ｕとｌ１０Ｄ、ｌ１０
Ｄとの間には各々負荷ＭＯ８）ランシスター１３．１５
のソースート１１２通路が接続されており、上記ＭＯ８
ｔ−ランシスター１３．１５のゲートには負荷信号φＳ
が印加される。
上部センスアンプ１０Ｕの上記ソース共通ノード１１は
上部共通ライン２４に接続され、上記の上部共通ライン
２４は上記の上部センスアンプｌＯＵを駆動するための
ＭＯＳトランジスタ−２０のドレインに接続される。ま
た、上記ＭＯＳトランジスタ−２０のソースは接地に接
続され、上記ＭＯＳトランジスタ−２０のゲートには上
記の上部センスアンプを活性化する信号φＬが印加され
る。各々の上部センスアンプＩＯＵのセンシングノード
１６と１８とは下向に伸張する上部ビットライン（又は
列ライン）対ＵＢＬ、とＵＢＬ、。
上部共通ライン２４に接続され、上記の上部共通ライン
２４は上記の上部センスアンプｌＯＵを駆動するための
ＭＯＳトランジスタ−２０のドレインに接続される。ま
た、上記ＭＯＳトランジスタ−２０のソースは接地に接
続され、上記ＭＯＳトランジスタ−２０のゲートには上
記の上部センスアンプを活性化する信号φＬが印加され
る。各々の上部センスアンプＩＯＵのセンシングノード
１６と１８とは下向に伸張する上部ビットライン（又は
列ライン）対ＵＢＬ、とＵＢＬ、。
ＤＢＬ２とＤＢＬ２、・・・・・・及びＵＢＬＫとＵＢ
Ｌえとに各々接続される。上記ビットライン対の上記の
上部センスアンプＩＯＵと反対側の端にはビットライン
をプリチャージするためのプリチャージ手段３０Ｕが各
々接地されている。上記プリチャージ手段３０ＵはＭＯ
８Ｉ−ランシスター３２と３４とで構成され、上記ＭＯ
８）ランシスターのトランジスタ−は各々ビットライン
対に接続され、且つドレインは所定のプリチャージ電圧
Ｖ１と連結され、ゲートはプリチャージ信号Ｐと連結さ
れる。
Ｌえとに各々接続される。上記ビットライン対の上記の
上部センスアンプＩＯＵと反対側の端にはビットライン
をプリチャージするためのプリチャージ手段３０Ｕが各
々接地されている。上記プリチャージ手段３０ＵはＭＯ
８Ｉ−ランシスター３２と３４とで構成され、上記ＭＯ
８）ランシスターのトランジスタ−は各々ビットライン
対に接続され、且つドレインは所定のプリチャージ電圧
Ｖ１と連結され、ゲートはプリチャージ信号Ｐと連結さ
れる。
上記の上部センスアンプＩＯＵと同一構成を持つ各々の
下部センスアンプＩＯＣのソース共通ノード１１Ｄは下
部共通ライン２６を通じて上記の下部センスアンプＩＯ
Ｄを駆動するためのＭＯＳトランジスタ−２２のドレイ
ンに接続される。ＭＯＳトランジスタ−２２のソース及
びゲートは各々接地及び上記の信号φＬの反転信号φＬ
と接続されている。そのため、上部センスアンプＩＯＵ
が上記の信号φＬによって動作される時、下部センスア
ンプＩＯＤは動作しない。またその逆も同様である。各
々の下部センスアンプＩＯＣのセンシングノード１６Ｄ
と１８Ｄとは上記の上部ビットラインＤＢＬ、 、ＤＥ
Ｌ、・・・・・・ＤＢＬＫ及びＤＢＬＫとの間から等間
隔を持って上向に伸張する下部ビットラインＤＢＬ、
、ＤＢＬ、・・・・・・ＤＢＬ８及びＤ Ｂ Ｌ Ｋと
接続される。また、下部ビットライン対ＤＢＬ、、ＤＢ
Ｌ、・・・・・・及びＤＢＬＫ、ＤＢＬＫの上記の下部
センスアンプＩＯＤの反対側の端には前述したプリチャ
ージ手段３０Ｕと同一な構成を持つプリチャージ手段３
０Ｄが接続されている。
下部センスアンプＩＯＣのソース共通ノード１１Ｄは下
部共通ライン２６を通じて上記の下部センスアンプＩＯ
Ｄを駆動するためのＭＯＳトランジスタ−２２のドレイ
ンに接続される。ＭＯＳトランジスタ−２２のソース及
びゲートは各々接地及び上記の信号φＬの反転信号φＬ
と接続されている。そのため、上部センスアンプＩＯＵ
が上記の信号φＬによって動作される時、下部センスア
ンプＩＯＤは動作しない。またその逆も同様である。各
々の下部センスアンプＩＯＣのセンシングノード１６Ｄ
と１８Ｄとは上記の上部ビットラインＤＢＬ、 、ＤＥ
Ｌ、・・・・・・ＤＢＬＫ及びＤＢＬＫとの間から等間
隔を持って上向に伸張する下部ビットラインＤＢＬ、
、ＤＢＬ、・・・・・・ＤＢＬ８及びＤ Ｂ Ｌ Ｋと
接続される。また、下部ビットライン対ＤＢＬ、、ＤＢ
Ｌ、・・・・・・及びＤＢＬＫ、ＤＢＬＫの上記の下部
センスアンプＩＯＤの反対側の端には前述したプリチャ
ージ手段３０Ｕと同一な構成を持つプリチャージ手段３
０Ｄが接続されている。
上記プリチャージ手段３０Ｕと３０Ｄとの間には相互に
平行なワードライン（又は行ライン）ＷＬ１〜ＷＬいが
上記ビットラインＵＢＬ、 、ＤＥＬ、・・・・・・Ｕ
Ｂ Ｌ Ｋ及びＤＢＬＫの上で垂直に配列されている
。そして、上記ワードラインと上記ビットラインとの交
叉点には行と列との方向で４番目の交叉点毎にメモリセ
ルＭＩＩ〜Ｍ （ＩＩ Ｋが連続的に接続されている。
平行なワードライン（又は行ライン）ＷＬ１〜ＷＬいが
上記ビットラインＵＢＬ、 、ＤＥＬ、・・・・・・Ｕ
Ｂ Ｌ Ｋ及びＤＢＬＫの上で垂直に配列されている
。そして、上記ワードラインと上記ビットラインとの交
叉点には行と列との方向で４番目の交叉点毎にメモリセ
ルＭＩＩ〜Ｍ （ＩＩ Ｋが連続的に接続されている。
所定のメモリセルからのデータの読出し動作前に上記ビ
ットラインＵＢＬ、〜Ｄ Ｂ Ｌ Ｋの全てはプリチャ
ージ手段３０Ｕと３０Ｄによってプリチャージ電圧Ｖ１
にプリチャージされる。プリチャージ動作完了後、所定
メモリセルからデータを読出すためにワードラインが選
択される。例えば、メモリセルＭ１２からデータが読出
されると、ワードラインＷＬ、が選択される。ワードラ
インＷＬの選択によって上記ワードラインＷＬ、と接続
されたメモリセルＭ＋ ｌ−ＭＩＫが選択され、上記メ
モリセルＭｌｌ〜ＭＩＫ内のストレージキャパシターに
貯蔵された電荷の各々のビットラインＵＢＬ、ＤＢＬ２
・・・・・・ＵＢＬＫに伝達される。したがって、上記
ビットラインＵＢＬ、 、ＤＢＬ２、・・・・・・Ｕ
Ｂ Ｌ Ｋは、上記の貯蔵された電荷の状態によるプリ
チャージ電圧ｖ１より多少増加又は減少された電圧を持
つ。その後、信号φＬがＭＯＳトランジスタ−２０のゲ
ートに印加されることによって上部センスアンプＩＯＵ
は活性化され、その次に信号φＳがＭＯＳ）ランシスタ
ー１３．１５のゲートに印加されることにより上記ビッ
トライン電圧を入出カラインｌ１０Ｕとｌ１０Ｕに各々
伝達させる。
ットラインＵＢＬ、〜Ｄ Ｂ Ｌ Ｋの全てはプリチャ
ージ手段３０Ｕと３０Ｄによってプリチャージ電圧Ｖ１
にプリチャージされる。プリチャージ動作完了後、所定
メモリセルからデータを読出すためにワードラインが選
択される。例えば、メモリセルＭ１２からデータが読出
されると、ワードラインＷＬ、が選択される。ワードラ
インＷＬの選択によって上記ワードラインＷＬ、と接続
されたメモリセルＭ＋ ｌ−ＭＩＫが選択され、上記メ
モリセルＭｌｌ〜ＭＩＫ内のストレージキャパシターに
貯蔵された電荷の各々のビットラインＵＢＬ、ＤＢＬ２
・・・・・・ＵＢＬＫに伝達される。したがって、上記
ビットラインＵＢＬ、 、ＤＢＬ２、・・・・・・Ｕ
Ｂ Ｌ Ｋは、上記の貯蔵された電荷の状態によるプリ
チャージ電圧ｖ１より多少増加又は減少された電圧を持
つ。その後、信号φＬがＭＯＳトランジスタ−２０のゲ
ートに印加されることによって上部センスアンプＩＯＵ
は活性化され、その次に信号φＳがＭＯＳ）ランシスタ
ー１３．１５のゲートに印加されることにより上記ビッ
トライン電圧を入出カラインｌ１０Ｕとｌ１０Ｕに各々
伝達させる。
しかし、下部センスアンプＩＯＤは上記の信号φＬと反
転された信号φＬとがゲートに印加されるＭＯＳトラン
ジスタ−２２のＯＦＦ状態によって活性化されない。し
たがって、上記の下部センスアンプＩＯＤと接続された
下部ビットラインＤＢＬ、 、ＤＢＬ、・・・・・・Ｄ
ＢＬ、 、ＤＢＬＫはプリチャージ電圧■１の一定電圧
を維持する。従って、上部センスアンプＩＯＵのセンシ
ング動作によって上部ビットラインＵＢＬ、 、ＵＢＬ
、・・・・・・ＵＢＬＫ、ＵＢＬ、の電圧の変化があっ
ても、これらのビットラインの各々と隣接した下部ビッ
トラインとの間のカップリングキャパシタンスによるデ
ータ読出しが、誤動作の危険を減少させ得る。奇数ワー
ドラインの選択によって上部センスアンプ１０Ｕが動作
する場合を説明したが、その逆も同様である。
転された信号φＬとがゲートに印加されるＭＯＳトラン
ジスタ−２２のＯＦＦ状態によって活性化されない。し
たがって、上記の下部センスアンプＩＯＤと接続された
下部ビットラインＤＢＬ、 、ＤＢＬ、・・・・・・Ｄ
ＢＬ、 、ＤＢＬＫはプリチャージ電圧■１の一定電圧
を維持する。従って、上部センスアンプＩＯＵのセンシ
ング動作によって上部ビットラインＵＢＬ、 、ＵＢＬ
、・・・・・・ＵＢＬＫ、ＵＢＬ、の電圧の変化があっ
ても、これらのビットラインの各々と隣接した下部ビッ
トラインとの間のカップリングキャパシタンスによるデ
ータ読出しが、誤動作の危険を減少させ得る。奇数ワー
ドラインの選択によって上部センスアンプ１０Ｕが動作
する場合を説明したが、その逆も同様である。
第２図は本発明によるオープンビットラインの回路配置
を持つＤＲＡＭの回路図を示した図面である。第２図を
参照すると、センスアンプ４０Ｕ１４０Ｍ、４０Ｄは全
て第１図のセンスアンプ１０Ｄと同一構成である。また
、各センスアンプ４０Ｕ、４０Ｍ、４０Ｄは同一列・同
一間隔に配列されている。各列のセンスアンプ４０Ｕ、
４０Ｍ。
を持つＤＲＡＭの回路図を示した図面である。第２図を
参照すると、センスアンプ４０Ｕ１４０Ｍ、４０Ｄは全
て第１図のセンスアンプ１０Ｄと同一構成である。また
、各センスアンプ４０Ｕ、４０Ｍ、４０Ｄは同一列・同
一間隔に配列されている。各列のセンスアンプ４０Ｕ、
４０Ｍ。
４０Ｄはソース共通ノード１１が接続されたライン６２
．６４．６６を通じて接地されたソースを持つＭＯＳト
ランジスタ−５２．５４．５６のドレインに接続されて
いる。また、ＭＯＳトランジスタ−５４のゲートにはセ
ンスアンプ４０Ｍを活性化する信号φＬが接続され、Ｍ
ＯＳトランジスタ−５２．５６のゲートには上記の信号
φＬの反転信号φＬが接続される。したがって、センス
アンプ４０Ｍが活性化されても、隣接センスアンプ４０
Ｕ、４０Ｄは活性化しないし、その逆も同様である。セ
ンスアンプ４０Ｍは、各々のセンシングノードが相互に
反対方向に伸張する同一長さのビットライン対ＢＬＭ、
、ＢＬＭ、・・・・・・ＢＬＭＫ、ＢＬＭＫに接続さ
れている。また、センスアンプ４０Ｕ、４０Ｄの各々の
センシングノードも、相互に反対方向に伸張し、上記の
ビットラインＢＬＭ、 、ＢＬＭ、・・・・・・ＢＬＭ
、 、ＢＬＭＫと同一長さを持つビットライン対ＢＬＵ
、、ＢＬＵ、・・・・・・・・・ＢＬＵＫ、ＢＬＵＫと
ＢＬＤ、、ＢＬＤ、・・・・・・ＢＬＤＫ、ＢＬＤＫに
接続されている。また、上記ビットライン（ＢＬＵＫ
、ＢＬＵＫ ）と〔ＢＵＭｌ、ＢＬＤ、ＢＬＵＫ、ＢＬ
ＵＫ ）の各ビットライン群は相互に等間隔に平行に配
列されである。一方、ダミービットラインＤＢＬ、また
ビットラインＢＬＵ、〜ＢＬＵＫ及びＢＬＤ、−ＢＬＤ
Ｋの各ビットライン群と相互に等間隔を持って平行に配
列されており、隣接ビットラインと容量カップリングを
減らすことができるように一定のプリチャージ電圧が印
加されている。また、各ビットラインと接続されたセン
スアンプの反対側の端には所定電圧で上記ビットライン
をプリチャージするためのプリチャージ手段（図示され
ていない）も接続されている。また、ワードライン・・
・・・・Ｗ ＩＮｓ Ｗ２＋−Ｗ２Ｎ％ Ｗｓ＋〜Ｗ
３ Ｎ、Ｗｌ＋・・・・・・とビットラインとの交叉点
との間には図示のようにメモリセルが接続されている。
．６４．６６を通じて接地されたソースを持つＭＯＳト
ランジスタ−５２．５４．５６のドレインに接続されて
いる。また、ＭＯＳトランジスタ−５４のゲートにはセ
ンスアンプ４０Ｍを活性化する信号φＬが接続され、Ｍ
ＯＳトランジスタ−５２．５６のゲートには上記の信号
φＬの反転信号φＬが接続される。したがって、センス
アンプ４０Ｍが活性化されても、隣接センスアンプ４０
Ｕ、４０Ｄは活性化しないし、その逆も同様である。セ
ンスアンプ４０Ｍは、各々のセンシングノードが相互に
反対方向に伸張する同一長さのビットライン対ＢＬＭ、
、ＢＬＭ、・・・・・・ＢＬＭＫ、ＢＬＭＫに接続さ
れている。また、センスアンプ４０Ｕ、４０Ｄの各々の
センシングノードも、相互に反対方向に伸張し、上記の
ビットラインＢＬＭ、 、ＢＬＭ、・・・・・・ＢＬＭ
、 、ＢＬＭＫと同一長さを持つビットライン対ＢＬＵ
、、ＢＬＵ、・・・・・・・・・ＢＬＵＫ、ＢＬＵＫと
ＢＬＤ、、ＢＬＤ、・・・・・・ＢＬＤＫ、ＢＬＤＫに
接続されている。また、上記ビットライン（ＢＬＵＫ
、ＢＬＵＫ ）と〔ＢＵＭｌ、ＢＬＤ、ＢＬＵＫ、ＢＬ
ＵＫ ）の各ビットライン群は相互に等間隔に平行に配
列されである。一方、ダミービットラインＤＢＬ、また
ビットラインＢＬＵ、〜ＢＬＵＫ及びＢＬＤ、−ＢＬＤ
Ｋの各ビットライン群と相互に等間隔を持って平行に配
列されており、隣接ビットラインと容量カップリングを
減らすことができるように一定のプリチャージ電圧が印
加されている。また、各ビットラインと接続されたセン
スアンプの反対側の端には所定電圧で上記ビットライン
をプリチャージするためのプリチャージ手段（図示され
ていない）も接続されている。また、ワードライン・・
・・・・Ｗ ＩＮｓ Ｗ２＋−Ｗ２Ｎ％ Ｗｓ＋〜Ｗ
３ Ｎ、Ｗｌ＋・・・・・・とビットラインとの交叉点
との間には図示のようにメモリセルが接続されている。
即ち、１つのワードラインが選択されると、上記センス
アンプ４０Ｕ１４０Ｍ、４０Ｄの中の１つのセンスアン
プと接続されたビットラインの全てがメモリセルからデ
ータをアクセスするようにメモリセルが配列されている
。
アンプ４０Ｕ１４０Ｍ、４０Ｄの中の１つのセンスアン
プと接続されたビットラインの全てがメモリセルからデ
ータをアクセスするようにメモリセルが配列されている
。
例えば、全てのビットラインがプリチャージされた後、
ワードラインＷ！２が選択されていると仮定した場合、
メモリセルＭ、２１〜Ｍ、２．から貯蔵された電荷がビ
ットラインＢＬＭ、−ＢＬＭＫに伝達される。その後、
信号φＬによってＭＯＳトランシスター５４がＯＮ状態
となり、センスアンプ４０Ｍがセンシング動作をする。
ワードラインＷ！２が選択されていると仮定した場合、
メモリセルＭ、２１〜Ｍ、２．から貯蔵された電荷がビ
ットラインＢＬＭ、−ＢＬＭＫに伝達される。その後、
信号φＬによってＭＯＳトランシスター５４がＯＮ状態
となり、センスアンプ４０Ｍがセンシング動作をする。
この時、上記のセンスアンプ４０Ｍと隣接したセンスア
ンプ４０Ｕ、４０Ｄは、上記の信号φＬと反転された信
号φＬによって活性化されない。したがって、上記ビッ
トラインＢＬＭ、〜ＢＬＭＫと隣接したビットラインＢ
ＬＤ、〜ＢＬＤＫは待機状態、即ち各々プリチャージ電
圧で一定するため上記センシング動作時のカップリング
キャパシタンスによるデータ読出しの誤動作が減少され
る。
ンプ４０Ｕ、４０Ｄは、上記の信号φＬと反転された信
号φＬによって活性化されない。したがって、上記ビッ
トラインＢＬＭ、〜ＢＬＭＫと隣接したビットラインＢ
ＬＤ、〜ＢＬＤＫは待機状態、即ち各々プリチャージ電
圧で一定するため上記センシング動作時のカップリング
キャパシタンスによるデータ読出しの誤動作が減少され
る。
〈発明の効果〉
この発明に係る半導体メモリ装置は、以上説明してきた
如き内容のものであって、センスアンプのセンシング動
作により各々のセンスアンプに接続されたビットライン
対の中のある１つのビットラインがレベルダウン又はレ
ベルアップ動作を遂行する時、隣接したビットラインを
待機状態とすることにより隣接ビットラインとカップリ
ングが減少して安定したセンシング動作をすることがで
きるという利点がある。
如き内容のものであって、センスアンプのセンシング動
作により各々のセンスアンプに接続されたビットライン
対の中のある１つのビットラインがレベルダウン又はレ
ベルアップ動作を遂行する時、隣接したビットラインを
待機状態とすることにより隣接ビットラインとカップリ
ングが減少して安定したセンシング動作をすることがで
きるという利点がある。
第１図は本発明による折りたたみビットラインを持つＤ
ＲＡＭの回路図、 第２図は本発明によるオープンビットラインを持つＤＲ
ＡＭの回路図、そして 第３図は従来のＤＲＡＭの回路図である。 ｉｏｕ −・ 上部センスアンプ １０Ｄ ・ 下部センスアンプ １２〜１５ − ＭＯＳトランジスタ−３０Ｕ −プ
リチャージ手段
ＲＡＭの回路図、 第２図は本発明によるオープンビットラインを持つＤＲ
ＡＭの回路図、そして 第３図は従来のＤＲＡＭの回路図である。 ｉｏｕ −・ 上部センスアンプ １０Ｄ ・ 下部センスアンプ １２〜１５ − ＭＯＳトランジスタ−３０Ｕ −プ
リチャージ手段
Claims (8)
- （１）相互に平行に配置された多数のビットラインと、 上記のビットラインと交叉する多数のワードラインと、 奇数番目のビットライン対と上部で接続された多数の上
部センスアンプと、 偶数番目のビットライン対と下部で接続された多数の下
部センスアンプと、 上記奇数番目のビットラインと偶数番目のビットライン
とワードラインとの交叉点中の所定の交叉点に各々接続
された多数のメモリセルと、上記の上部センスアンプを
活性化すべく、上部センスアンプと接続された第１ラッ
チ手段と、上記第１ラッチ手段の活性化時に非活性化さ
れ、上記第１ラッチ手段の非活性化時に活性化される上
記下部センスアンプと接続された第２ラッチ手段と、を
具備したことを特徴とする半導体メモリ装置。 - （２）奇数番目のビットライン対と偶数番目とのビット
ライン対毎に上記ビットライン対をプリチャージするた
めの多数のプリチャージ回路を具備した請求項（１）記
載の半導体メモリ装置。 - （３）多数のメモリセルが、各々は１トランジスタ−１
キャパシタ−メモリセルである請求項（２）記載の半導
体メモリ装置。 - （４）行と列とに配列された多数のセンスアンプと、１
つの列にあるセンスアンプの各々と接続され、相互に反
対の行方向に伸張する多数のビットライン対と、 左右で隣接したセンスアンプの各々と接続され、相互に
反対の方向に上記一対のビットラインの中の１つと隣接
して平行に行方向に伸張する多数のビットライン対と、 上記ビットラインと垂直に配置された多数のワードライ
ンと、 上記ビットラインとワードラインとの間の各々の交叉点
における所定の交叉点に接続されたメモリセルと、 同一列に配列されたセンスアンプと接続されたラッチ手
段と、 左右の最も外側のビットラインの各々と平行な多数のダ
ミービットラインと、を具備したことを特徴とする半導
体メモリ装置。 - （５）メモリセルが、１トランジスタ−１キャパシタ−
メモリセルである請求項（４）記載の半導体メモリ装置
。 - （６）ダミービットラインに、一定の電圧が印加される
請求項（４）記載の半導体メモリ装置。 - （７）相互に平行に配置された多数のビットラインと、 上記ビットラインと交叉する多数のワードラインと、 上記の交叉点の中の所定の交叉点に接続された多数のメ
モリセルと、 奇数番目のビットライン対と接続された多数のセンスア
ンプと、 偶数番目のビットライン対と接続された多数のセンスア
ンプと、で構成され、 そして、奇数番目のビットライン対が活性化されると偶
数番目のビットライン対と非活性化された状態となり、
またその逆も同じくなるようにしたことを特徴とする半
導体メモリ装置。 - （８）ワードラインが接続されて選択されたメモリセル
のみが活性化され、これに接続されたセンスアンプが活
性化されるように構成した請求項（７）記載の半導体メ
モリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880017050A KR910009444B1 (ko) | 1988-12-20 | 1988-12-20 | 반도체 메모리 장치 |
| KR1988-17050 | 1988-12-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177193A true JPH02177193A (ja) | 1990-07-10 |
| JPH0752580B2 JPH0752580B2 (ja) | 1995-06-05 |
Family
ID=19280403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1190735A Expired - Fee Related JPH0752580B2 (ja) | 1988-12-20 | 1989-07-25 | 半導体メモリ装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5111434A (ja) |
| JP (1) | JPH0752580B2 (ja) |
| KR (1) | KR910009444B1 (ja) |
| DE (1) | DE3923629C2 (ja) |
| FR (1) | FR2640796B1 (ja) |
| GB (1) | GB2227109B (ja) |
| NL (1) | NL193295C (ja) |
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- 1989-05-31 US US07/359,128 patent/US5111434A/en not_active Expired - Lifetime
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