JPS63161596A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63161596A JPS63161596A JP61309763A JP30976386A JPS63161596A JP S63161596 A JPS63161596 A JP S63161596A JP 61309763 A JP61309763 A JP 61309763A JP 30976386 A JP30976386 A JP 30976386A JP S63161596 A JPS63161596 A JP S63161596A
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- JP
- Japan
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- sense amplifier
- input
- bit line
- selection signal
- column decoder
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体記憶装置に係り、特にダイナミックラン
ダムアクセスメモリ(以下、RAM)のセンスアンプに
関する。
ダムアクセスメモリ(以下、RAM)のセンスアンプに
関する。
〈従来の技術〉
従来、第3図に示すように、折り返しビット線り、DB
の一端にのみセンスアンプS1を配し、ワード線Wによ
り選択されたメモリセルMの情報がビット線りに、他方
のビット線DBにはダミーセルMDの情報が伝えられ、
この情報の差を第4図に詳示されているセンスアンプS
1で差動増幅し、列デコーダ2の選択信号Yによりオン
した入出力スイッチトランジスタT1、T2を介して。
の一端にのみセンスアンプS1を配し、ワード線Wによ
り選択されたメモリセルMの情報がビット線りに、他方
のビット線DBにはダミーセルMDの情報が伝えられ、
この情報の差を第4図に詳示されているセンスアンプS
1で差動増幅し、列デコーダ2の選択信号Yによりオン
した入出力スイッチトランジスタT1、T2を介して。
入出力バス4,5に伝えられる。また、ワード線Wによ
り選択された他のメモリセルの情報はセンスアンプで差
動増幅されるが、対応する入出力スイッチトランジスタ
がオフしているので、入出力バス4.5には伝えられな
い。
り選択された他のメモリセルの情報はセンスアンプで差
動増幅されるが、対応する入出力スイッチトランジスタ
がオフしているので、入出力バス4.5には伝えられな
い。
〈発明の解決しようとする問題点〉
上述した従来の半導体記憶装置では、現在、高集積度化
を図ろうとすると、一本のビット線に接続されるメモリ
セルの数が増加し、その結果、ビット線が長くなり寄生
容量が増加して、センスアンプの感度が悪くなるという
難点がある。
を図ろうとすると、一本のビット線に接続されるメモリ
セルの数が増加し、その結果、ビット線が長くなり寄生
容量が増加して、センスアンプの感度が悪くなるという
難点がある。
上記難点の対策としては、ビット線を多分割して寄生容
量を減少させる方法が提案されているが。
量を減少させる方法が提案されているが。
ビット線を多分割すると入出力バス4.5に接続するた
めの人出力スイッチトランジスタの数を増加させねばな
らず、入出力スイッチトランジスタによる入出力バス4
,5の寄生容量が増加する。
めの人出力スイッチトランジスタの数を増加させねばな
らず、入出力スイッチトランジスタによる入出力バス4
,5の寄生容量が増加する。
そのために、全てのセンスアンプが単にメモリセルとダ
ミーセルとの情報差を差動増幅するだけではなく、入出
力バスにデータを転送するために一層の増幅を必要とし
ており、ビット線の多分割に応じてセンスアンプの数も
増加させる必要があり、消費電力が大幅に増大するとい
う問題点があった。
ミーセルとの情報差を差動増幅するだけではなく、入出
力バスにデータを転送するために一層の増幅を必要とし
ており、ビット線の多分割に応じてセンスアンプの数も
増加させる必要があり、消費電力が大幅に増大するとい
う問題点があった。
したがって、本発明の目的は半導体記憶装置の消費電力
を低下させることである。
を低下させることである。
〈問題点を解決するための手段〉
本発明は、各々が複数区間で構成される複数のビット線
対と、各区間にそれぞれ接続された複数のメモリセルと
、各区間に対応して設けられ選択されたメモリセルから
読み出された情報に対応する電圧と参照電圧との電圧差
を増幅する第1のセンスアンプと、互いに隣接する区間
の間にそれぞれ設けられ選択されたメモリセルが接続さ
れているビット線対の区間を電気的に接続する入出力ス
イッチトランジスタと、各ビット線対に対応して設けら
れており選択されたメモリセルが接続されているビット
線対の電圧差を増幅する第2のセンスアンプと、各第2
のセンスアンプと入出力バスとの間にそれぞれ設けられ
第2のセンスアンプで増幅された電圧差を入出力バスに
伝達させる入出力スイッチトランジスタとを有すること
を特徴としている。
対と、各区間にそれぞれ接続された複数のメモリセルと
、各区間に対応して設けられ選択されたメモリセルから
読み出された情報に対応する電圧と参照電圧との電圧差
を増幅する第1のセンスアンプと、互いに隣接する区間
の間にそれぞれ設けられ選択されたメモリセルが接続さ
れているビット線対の区間を電気的に接続する入出力ス
イッチトランジスタと、各ビット線対に対応して設けら
れており選択されたメモリセルが接続されているビット
線対の電圧差を増幅する第2のセンスアンプと、各第2
のセンスアンプと入出力バスとの間にそれぞれ設けられ
第2のセンスアンプで増幅された電圧差を入出力バスに
伝達させる入出力スイッチトランジスタとを有すること
を特徴としている。
〈作用〉
本発明はビット線対を複数の区間に分割する位置にメモ
リセルの情報を差動増幅する第1のセンスアンプを配し
、このビット線対のいずれか一端に入出力バスに転送す
る増幅を受は持つ第2のセンスアンプを配している。第
1のセンスアンプはセンスアンプ選択信号か列デコーダ
の選択信号かによって制御され、第2のセンスアンプは
列デコーダの選択信号によって制御される。したがって
、情報の読み出し時にはセンスアンプ選択信号によって
選択された複数個の第1のセンスアンプと列デコーダの
選択信号によって選択されたビット線に接続する第1.
第2のセンスアンプのみが動作し、これらの限定された
数のセンスアンプを動作させるのに必要な電力のみ消費
される。
リセルの情報を差動増幅する第1のセンスアンプを配し
、このビット線対のいずれか一端に入出力バスに転送す
る増幅を受は持つ第2のセンスアンプを配している。第
1のセンスアンプはセンスアンプ選択信号か列デコーダ
の選択信号かによって制御され、第2のセンスアンプは
列デコーダの選択信号によって制御される。したがって
、情報の読み出し時にはセンスアンプ選択信号によって
選択された複数個の第1のセンスアンプと列デコーダの
選択信号によって選択されたビット線に接続する第1.
第2のセンスアンプのみが動作し、これらの限定された
数のセンスアンプを動作させるのに必要な電力のみ消費
される。
〈実施例〉
次に、本発明の実施例について図面を参照して説明する
。第1図は本発明の一実施例である0本実施例ではビッ
ト線が2分割されており、ビット線を2分割する位置と
その右側の各々に第1のセンスアンプS3、S4と入出
力スイッチトランジスタT3〜T6をそれぞれ配し、こ
のビット線と入出力バス4.5との間に第2のセンスア
ンプS2と入出力スイッチトランジスタTl、T2とを
配する。
。第1図は本発明の一実施例である0本実施例ではビッ
ト線が2分割されており、ビット線を2分割する位置と
その右側の各々に第1のセンスアンプS3、S4と入出
力スイッチトランジスタT3〜T6をそれぞれ配し、こ
のビット線と入出力バス4.5との間に第2のセンスア
ンプS2と入出力スイッチトランジスタTl、T2とを
配する。
次に読み出しサイクルの動作を説明する0行デコーダ1
によりワード線Wが選択されると、ワード線Wによって
選択されたメモリセルMの情報とダミーワード線DWに
よって選択されたダミーセルDMの情報とに対応した電
圧差を第1のセンスアンプS3で増幅する。この時、セ
ンスアンプイネーブル信号SAEおよびこの第1のセン
スアンプS3に供給されるセンスアンプ選択信号SEL
のみとがハイレベルであり、その結果、第6図に示すよ
うに第1のセンスアンプS3を構成するトランジスタ2
0.21が活性化されて動作する。
によりワード線Wが選択されると、ワード線Wによって
選択されたメモリセルMの情報とダミーワード線DWに
よって選択されたダミーセルDMの情報とに対応した電
圧差を第1のセンスアンプS3で増幅する。この時、セ
ンスアンプイネーブル信号SAEおよびこの第1のセン
スアンプS3に供給されるセンスアンプ選択信号SEL
のみとがハイレベルであり、その結果、第6図に示すよ
うに第1のセンスアンプS3を構成するトランジスタ2
0.21が活性化されて動作する。
一方、他の第1のセンスアンプS4はセンスアンプ選択
信号SE2がローレベルなので動作しない。
信号SE2がローレベルなので動作しない。
次に、列デコーダ選択信号Yにより、ビット線り。
DBが選択され、また第5図で示されている第2のセン
スアンプS2のトランジスタ22.23が活性化される
。したがって、第1のセンスアンプS4と第2のセンス
アンプS2と入出力スイッチトランジスタT1〜T6が
動作して、このメモリセルMの情報が入出力バス4.5
に転送される。
スアンプS2のトランジスタ22.23が活性化される
。したがって、第1のセンスアンプS4と第2のセンス
アンプS2と入出力スイッチトランジスタT1〜T6が
動作して、このメモリセルMの情報が入出力バス4.5
に転送される。
上述した実施例はビット線を2分割したものであるが、
第2図に示すように3分割でもよく、よって、これはビ
ット線の3以上の複数分割にも適応できる。
第2図に示すように3分割でもよく、よって、これはビ
ット線の3以上の複数分割にも適応できる。
〈発明の効果〉
以上説明したように本発明は、第1のセンスアンプはメ
モリセルの情報の差動増幅するのみで。
モリセルの情報の差動増幅するのみで。
従来のように入出力バスへの転送増幅はいらない。
しかも、ビット線の多分割によって第1のセンスアンプ
の受は持つビット線の寄生容量も小さくなるので、この
第1のセンスアンプは小さくなり、消4!電力が少なく
なる。また、ワード線により選択されたメモリセルを含
む分割後のビット線を受は持つ第1のセンスアンプのみ
動作し、他の第1のセンスアンプは動作しない6次に、
列デコーダ選択信号によって選択されるビット線に接続
する第1.2のセンスアンプのみが動作する。
の受は持つビット線の寄生容量も小さくなるので、この
第1のセンスアンプは小さくなり、消4!電力が少なく
なる。また、ワード線により選択されたメモリセルを含
む分割後のビット線を受は持つ第1のセンスアンプのみ
動作し、他の第1のセンスアンプは動作しない6次に、
列デコーダ選択信号によって選択されるビット線に接続
する第1.2のセンスアンプのみが動作する。
よって、第1のセンスアンプを選択的に動作させ、第2
のセンスアンプを1個のみ動作させることによって、消
費電力を減らすことができる効果がある。
のセンスアンプを1個のみ動作させることによって、消
費電力を減らすことができる効果がある。
リフレッシュ時には第1のセンスアンプ全てを同時に動
作させることも1分割して動作させることもできる効果
がある。
作させることも1分割して動作させることもできる効果
がある。
第1図は本発明の一実施例の構成を示すブロック図、
第2図は本発明の実施例の変形例を示すブロック図、
第3図は従来の半導体記憶装置のメモリセル周辺部を示
すブロック図、 第4図は従来の半導体記憶装置のセンスアンプの構成を
示す電気回路図、 第5図は一実施例の第2のセンスアンプを示す1・・・
・行デコーダ回路、 2・・・・列デコーダ回路。 3・・・・ダミーワード回路、 D、DB・・・・ビット線。 DM・・・・ダミーセル、 DW・・・・ダミーワード線。 4.5・・・・入出力バス、 M・・・・メモリセル、 Sl・・・・センスアンプ、 83〜S7・・・第1のセンスアンプ、S2・・・・第
2のセンスアンプ、 SAE・・・・センスアンプイネーブル信号。 SEI〜SE5 ・・・・センスアンプ選択信号。 T1〜T12 ・・・・入出力スイッチトランジスタ、W・・・・ワー
ド線、 Y・・・・列デコーダの選択信号。
すブロック図、 第4図は従来の半導体記憶装置のセンスアンプの構成を
示す電気回路図、 第5図は一実施例の第2のセンスアンプを示す1・・・
・行デコーダ回路、 2・・・・列デコーダ回路。 3・・・・ダミーワード回路、 D、DB・・・・ビット線。 DM・・・・ダミーセル、 DW・・・・ダミーワード線。 4.5・・・・入出力バス、 M・・・・メモリセル、 Sl・・・・センスアンプ、 83〜S7・・・第1のセンスアンプ、S2・・・・第
2のセンスアンプ、 SAE・・・・センスアンプイネーブル信号。 SEI〜SE5 ・・・・センスアンプ選択信号。 T1〜T12 ・・・・入出力スイッチトランジスタ、W・・・・ワー
ド線、 Y・・・・列デコーダの選択信号。
Claims (2)
- (1)各々が複数区間で構成される複数のビット線対と
、各区間にそれぞれ接続された複数のメモリセルと、各
区間に対応して設けられ選択されたメモリセルから読み
出された情報に対応する電圧と参照電圧との電圧差を増
幅する第1のセンスアンプと、互いに隣接する区間の間
にそれぞれ設けられ選択されたメモリセルが接続されて
いるビット線対の区間を電気的に接続する入出力スイッ
チトランジスタと、各ビット線対に対応して設けられて
おり選択されたメモリセルが接続されているビット線対
の電圧差を増幅する第2のセンスアンプと、各第2のセ
ンスアンプと入出力バスとの間にそれぞれ設けられ第2
のセンスアンプで増幅された電圧差を入出力バスに伝達
させる入出力スイッチトランジスタとを有することを特
徴とする半導体記憶装置。 - (2)前記第1のセンスアンプはセンスアンプ選択信号
と前記入出力スイッチトランジスタに接続する列デコー
ダ回路の同一信号によって制御され、第2のセンスアン
プは前記列デコーダ回路の同一信号によって制御される
特許請求の範囲第1項記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61309763A JPS63161596A (ja) | 1986-12-25 | 1986-12-25 | 半導体記憶装置 |
EP87119215A EP0282650B1 (en) | 1986-12-25 | 1987-12-24 | Semiconductor memory with cell arrangement |
DE8787119215T DE3779618T2 (de) | 1986-12-25 | 1987-12-24 | Halbleiterspeicher mit zellenanordnung. |
US07/138,482 US4875193A (en) | 1986-12-25 | 1987-12-28 | Semiconductor memory with improved cell arrangement |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61309763A JPS63161596A (ja) | 1986-12-25 | 1986-12-25 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63161596A true JPS63161596A (ja) | 1988-07-05 |
Family
ID=17996977
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61309763A Pending JPS63161596A (ja) | 1986-12-25 | 1986-12-25 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4875193A (ja) |
EP (1) | EP0282650B1 (ja) |
JP (1) | JPS63161596A (ja) |
DE (1) | DE3779618T2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR910009444B1 (ko) * | 1988-12-20 | 1991-11-16 | 삼성전자 주식회사 | 반도체 메모리 장치 |
KR940007639B1 (ko) * | 1991-07-23 | 1994-08-22 | 삼성전자 주식회사 | 분할된 입출력 라인을 갖는 데이타 전송회로 |
US5732010A (en) * | 1992-09-22 | 1998-03-24 | Kabushiki Kaisha Toshiba | Dynamic random access memory device with the combined open/folded bit-line pair arrangement |
US5796671A (en) | 1996-03-01 | 1998-08-18 | Wahlstrom; Sven E. | Dynamic random access memory |
JP5404584B2 (ja) * | 2010-11-19 | 2014-02-05 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5942399B2 (ja) * | 1979-12-21 | 1984-10-15 | 株式会社日立製作所 | メモリ装置 |
EP0166642A3 (en) * | 1984-05-30 | 1989-02-22 | Fujitsu Limited | Block-divided semiconductor memory device having divided bit lines |
JPS6194296A (ja) * | 1984-10-16 | 1986-05-13 | Fujitsu Ltd | 半導体記憶装置 |
EP0180054A3 (en) * | 1984-10-31 | 1988-05-11 | Texas Instruments Incorporated | Dual ended adaptive folded bitline scheme |
US4745577A (en) * | 1984-11-20 | 1988-05-17 | Fujitsu Limited | Semiconductor memory device with shift registers for high speed reading and writing |
-
1986
- 1986-12-25 JP JP61309763A patent/JPS63161596A/ja active Pending
-
1987
- 1987-12-24 DE DE8787119215T patent/DE3779618T2/de not_active Expired - Fee Related
- 1987-12-24 EP EP87119215A patent/EP0282650B1/en not_active Expired - Lifetime
- 1987-12-28 US US07/138,482 patent/US4875193A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US4875193A (en) | 1989-10-17 |
EP0282650B1 (en) | 1992-06-03 |
EP0282650A1 (en) | 1988-09-21 |
DE3779618T2 (de) | 1993-01-21 |
DE3779618D1 (de) | 1992-07-09 |
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