JPS63161596A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JPS63161596A
JPS63161596A JP61309763A JP30976386A JPS63161596A JP S63161596 A JPS63161596 A JP S63161596A JP 61309763 A JP61309763 A JP 61309763A JP 30976386 A JP30976386 A JP 30976386A JP S63161596 A JPS63161596 A JP S63161596A
Authority
JP
Japan
Prior art keywords
sense amplifier
input
bit line
selection signal
column decoder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61309763A
Other languages
English (en)
Inventor
Machio Segawa
真知夫 瀬川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to DE8787119215T priority patent/DE3779618T2/de
Priority to EP87119215A priority patent/EP0282650B1/en
Priority to US07/138,482 priority patent/US4875193A/en
Publication of JPS63161596A publication Critical patent/JPS63161596A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体記憶装置に係り、特にダイナミックラン
ダムアクセスメモリ（以下、ＲＡＭ）のセンスアンプに
関する。
〈従来の技術〉 従来、第３図に示すように、折り返しビット線り、ＤＢ
の一端にのみセンスアンプＳ１を配し、ワード線Ｗによ
り選択されたメモリセルＭの情報がビット線りに、他方
のビット線ＤＢにはダミーセルＭＤの情報が伝えられ、
この情報の差を第４図に詳示されているセンスアンプＳ
１で差動増幅し、列デコーダ２の選択信号Ｙによりオン
した入出力スイッチトランジスタＴ１、Ｔ２を介して。
入出力バス４，５に伝えられる。また、ワード線Ｗによ
り選択された他のメモリセルの情報はセンスアンプで差
動増幅されるが、対応する入出力スイッチトランジスタ
がオフしているので、入出力バス４．５には伝えられな
い。
〈発明の解決しようとする問題点〉 上述した従来の半導体記憶装置では、現在、高集積度化
を図ろうとすると、一本のビット線に接続されるメモリ
セルの数が増加し、その結果、ビット線が長くなり寄生
容量が増加して、センスアンプの感度が悪くなるという
難点がある。
上記難点の対策としては、ビット線を多分割して寄生容
量を減少させる方法が提案されているが。
ビット線を多分割すると入出力バス４．５に接続するた
めの人出力スイッチトランジスタの数を増加させねばな
らず、入出力スイッチトランジスタによる入出力バス４
，５の寄生容量が増加する。
そのために、全てのセンスアンプが単にメモリセルとダ
ミーセルとの情報差を差動増幅するだけではなく、入出
力バスにデータを転送するために一層の増幅を必要とし
ており、ビット線の多分割に応じてセンスアンプの数も
増加させる必要があり、消費電力が大幅に増大するとい
う問題点があった。
したがって、本発明の目的は半導体記憶装置の消費電力
を低下させることである。
〈問題点を解決するための手段〉 本発明は、各々が複数区間で構成される複数のビット線
対と、各区間にそれぞれ接続された複数のメモリセルと
、各区間に対応して設けられ選択されたメモリセルから
読み出された情報に対応する電圧と参照電圧との電圧差
を増幅する第１のセンスアンプと、互いに隣接する区間
の間にそれぞれ設けられ選択されたメモリセルが接続さ
れているビット線対の区間を電気的に接続する入出力ス
イッチトランジスタと、各ビット線対に対応して設けら
れており選択されたメモリセルが接続されているビット
線対の電圧差を増幅する第２のセンスアンプと、各第２
のセンスアンプと入出力バスとの間にそれぞれ設けられ
第２のセンスアンプで増幅された電圧差を入出力バスに
伝達させる入出力スイッチトランジスタとを有すること
を特徴としている。
〈作用〉 本発明はビット線対を複数の区間に分割する位置にメモ
リセルの情報を差動増幅する第１のセンスアンプを配し
、このビット線対のいずれか一端に入出力バスに転送す
る増幅を受は持つ第２のセンスアンプを配している。第
１のセンスアンプはセンスアンプ選択信号か列デコーダ
の選択信号かによって制御され、第２のセンスアンプは
列デコーダの選択信号によって制御される。したがって
、情報の読み出し時にはセンスアンプ選択信号によって
選択された複数個の第１のセンスアンプと列デコーダの
選択信号によって選択されたビット線に接続する第１．
第２のセンスアンプのみが動作し、これらの限定された
数のセンスアンプを動作させるのに必要な電力のみ消費
される。
〈実施例〉 次に、本発明の実施例について図面を参照して説明する
。第１図は本発明の一実施例である０本実施例ではビッ
ト線が２分割されており、ビット線を２分割する位置と
その右側の各々に第１のセンスアンプＳ３、Ｓ４と入出
力スイッチトランジスタＴ３〜Ｔ６をそれぞれ配し、こ
のビット線と入出力バス４．５との間に第２のセンスア
ンプＳ２と入出力スイッチトランジスタＴｌ、Ｔ２とを
配する。
次に読み出しサイクルの動作を説明する０行デコーダ１
によりワード線Ｗが選択されると、ワード線Ｗによって
選択されたメモリセルＭの情報とダミーワード線ＤＷに
よって選択されたダミーセルＤＭの情報とに対応した電
圧差を第１のセンスアンプＳ３で増幅する。この時、セ
ンスアンプイネーブル信号ＳＡＥおよびこの第１のセン
スアンプＳ３に供給されるセンスアンプ選択信号ＳＥＬ
のみとがハイレベルであり、その結果、第６図に示すよ
うに第１のセンスアンプＳ３を構成するトランジスタ２
０．２１が活性化されて動作する。
一方、他の第１のセンスアンプＳ４はセンスアンプ選択
信号ＳＥ２がローレベルなので動作しない。
次に、列デコーダ選択信号Ｙにより、ビット線り。
ＤＢが選択され、また第５図で示されている第２のセン
スアンプＳ２のトランジスタ２２．２３が活性化される
。したがって、第１のセンスアンプＳ４と第２のセンス
アンプＳ２と入出力スイッチトランジスタＴ１〜Ｔ６が
動作して、このメモリセルＭの情報が入出力バス４．５
に転送される。
上述した実施例はビット線を２分割したものであるが、
第２図に示すように３分割でもよく、よって、これはビ
ット線の３以上の複数分割にも適応できる。
〈発明の効果〉 以上説明したように本発明は、第１のセンスアンプはメ
モリセルの情報の差動増幅するのみで。
従来のように入出力バスへの転送増幅はいらない。
しかも、ビット線の多分割によって第１のセンスアンプ
の受は持つビット線の寄生容量も小さくなるので、この
第１のセンスアンプは小さくなり、消４！電力が少なく
なる。また、ワード線により選択されたメモリセルを含
む分割後のビット線を受は持つ第１のセンスアンプのみ
動作し、他の第１のセンスアンプは動作しない６次に、
列デコーダ選択信号によって選択されるビット線に接続
する第１．２のセンスアンプのみが動作する。
よって、第１のセンスアンプを選択的に動作させ、第２
のセンスアンプを１個のみ動作させることによって、消
費電力を減らすことができる効果がある。
リフレッシュ時には第１のセンスアンプ全てを同時に動
作させることも１分割して動作させることもできる効果
がある。
【図面の簡単な説明】
第１図は本発明の一実施例の構成を示すブロック図、 第２図は本発明の実施例の変形例を示すブロック図、 第３図は従来の半導体記憶装置のメモリセル周辺部を示
すブロック図、 第４図は従来の半導体記憶装置のセンスアンプの構成を
示す電気回路図、 第５図は一実施例の第２のセンスアンプを示す１・・・
・行デコーダ回路、 ２・・・・列デコーダ回路。 ３・・・・ダミーワード回路、 Ｄ、ＤＢ・・・・ビット線。 ＤＭ・・・・ダミーセル、 ＤＷ・・・・ダミーワード線。 ４．５・・・・入出力バス、 Ｍ・・・・メモリセル、 Ｓｌ・・・・センスアンプ、 ８３〜Ｓ７・・・第１のセンスアンプ、Ｓ２・・・・第
２のセンスアンプ、 ＳＡＥ・・・・センスアンプイネーブル信号。 ＳＥＩ〜ＳＥ５ ・・・・センスアンプ選択信号。 Ｔ１〜Ｔ１２ ・・・・入出力スイッチトランジスタ、Ｗ・・・・ワー
ド線、 Ｙ・・・・列デコーダの選択信号。

Claims (2)

    【特許請求の範囲】
  1. （１）各々が複数区間で構成される複数のビット線対と
    、各区間にそれぞれ接続された複数のメモリセルと、各
    区間に対応して設けられ選択されたメモリセルから読み
    出された情報に対応する電圧と参照電圧との電圧差を増
    幅する第１のセンスアンプと、互いに隣接する区間の間
    にそれぞれ設けられ選択されたメモリセルが接続されて
    いるビット線対の区間を電気的に接続する入出力スイッ
    チトランジスタと、各ビット線対に対応して設けられて
    おり選択されたメモリセルが接続されているビット線対
    の電圧差を増幅する第２のセンスアンプと、各第２のセ
    ンスアンプと入出力バスとの間にそれぞれ設けられ第２
    のセンスアンプで増幅された電圧差を入出力バスに伝達
    させる入出力スイッチトランジスタとを有することを特
    徴とする半導体記憶装置。
  2. （２）前記第１のセンスアンプはセンスアンプ選択信号
    と前記入出力スイッチトランジスタに接続する列デコー
    ダ回路の同一信号によって制御され、第２のセンスアン
    プは前記列デコーダ回路の同一信号によって制御される
    特許請求の範囲第１項記載の半導体記憶装置。
JP61309763A 1986-12-25 1986-12-25 半導体記憶装置 Pending JPS63161596A (ja)

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JP61309763A JPS63161596A (ja) 1986-12-25 1986-12-25 半導体記憶装置
DE8787119215T DE3779618T2 (de) 1986-12-25 1987-12-24 Halbleiterspeicher mit zellenanordnung.
EP87119215A EP0282650B1 (en) 1986-12-25 1987-12-24 Semiconductor memory with cell arrangement
US07/138,482 US4875193A (en) 1986-12-25 1987-12-28 Semiconductor memory with improved cell arrangement

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ID=17996977

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US (1) US4875193A (ja)
EP (1) EP0282650B1 (ja)
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EP0282650A1 (en) 1988-09-21
US4875193A (en) 1989-10-17
DE3779618D1 (de) 1992-07-09
DE3779618T2 (de) 1993-01-21
EP0282650B1 (en) 1992-06-03

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