JPH0563878B2 - - Google Patents
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- Publication number
- JPH0563878B2 JPH0563878B2 JP61078624A JP7862486A JPH0563878B2 JP H0563878 B2 JPH0563878 B2 JP H0563878B2 JP 61078624 A JP61078624 A JP 61078624A JP 7862486 A JP7862486 A JP 7862486A JP H0563878 B2 JPH0563878 B2 JP H0563878B2
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- switch transistors
- selection signal
- column selection
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に情報の読
出し、書込みが任意の記憶番地に対して、随時、
等速で可能な半導体記憶装置に関する。
出し、書込みが任意の記憶番地に対して、随時、
等速で可能な半導体記憶装置に関する。
従来のこの種の半導体記憶装置について図面を
参照して説明する。
参照して説明する。
第３図に一例を示すように従来のこの種の半導
体記憶装置においては、組をなす二本のデイジツ
ト線Ｄ・の一端にのみセンスアンプＳ１が配置
されていた。
体記憶装置においては、組をなす二本のデイジツ
ト線Ｄ・の一端にのみセンスアンプＳ１が配置
されていた。
行デコーダ１により一本のワード線Ｗを介して
選択された全てのメモリセルＭの情報が各組のデ
イジツト線Ｄまたはに伝えられ、これらの情報
がセンスアンプS1で差動増幅され、その差動増幅
出力は各組のデイジツト線Ｄおよびに伝えられ
る。列デコーダ２は一つの列選択信号Ｙにより一
組のデイジツト線Ｄ・にそれぞれ直列に接続さ
れたスイツチトランジスタT1・T2をオンにする。
これらスイツチトランジスタT1・T2を介して一
組のデイジツト線Ｄ・の情報が入出力バスＩ／
Ｏ・／Ｏに伝えられる。ワード線Ｗにより選択
されたその他のメモリセルＭの情報もセンスアン
プＳ１で差動増幅されるが、これら情報に対応す
るスイツチトランジスタT1・T2がオフであるた
め入出力バスＩ／Ｏ・／Ｏには伝えられない。
選択された全てのメモリセルＭの情報が各組のデ
イジツト線Ｄまたはに伝えられ、これらの情報
がセンスアンプS1で差動増幅され、その差動増幅
出力は各組のデイジツト線Ｄおよびに伝えられ
る。列デコーダ２は一つの列選択信号Ｙにより一
組のデイジツト線Ｄ・にそれぞれ直列に接続さ
れたスイツチトランジスタT1・T2をオンにする。
これらスイツチトランジスタT1・T2を介して一
組のデイジツト線Ｄ・の情報が入出力バスＩ／
Ｏ・／Ｏに伝えられる。ワード線Ｗにより選択
されたその他のメモリセルＭの情報もセンスアン
プＳ１で差動増幅されるが、これら情報に対応す
るスイツチトランジスタT1・T2がオフであるた
め入出力バスＩ／Ｏ・／Ｏには伝えられない。
第３図に示す従来例を高集積度化すると、一本
のデイジツト線Ｄまたはに接続されるメモリセ
ルＭの数が増加し、そのため寄生容量が増加して
センスアンプＳ１の感度が悪くなる。この問題を
解決するため、デイジツト線Ｄ・を多分割して
寄生容量を減少させるということが行われる。し
かし、デイジツト線Ｄ・の多分割により、入出
力バスＩ／Ｏ・／Ｏにつながるスイツチトラン
ジスタT1・T2の数も増加するため、入出力バス
Ｉ／Ｏ・／Ｏの寄生容量が増加する。よつて、
センスアンプ１はメモリセルＭの情報を差動増幅
するのに加えて、情報を入出力バスＩ／Ｏ・／
Ｏに転送するために増幅することが必要となる。
高集積度化とデイジツト線Ｄ・の多分割とによ
り、センスアンプＳ１の消費電力中、メモリセル
Ｍの情報の差動増幅のための分と入出力バスＩ／
Ｏ・／Ｏへの転送のための増幅の分とが等しく
なるか、あるいは後者の方が大きくなる。
のデイジツト線Ｄまたはに接続されるメモリセ
ルＭの数が増加し、そのため寄生容量が増加して
センスアンプＳ１の感度が悪くなる。この問題を
解決するため、デイジツト線Ｄ・を多分割して
寄生容量を減少させるということが行われる。し
かし、デイジツト線Ｄ・の多分割により、入出
力バスＩ／Ｏ・／Ｏにつながるスイツチトラン
ジスタT1・T2の数も増加するため、入出力バス
Ｉ／Ｏ・／Ｏの寄生容量が増加する。よつて、
センスアンプ１はメモリセルＭの情報を差動増幅
するのに加えて、情報を入出力バスＩ／Ｏ・／
Ｏに転送するために増幅することが必要となる。
高集積度化とデイジツト線Ｄ・の多分割とによ
り、センスアンプＳ１の消費電力中、メモリセル
Ｍの情報の差動増幅のための分と入出力バスＩ／
Ｏ・／Ｏへの転送のための増幅の分とが等しく
なるか、あるいは後者の方が大きくなる。
列選択信号Ｙにより選択されたデイジツト線
Ｄ・に対応する一つのセンスアンプＳ１のみが
このとき動作していれば十分であるが、第３図に
示す従来例ではその他の全てのセンスアンプＳ１
も動作している。
Ｄ・に対応する一つのセンスアンプＳ１のみが
このとき動作していれば十分であるが、第３図に
示す従来例ではその他の全てのセンスアンプＳ１
も動作している。
以上説明したように従来の半導体記憶装置は、
動作する必要のないセンスアンプも全て動作する
ので消費電力が大きいという欠点がある。
動作する必要のないセンスアンプも全て動作する
ので消費電力が大きいという欠点がある。
本発明の目的は、上記欠点を解消して消費電力
の小さい半導体記憶装置を供給することにある。
の小さい半導体記憶装置を供給することにある。
本発明の半導体記憶装置は、第一のセンスアン
プと、この第一のセンスアンプの差動端子のそれ
ぞれにそれぞれの一方の端が接続されて組をなす
二本のデイジツト線と、これら二本のデイジツト
線のそれぞれと１対１に対応し、列選択信号によ
つてオンオフ制御される二つの第一のスイツチト
ランジスタと、これら二つの第一のスイツチトラ
ンジスタのそれぞれを直列に介して差動端子のそ
れぞれが前記二本のデイジツト線のそれぞれの他
方の端に接続され、前記列選択信号によつて動
作・非動作が制御される第二のセンスアンプと、
この第二のセンスアンプの前記差動端子のそれぞ
れを挟んで前記第一のスイツチトランジスタのそ
れぞれと直列に接続され、前記列選択信号によつ
てオンオフ制御される二つの第二のスイツチトラ
ンジスタとを備えて構成される。
プと、この第一のセンスアンプの差動端子のそれ
ぞれにそれぞれの一方の端が接続されて組をなす
二本のデイジツト線と、これら二本のデイジツト
線のそれぞれと１対１に対応し、列選択信号によ
つてオンオフ制御される二つの第一のスイツチト
ランジスタと、これら二つの第一のスイツチトラ
ンジスタのそれぞれを直列に介して差動端子のそ
れぞれが前記二本のデイジツト線のそれぞれの他
方の端に接続され、前記列選択信号によつて動
作・非動作が制御される第二のセンスアンプと、
この第二のセンスアンプの前記差動端子のそれぞ
れを挟んで前記第一のスイツチトランジスタのそ
れぞれと直列に接続され、前記列選択信号によつ
てオンオフ制御される二つの第二のスイツチトラ
ンジスタとを備えて構成される。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロツク図、
第２図ａ，ｂは、第１図におけるセンスアンプＳ
２・Ｓ３を示す回路図である。
第２図ａ，ｂは、第１図におけるセンスアンプＳ
２・Ｓ３を示す回路図である。
第２図ａに図示すように、センスアンプＳ２の
二つの差動端子のそれぞれにデイジツト線Ｄ・
の一端が接続され、これらデイジツト線Ｄ・が
一つの組をなしている。センスアンプＳ２の共通
端子にはセンスアンプイネーブル信号SAE（第１
図では省略した）が加えられ、センスアンプイネ
ーブル信号SAE入力時のみセンスアンプＳ２が
動作する。デイジツト線Ｄ・とワード線Ｗの交
点にメモリセルＭが配置される。各ワード線Ｗは
行デコーダ１に接続されている。第２図ｂに図示
するように、一組のデイジツト線Ｄ・の他端が
それぞれスイツチトランジスタT3・T4を直列に
介してセンスアンプＳ３の二つの差動端子のそれ
ぞれに接続されている。またこれら差動端子のそ
れぞれはスイツチトランジスタT1・T2をそれぞ
れ直列に介して入出力バスＩ／Ｏ・／Ｏに接続
されている。これらスイツチトランジスタT1〜
T4は列選択信号Ｙによりオンオフ制御されるの
で、列デコーダ２により列選択信号Ｙが選択され
ていないセンスアンプＳ３に対応するデイジツト
線Ｄ・は入出力バスＩ／Ｏ・／Ｏに接続され
ない。センスアンプＳ３の共通端子にはトランジ
スタT5を介してセンスアンプイネーブル信号
SAEが加えられ、トランジスタT5も列選択信号
Ｙによりオンオフ制御されるので、列選択信号Ｙ
が選択されていないセンスアンプＳ３はセンスア
ンプイネーブル信号SAE入力時にも動作しない。
二つの差動端子のそれぞれにデイジツト線Ｄ・
の一端が接続され、これらデイジツト線Ｄ・が
一つの組をなしている。センスアンプＳ２の共通
端子にはセンスアンプイネーブル信号SAE（第１
図では省略した）が加えられ、センスアンプイネ
ーブル信号SAE入力時のみセンスアンプＳ２が
動作する。デイジツト線Ｄ・とワード線Ｗの交
点にメモリセルＭが配置される。各ワード線Ｗは
行デコーダ１に接続されている。第２図ｂに図示
するように、一組のデイジツト線Ｄ・の他端が
それぞれスイツチトランジスタT3・T4を直列に
介してセンスアンプＳ３の二つの差動端子のそれ
ぞれに接続されている。またこれら差動端子のそ
れぞれはスイツチトランジスタT1・T2をそれぞ
れ直列に介して入出力バスＩ／Ｏ・／Ｏに接続
されている。これらスイツチトランジスタT1〜
T4は列選択信号Ｙによりオンオフ制御されるの
で、列デコーダ２により列選択信号Ｙが選択され
ていないセンスアンプＳ３に対応するデイジツト
線Ｄ・は入出力バスＩ／Ｏ・／Ｏに接続され
ない。センスアンプＳ３の共通端子にはトランジ
スタT5を介してセンスアンプイネーブル信号
SAEが加えられ、トランジスタT5も列選択信号
Ｙによりオンオフ制御されるので、列選択信号Ｙ
が選択されていないセンスアンプＳ３はセンスア
ンプイネーブル信号SAE入力時にも動作しない。
行デコーダ１により一本のワード線Ｗを介して
選択された全てのメモリセルＭの情報が各組のデ
イジツト線Ｄまたはに伝えられ、センスアンプ
イネーブル信号SAEの入力時にこれらの情報が
センスアンプＳ２で差動増幅され、その差動増幅
出力は各組のデイジツト線Ｄおよびに伝えられ
る。列デコーダ２は一つの列選択信号Ｙにより、
一組のデイジツト線Ｄ・に接続されたスイツチ
トランジスタT1〜T4とこれらスイツチトランジ
スタに接続されたセンスアンプ３のトランジスタ
T5とをオンする。その結果、列選択信号Ｙに対
応するデイジツト線Ｄ・の情報がセンスアンプ
イネーブル信号SAEの入力時にセンスアンプＳ
３により増幅されて入出力バスＩ／Ｏ・／Ｏに
伝えられる。
選択された全てのメモリセルＭの情報が各組のデ
イジツト線Ｄまたはに伝えられ、センスアンプ
イネーブル信号SAEの入力時にこれらの情報が
センスアンプＳ２で差動増幅され、その差動増幅
出力は各組のデイジツト線Ｄおよびに伝えられ
る。列デコーダ２は一つの列選択信号Ｙにより、
一組のデイジツト線Ｄ・に接続されたスイツチ
トランジスタT1〜T4とこれらスイツチトランジ
スタに接続されたセンスアンプ３のトランジスタ
T5とをオンする。その結果、列選択信号Ｙに対
応するデイジツト線Ｄ・の情報がセンスアンプ
イネーブル信号SAEの入力時にセンスアンプＳ
３により増幅されて入出力バスＩ／Ｏ・／Ｏに
伝えられる。
一つのメモリセルＭの情報を入出力バスＩ／
Ｏ・／Ｏに転送する際全てのセンスアンプＳ２
とそのメモリセルＭに対応する一つのセンスアン
プＳ３が動作する。
Ｏ・／Ｏに転送する際全てのセンスアンプＳ２
とそのメモリセルＭに対応する一つのセンスアン
プＳ３が動作する。
センスアンプＳ３は寄生容量の大きい入出力バ
スＩ／Ｏ・／Ｏを駆動する必要があるため消費
電力が大きくなるが、一時期に一つしか動作しな
い。
スＩ／Ｏ・／Ｏを駆動する必要があるため消費
電力が大きくなるが、一時期に一つしか動作しな
い。
センスアンプＳ２は、メモリセルＭの情報を差
動増幅するのみでよく、寄生容量の大きい入出力
バスＩ／Ｏ・／Ｏを駆動する必要はないので消
費電力はきわめて小さく、全てのセンスアンプＳ
２の消費電力の総和も一つのセンスアンプＳ３の
消費電力と較べて無視できる。
動増幅するのみでよく、寄生容量の大きい入出力
バスＩ／Ｏ・／Ｏを駆動する必要はないので消
費電力はきわめて小さく、全てのセンスアンプＳ
２の消費電力の総和も一つのセンスアンプＳ３の
消費電力と較べて無視できる。
以上詳細に説明したように本発明の半導体記憶
装置は、第一のセンスアンプにメモリセルの情報
の差動増幅のみを行わせしめることにより第一の
センスアンプの消費電力を小さくし、第一のセン
スアンプにより差動増幅された情報を入出力バス
に転送する第二のセンスアンプのうち列選択信号
で選択された一つのみしか差動させないので、消
費電力が小さいという効果がある。
装置は、第一のセンスアンプにメモリセルの情報
の差動増幅のみを行わせしめることにより第一の
センスアンプの消費電力を小さくし、第一のセン
スアンプにより差動増幅された情報を入出力バス
に転送する第二のセンスアンプのうち列選択信号
で選択された一つのみしか差動させないので、消
費電力が小さいという効果がある。
第１図は本発明の半導体記憶装置の一実施例を
示すブロツク図、第２図ａ，ｂは第１図における
センスアンプＳ２，Ｓ３を示す回路図、第３図は
従来の半導体記憶装置の一例を示すブロツク図で
ある。 １……行デコーダ、２……列デコーダ、Ｄ・
……デイジツト線、Ｉ／Ｏ・／Ｏ……入出力バ
ス、Ｍ……メモリセル、Ｓ２，Ｓ３……センスア
ンプ、T1〜T4……スイツチトランジスタ、Ｗ…
…ワード線、Ｙ……列選択信号。
示すブロツク図、第２図ａ，ｂは第１図における
センスアンプＳ２，Ｓ３を示す回路図、第３図は
従来の半導体記憶装置の一例を示すブロツク図で
ある。 １……行デコーダ、２……列デコーダ、Ｄ・
……デイジツト線、Ｉ／Ｏ・／Ｏ……入出力バ
ス、Ｍ……メモリセル、Ｓ２，Ｓ３……センスア
ンプ、T1〜T4……スイツチトランジスタ、Ｗ…
…ワード線、Ｙ……列選択信号。
Claims (1)
- 【特許請求の範囲】 １ 第一のセンスアンプと、 この第一のセンスアンプの差動端子のそれぞれ
にそれぞれの一方の端が接続されて組をなす二本
のデイジツト線と、 これら二本のデイジツト線のそれぞれと１対１
に対応し、列選択信号によつてオンオフ制御され
る二つの第一のスイツチトランジスタと、 これら二つの第一のスイツチトランジスタのそ
れぞれを直列に介して差動端子のそれぞれが前記
二本のデイジツト線のそれぞれの他方の端に接続
され、前記列選択信号によつて動作・非動作が制
御される第二のセンスアンプと、 この第二のセンスアンプの前記差動端子のそれ
ぞれを挟んで前記第一のスイツチトランジスタの
それぞれと直列に接続され、前記列選択信号によ
つてオンオフ制御される二つの第二のスイツチト
ランジスタと を備えることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61078624A JPS62234292A (ja) | 1986-04-04 | 1986-04-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61078624A JPS62234292A (ja) | 1986-04-04 | 1986-04-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62234292A JPS62234292A (ja) | 1987-10-14 |
| JPH0563878B2 true JPH0563878B2 (ja) | 1993-09-13 |
Family
ID=13667035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61078624A Granted JPS62234292A (ja) | 1986-04-04 | 1986-04-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62234292A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2599747B2 (ja) * | 1988-03-10 | 1997-04-16 | 沖電気工業株式会社 | 半導体メモリの制御方法 |
| JP2605890B2 (ja) * | 1989-10-18 | 1997-04-30 | 日本電気株式会社 | センス増幅回路 |
| JPH0430385A (ja) * | 1990-05-25 | 1992-02-03 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1986
- 1986-04-04 JP JP61078624A patent/JPS62234292A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62234292A (ja) | 1987-10-14 |
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