JP2599747B2 - 半導体メモリの制御方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、相補型MOSトランジスタ（以下、CMOSとい
う）で構成されたダイナミックRAM（Random Access Mem
ory）等の半導体メモリの制御方法に関するものであ
る。

（従来の技術） 従来、このような分野の技術としては、例えば第２の
ようなものがあつた。以下、その構成を説明する。

第２図は、従来の半導体メモリ、例えばCMOS型ダイナ
ミックRAMの一構成例を示す要部構成図である。

このダイナミックRAMは、メモリアレイ10、センスア
ンプ回路20、コラム（列）選択回路アレイ30、及びデー
タバス読出し書込み回路40を備えている。

メモリアレイ10は、２本のビット線11a,11bからなる
データ伝送用のＭ個ビット線対11、メモリセル選択用の
Ｋ本のワード線12、及びそれらのビット線対11とワード
線12に接続されたデータ格納用のＮ個（＝Ｍ・Ｋ）のメ
モリセル13より構成されている。センスアンプ回路20
は、Ｐチャネル型センスアンプ（以下、Ｐ型センスアン
プという）21、及びＮチャンネル型センスアンプ（以
下、Ｎ型センスアンプという）22よりなり、それぞれビ
ット線対11の数、即ちＭ個づつ設けられている。コラム
選択回路アレイ30は、二つのトランジスタからなるＭ対
のトランスファゲート31a,31b、このトランスファゲー
ト31a,31bのゲートに出力側が接続されるＭ対のコラム
デコーダ選択回路32、及び２本のバス33a,33bよりなる
相補データバス33より構成されている。データ読出し書
込み回路40は、データバス書込み回路41及びデータバス
読出し回路42からなる。

第３図は第２図の動作波形図であり、この図を参照し
つつ第２図の半導体メモリの制御方法を説明する。

読出し動作の場合、Ｋ本のワード線のうちの１本、例
えば12が選択状態となり、その電位が低レベル（以下、
“L"という）から高レベル（以下、“H"という）にな
る。選択されたメモリセル13に接続されたＭ本のビット
線対のうちの例えば11は、第３図の時間t1において、メ
モリセル13の情報に対応して一方のビット線11a（また
は11b）が基準電位Vr1よりやや高いか、あるいは基準電
位Vr1、他方のビット線11b（または11a）が基準電位Vr1
か、あるいは基準電位Vr1よりやや低い電位となる。こ
れをセンスアンプ21,22で読取り、増幅すると、第３図
の時間t2において、ビット線対11は“H"と“L"のフルロ
ジックレベルとなる。この段階でＭ個のコラムデコータ
選択回路のうちの１個、例えば32を選択するため、その
出力を第３図のように立ち上げたとする。相補データバ
ス33はその２本のバス33a,33bが予め基準電位Vr2レベル
に保持されており、コラムデコーダ選択回路32の出力の
立上がりと同時に、ビット線対11のデータがオン状態の
トランスファゲート31a,31bを通して相補データバス33
へと転送され、データバス読出し回路42で増幅されて出
力される。

書込み動作を行うには、入力された書込みデータをデ
ータバス書込み回路41で相補出力とし、相補データバス
33の電位を書替える。読出し動作時と同様、１個のコラ
ムデコータ選択回路、例えば32が選択されているので、
相補データバス33のデータはオン状態のトランスファゲ
ート31a,31bを通してビット線対11の電位を書替える。
ビット線対11の電位は、センスアンプ21,22によって
“H"と“L"のフルロジックレベルとなり、ワード線12の
立ち上がっているメモリセル13の内容を、書込みデータ
に書替える。

（発明が解決しようとする問題点） しかしながら、上記構成の半導体メモリの制御方法で
は、次のような問題点があった。

超LSI（Large Scale Integrated Circuit）メモリの
ようにメモリ容量が大きくなと、ビット数が増大すると
共に、ビット線対11の増大及びその総対数Ｍも増大す
る。センスアンプ回路20では、活性化されるビット線対
全ての充放電を第３図の時間t2で行う必要があるが、そ
の電荷量を電源／グランドへ充放電する時間t2は、セン
スアンプ回路20の電源、グランドまでのインピーダンス
で決まる。つまりセンスアンプ回路20を構成するトラン
ジスタ、及び配線のインピーダンスできまる。そのた
め、メモリ容量が大きくなると共に充放電時間t2が遅延
し、アクセスタイムが長くなる。

充放電時間t2を短くするためには、前記インピーダン
スを小さくすればよいが、集積化する場合のチップ面積
を増大させてしまうばかりでなく、急峻な瞬時電流を流
すことになり、それによってノイズ発生等の弊害を及ぼ
す危険性があった。

本発明は前記従来技術が持っていた課題として、メモ
リ容量増大に伴い充放電時間が長くなつてアクセスタイ
ムが増大する点、及び瞬時電流増大によるノイズ等の弊
害の点について解決した半導体メモリの制御方法を提供
するものである。

（課題を解決するための手段） 本発明は、前記課題を解決するために、データを記憶
する複数のメモリセルと、一方及び他方のビット線より
構成され、前記メモリセルに接続され前記データに基づ
いて電位変化を生じるビット線対であって、制御信号に
応答してオン状態または実質的にオフ状態となるスイッ
チを介して第１の部分対と第２の部分対とに分割された
前記ビット線対と、前記第１の部分対に接続され、第１
導電型（例えば、Ｐ型）のMOSトランジスタから構成さ
れた第１のセンスアンプであって、第１のセンスアンプ
活性化信号に応答して前記第１の部分対の前記一方の電
位のみを増幅する第１のセンスアンプと、前記第２の部
分対に接続され、第２導電型（例えば、Ｎ型）のMOSト
ランジスタから構成された第２のセンスアンプであっ
て、第２のセンスアンプ活性化信号に応答して前記第２
の部分対の前記他方の電位のみを増幅する第２のセンス
アンプと、データバスと、前記データバスと前記第２の
部分対との間に接続され、コラム選択信号に応答して前
記第２の部分対と前記データバスとを接続するトランス
ファゲートとを備えた半導体メモリの制御方法におい
て、次のような制御を行う。

即ち、本発明では、前記スイッチがオン状態で前記ビ
ット線対上に電位変化が生じた後、前記スイッチを実質
的にオフ状態とし、その後、前記第１及び第２のセンス
アンプ活性化信号に応答して前記第１及び第２のセンス
アンプを同時期に活性化することにより、前記第１の部
分対の前記一方のビット線上のみの電位及び前記第２の
部分対の前記他方のビット線上のみの電位を各々増幅す
る。次に、前記トランスファゲートにより前記第２の部
分対と前記データバスとを接続して、前記第２の部分対
上の増幅された電位を前記データバスへ与える。その
後、前記スイッチを再びオン状態とし、前記第１の部分
対の前記一方のビット線上の電位を前記第２の部分対の
前記一方のビット線に与え、前記第２の部分対の前記他
方のビット線上の電位を前記第１の前記他方のビット線
に与える。

（作 用） 本発明によれば、以上のように半導体メモリの制御方
法を構成したので、例えば、データの読出し動作時にお
いて、一方及び他方のビット線を有するビット線対に電
位変化が生じた後、そのビット線対を第１と第２の部分
対に分割するスイッチがオフ状態となり、次いで、第１
のセンスアンプにより、分割された第１の部分対の一方
のビット線上のみの電位が、第２のセンスアンプによ
り、分割された第２の部分対の他方のビット線上のみの
電位が、それぞれ同時期に各々増幅される。そして、第
２のセンスアンプによって増幅された第２の部分対上の
電位が、トランスファゲートを介してデータバスへ送ら
れる。その後、スイッチが再びオン状態となり、第１の
部分対の一方のビット線上の電位が第２の部分対の一方
のビット線に与えられ、第２の部分対の他方のビット線
上の電位が第１の部分対の他方のビット線に与えられ
る。

（実施例） 第１図は、本発明の実施例を示す半導体メモリ、例え
ばCMOS型ダイナミックRAMの要部構成図である。

このダイナミックRAMは、データ格納用のメモリアレ
イ50、ビット線電位を検出、増幅するセンスアンプ回路
60,70、ビット線対選択用のコラム選択回路アレイ80、
及びデータ読出し書込み回路90を備えている。

メモリアレイ50は、各２本のビット線51−1a・51−1
b,51−2a・51−2b…からなるＭ対のビット線対51−1,51
−２…、Ｋ本のワード線52−1,52−２…、及びそれらの
ビット線対51−1,51−２…とワード線52−1,52−２…に
それぞれ接続されたＮ個（＝Ｍ・Ｋ）のメモリセル53−
1,53−2,53−3,53−４…より構成されている。各メモリ
セル53−1,53−2,53−3,53−４…は、電荷転送用のＮチ
ャネル型MOSトランジスタ（以下、NMOSという）53a,…
と、電荷蓄積用の容量53b,…とを備え、そのNMOS53a,…
のゲートがワード線52−1,52−２…に、ソースまたはド
レインが各ビット線対51−1,51−２…のいずれか一方の
ビット線51−1a,51−2a,…（または51−1b,51−2b,…）
にそれぞれ接続され、更にそのNMOS53a,…のドレイまた
はソースが容量53b,…を介してグランドに接続されてい
る。

センスアンプ回路60,70のうち、例えば一方のセンス
アンプ回路60は、ビット線対51−1,51−２…の数、即ち
Ｍ個のＰ型センスアンプ61−1,61−２…を備えている。
各Ｐ型センスアンプ61−1,61−２…は、各ビット線51−
1a・51−1b,51−2a・51−2b間に直列接続された二つの
Ｐチャネル型MOSトランジスタ（以下、PMOSという）61
a,61bを有し、一方のPMOS61aのゲートがビット線51−1
a,51−2aに、他方のPMOS61bのゲートがビット線51−1b,
51−2bにそれぞれ接続され、更にそのPMOS61a,61b間が
センスアンプ活性化信号S1に接続されている。これに対
して他方のセンスアンプ回路70は、ビット線51−1a,51
−1b,51−2a,51−2bにそれぞれ接続されたゲート信号
（制御信号）Ｃでオン，オフ制御されるＭ対のNMOSから
なるスイッチ72−1a,72−1b,72−2a,72−2b…と、この
各スイッチ72−1a,72−1b,72−2a,72−2b…にノード73
−1a,73−1b,73−2a,73−2b…介して接続されたＭ個の
Ｎ型センスアンプ71−1,71−２…とを備えている。各Ｎ
型センスアンプ71−1,71−２…は、各ノード73−1a,73
−1b,73−2a,73−2b端子間に直列接続された二つのNMOS
71a,71bを有し、ドレインがノード73−1bに接続されて
いるNMOS71aのゲートがノード73−1aに接続され、ドレ
インがノード73−1aに接続されているNMOS71bのゲート
がノード73−1bに接続され、更にそのNMOS71a,71bのソ
ースがセンセンスアンプ活性化信号S2に共通接続されて
いる。

コラム選択回路アレイ80は、ノード73−1a,73−1b,73
−2a,73−２…にそれぞれ接続された二つのNMOSからな
るＭ対のトランスファゲート81−1a,81−1b,81−2a,81
−2b…、このトランスファゲート81−1a,81−1b,81−2
a,81−2b…のゲートに接続されたＭ対のコラムデコーダ
選択回路82−1,82−２…、及び前記トランスファゲート
81−1a,81−1b,81−2a,81−2b…に接続された２本のバ
ス83a,83bからなる相補データバス83より構成されてい
る。データ読出し書込み回路90は、書込みデータ入力用
の入力端子91、読出しデータ出力用の出力端子92、書込
みデータを相補信号に変換して相補データバス83に出力
するデータバス書込み回路93、及び相補データバス83上
の信号を増幅して出力するデータバス読出し回路94より
構成されている。

第４図は第１図の動作波形図であり、この図を参照し
つつ第１図の半導体メモリの制御方法を説明する。

例えば、メモリセル53−１の読出し動作を行う場合、
ワード線52−１が選択状態となつてその電位が“L"から
“H"になると、選択されたメモリセル53−１のNMOS53a
がオンして容量53bの電荷がビット線対51−１のビット
線51−1aの電荷と再配分される。ビット線対51−１は、
容量53bの電荷量に対応して一方のビット線51−1aが基
準電位Vr1よりやや高いか、または基準電位Vr1りやや低
い電位となる。他方のビット線51−1bは基準電位Vr1に
とどまっている。この時、ゲート信号Ｃはスイッチ72−
1a,72−1bをオンさせるに十分な高電位レベルにあるの
で、ビット線対51−１の情報はそのスイッチ72−1a,72
−1b及びノード73−1a,73−1bを通してＮ型センスアン
プ71−１に伝達される。同時に、ビット線対51−１に接
続されているＰ型センスアンプ61−１にもビット線対51
−１の情報が伝達される。

その後、ゲート信号Ｃの電位を、スイッチ72−1a,72
−1bをカットオフ出来るレベルに降下させ、次いでセン
スアンプ活性化信号S2,S1により、Ｎ型センスアンプ71
−１及びＰ型センスアンプ61−１を動作させる。ここ
で、Ｎ型センスアンプ71−１の両端の電位差はカットオ
フ以前の状態が維持されており、かつそのＮ型センスア
ンプ71−１の両端の容量がビット線容量に比べて極めて
小さいので、このセンスアンプ71−１の両端の電位差
は、第４図に示すようにセンスアンプ動作開始と共に急
速に大きくなる。一方、Ｐ型のセンスアンプ61−１の動
作は、その容量がビット線容量なので、第４図に示すよ
うに緩慢な動作を行う。Ｎ型センスアンプ71−１の増幅
動作が完了した段階で、コラムデコーダ選択回路82−１
を第４図のように活性化させてその出力（コラム選択信
号）を“H"にすると、トランスファゲート81−1a,81−1
bがオンし、Ｎ型センスアンプ71−１の出力側が相補デ
ータバス83に接続される。相補データバス83はその２本
のバス83a,83bが予め基準電位Vr2レベルに保持されてお
り、トランスファゲート81−1a,81−1bがオンすると、
Ｎ型センスアンプ71−１側から転送された電位がデータ
バス読出し回路94によつて急速に検出、増幅される。こ
の時、ビット線対51−１はＰ型センスアンプ61−１によ
って十分な電位差となっている。そこで再びゲート信号
Ｃの電位を、スイッチ72−1a,72−1bをオンさせるに十
分な高いレベルに引上げる。すると、ビット線側基準電
位Vr1にとどまっていた一方のビット線51−1aまたは51
−1bはＮ型センスアンプ71−１によって“L"に変わると
共に、Ｐ型センスアンプ61−１側のビット線51−1bまた
は51−1aが“H"を確定し、ビット線対51−１での充放電
が完了する。この時、データバス読出し回路94での検
出、増幅は前述の通り完了しているので、ビット線対51
−１の充放電を待つことなく、データ転送を完了したこ
ととなる。データバス読出し回路94で増幅された読出し
データは、出力端子92から出力される。

このような読出し動作は、メモリセル53−１…をリフ
レッシュする場合にも行われる。

また、例えばメモリセル53−１の書込み動作を行うに
は、入力端子91から入力された書込みデータをデータバ
ス書込み回路93で相補信号とし、相補データバス83の電
位を書替える。読出し動作時と同様、１個のコラムデコ
ータ選択回路82−１が選択されているので、相補データ
バス83のデータはオン状態のトランスファゲート81−1
a,81−1b及びスイッチ72−1a,72−1bを通してビット線
対51−１の電位を書替える。ビット線対51−１の電位
は、“H"と“L"のフルロジックレベルとなり、ワード線
52−１の立ち上がつているメモリセル53−１の内容を、
書込みデータに書替える。

以上のように、本実施例ではメモリ容量が増大して
も、次のような利点を有している。

（１） Ｎ型センスアンプ71−１はビット線対51−１と
切離して動作させるので、急速な検出、増幅が可能とな
る。

（２） 前記（１）で得られたＮ型センスアンプ71−１
のデータをトランスファゲート81−1a,81−1bを介して
相補データバス83へ直接転送するので、相補データバス
83への高速転速、つまり高速アクセスが可能となる。

（３） Ｎ型センスアンプ71−１がスイッチ72−1a,72
−1bによってビット線対51−１から切離されている間、
Ｐ型センスアンプ61−１でビット線対51−１の検出、増
幅を続けているので、リード／リフレッシュサイクルタ
イムの高速化が可能となる。

（４） Ｐ型及びＮ型のセンスアンプ61−1,71−１を同
時刻で動作させることが少なくなるので、瞬時電流を減
少出来、ノイズ等の弊害の防止が可能となる。

なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。

（ａ） センスアンプ回路60を、メモリアレイ50とスイ
ッチ72−1a,72−1b……との間に設けてもよい。

（ｂ） 第１図のＰ型センスアンプ61−1,61−２…とＮ
型センスアンプ71−1,71−２…とを置換えてもよい。

（ｃ） メモリアレイ50、センスアンプ回路60,70等
は、他のトランジスタを用いて構成したり、あるいは他
の回路構成にする等してもよい。

（ｄ） 本発明は、CMOS型ダイナミックRAM以外の半導
体メモリにも適用可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、スイッ
チによりビット線対を第１と第２の部分対に分割して、
第１のセンスアンプにより、第１の部分対の一方のビッ
ト線上のみの電位を、第２のセンスアンプにより、第２
の部分対の他方のビット線上のみの電位を、それぞれ同
時期に増幅する等の制御方法にしたので、次のような効
果がある。

（ａ） 第２のセンスアンプはビット線対のうちの第１
の部分対と切離して動作させるので、急速な検出、増幅
が可能となる。

（ｂ） 前記（ａ）で得られた第２のセンスアンプのデ
ータ（即ち、第２の部分対の他方のビット線上の増幅さ
れた電位）を、トランスファゲートを介してデータバス
へ直接転送するので、このデータバスへの高速転送、つ
まり高速アクセスが可能となる。

（ｃ） 第２のセンスアンプがスイッチによってビット
線対のうちの第１の部分対から切離されている間、第１
のセンスアンプで、その第１の部分対の一方のビット線
上のみの電位の検出、増幅を続けているので、リード／
リフレッシュサイクルタイムの高速化が可能となる。

（ｄ） 第１と第２のセンスアンプを同時刻で動作させ
ることが少なくなるので、瞬時電流を減少出来、ノイズ
等の弊害の防止が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体メモリの要部構成
図、第２図は従来の半導体メモリの要部構成図、第３図
は第２図の動作波形図、第４図は第１図の動作波形図で
ある。 50……メモリアレイ、51−1,51−２……ビット線対、52
−1,52−２……ワード線、53−１〜53−４……メモリセ
ル、60,70……センスアンプ回路、61−1,61−２……Ｐ
型センスアンプ、71−1,71−２……Ｎ型センスアンプ、
72−1a,72−1b,72−2a,72−2b……スイッチ、80……コ
ラム選択回路アレイ、81−1a,81−1b,81−2a,81−2b…
…トランスファゲート、38……相補データバス、90……
データ読出し書込み回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】データを記憶する複数のメモリセルと、 一方及び他方のビット線より構成され、前記メモリセル
   に接続され前記データに基づいて電位変化を生じるビッ
   ト線対であって、制御信号に応答して導通状態または実
   質的に非導通状態となるスイッチを介して第１の部分対
   と第２の部分対とに分割された前記ビット線対と、 前記第１の部分対に接続され、第１導電型のMOSトラン
   ジスタから構成された第１のセンスアンプであって、第
   １のセンスアンプ活性化信号に応答して前記第１の部分
   対の前記一方の電位のみを増幅する第１のセンスアンプ
   と、 前記第２の部分対に接続され、第２導電型のMOSトラン
   ジスタから構成された第２のセンスアンプであって、第
   ２のセンスアンプ活性化信号に応答して前記第２の部分
   対の前記他方の電位のみを増幅する第２のセンスアンプ
   と、 データバスと、 前記データバスと前記第２の部分対との間に接続され、
   列選択信号に応答して前記第２の部分対と前記データバ
   スとを接続するトランスファゲートとを備えた半導体メ
   モリの制御方法において、 前記スイッチが導通状態で前記ビット線対上に電位変化
   が生じた後、前記スイッチを実質的に非導通状態とし、
   その後、前記第１及び第２のセンスアンプ活性化信号に
   応答して前記第１及び第２のセンスアンプを同時期に活
   性化することにより、前記第１の部分対の前記一方のビ
   ット線上のみの電位及び前記第２の部分対の前記他方の
   ビット線上のみの電位を各々増幅し、その後、前記トラ
   ンスファゲートにより第２の部分対と前記データバスと
   を接続して、前記第２の部分対上の増幅された電位を前
   記データバスへ与え、その後、前記スイッチを再び導通
   状態とし、前記第１の部分対の前記一方のビット線上の
   電位を前記第２の部分対の前記一方のビット線に与え、
   前記第２の部分対の前記他方のビット線上の電位を前記
   第１の部分対の前記他方のビット線に与えることを特徴
   とする半導体メモリの制御方法。