JPH0612602B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0612602B2
JPH0612602B2 JP62075900A JP7590087A JPH0612602B2 JP H0612602 B2 JPH0612602 B2 JP H0612602B2 JP 62075900 A JP62075900 A JP 62075900A JP 7590087 A JP7590087 A JP 7590087A JP H0612602 B2 JPH0612602 B2 JP H0612602B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置，特にダイナミック型ＲＡＭ
（ＤＲＡＭ）のビット線対のセンス増幅系の回路に関す
る。
（従来の技術） 一般に、ＤＲＡＭのデータ読み出しは、メモリセル選択
によりビット線対に生じる微小電位差をセンスアンプ回
路により増幅してデータの“１”，“０”を決定し、デ
ータ線対へ伝達することにより行なわれる。最近、ＤＲ
ＡＭの微細化に共ないビット線対の負荷容量は増加し、
メモリセル容量は減少してしまうためセンス増幅に要す
る時間が長くなってしまう。そこで、センス増幅時間を
短かくするための回路が考えられている。
従来のＤＲＡＭのセンス増幅及びコラム（列）出力系の
一例である回路図を第６図に示す。
第６図に示した回路では、メモリセルアレイの各列の第
１のビット線対ＢＬ１，▲▼と第２のビット線体
ＢＬ２，▲▼ＢＬ２の間にトランジスタＴ６０，
Ｔ６１により構成されたバリア回路(60)が接続され、第
２のビット線対ＢＬ２，▲▼とデータ線対ＤＱ，
▲▼との間にトランジスタＴ６８，Ｔ６９により構
成されたスイッチング回路(63)が接続されている。第２
ビット線対▲▼には、トランジスタＴ６２，Ｔ６
３，Ｔ６４により構成されたリストア回路(61)と、トラ
ンジスタＴ６５，Ｔ６６，Ｔ６７により構成されたセン
スアンプ回路(62)と、トランジスタＴ６８，とが接続さ
れている。
バリア回路(60)のトランジスタＴ６０，Ｔ６１のゲート
に入力されるバリア制御信号φＴの電位は、また、セン
ス増幅動作時には、トランジスタＴ６０，Ｔ６１が抵抗
成分を有する導通状態となる様、またリストア動作時に
は、トランジスタＴ６０，Ｔ６１が完全な導通状態とな
る様、制御されている。
実際のデータ読み出し動作は、最初のバリア回路(60)が
抵抗成分を有して導通状態となり、次にセンス増幅動作
を行なう。センスアンプ制御信号ＳＥによりセンスアン
プ回路(62)が動作してビット線対ＢＬ２，▲▼の
電位を“Ｈ”と“ＶSS”に増幅し、更にリストア制御信
号ＲＥによりリストア回路(61)が動作してビット線対Ｂ
Ｌ２，▲▼の電位を“ＶDD”と“ＶSS”に増幅す
る。次に、コラムセレクト信号ＣＳによりスイッチング
回路(63)が導通状態となり、“１／０”に対応した電位
“ＶCC／ＶSS”がデータ線対ＤＱ，▲▼に伝達され
る。その後、リストア動作を行なう際はバリア回路(60)
が完全な導通状態となり“１／０”に対応した電位“Ｖ
CC／ＶSS”がメモリセルに印加され再び記憶される。
この様に、ビット線対ＢＬ１，▲▼の一端とリス
トア回路(61)及びセンスアンプ回路(62)との間にバリア
回路(60)を設けることにより読み出しデータのラッチ動
作を速く行なう方式が行なわれている。
従って、センス増幅動作時にはバリア回路(60)における
トランジスタＴ６０，Ｔ６１は、抵抗として働いて負荷
容量の小さい第２のビット線対ＢＬ２，▲▼を速
くセンス増幅させる作用を有する。
しかしながら、従来の半導体記憶装置においては、以下
のような問題点がある。
センス増幅動作時のバリア回路(60)におけるトランジス
タＴ６０，Ｔ６１の抵抗値は大きければ大きい程第２の
ビット線対ＢＬ２，▲▼のセンス増幅動作は、速
く終了するものの、微小なメモリセルの電位差を第１の
ビット線対ＢＬ１，▲▼から第２のビット線対Ｂ
Ｌ２，▲▼へ伝達するのに要する時間が長くなっ
てしまう。
更に、センス増幅動作時のトラジスタＴ６０，Ｔ６１を
非導通状態とするとリストア動作に要する時間が長くな
ってしまう。
また、センスアンプ回路(62)及びリストア回路(61)の電
流駆動入力を高めることによりセンス増幅動作に要する
時間を短かくすると、急激な電流値の変化が生じる。第
２に示す様に、半導体記憶装置のＶCC入力端子には、Ｖ
CC電源から（ＶCC電源からＶCC入力端子間の）抵抗成分
ＲCCを介して電圧が印加され、ＶSS入力端にはＶSS電源
から（ＶSS電源からＶSS入力端子間の）抵抗成分ＲSSを
介して電圧が印加されるため、半導体記憶装置へ流れ込
む電流ＩCC及び半導体記憶装置から流れ出る電流ＩSSに
より半導体記憶装置内でのＶCC電位は（ＶCC−ＩCC×Ｒ
CC）となり、ＶSS電位は（ＶSS＋ＩSS×ＲSS）となる。
従って、急激な電流値の変化が生じると、ＩCC及びＩSS
の値が大きくなり半導体記憶装置内での基準電位は以前
の状態よりシフトしてしまい同一の値とならない。
この際、外部からの入力信号（▲▼，▲
▼，▲▼▲▼，アドレス信号Ａ０〜Ａ７等）
は、たえず一定の電位を基準としているため、半導体記
憶装置としての安定性が悪くなりしていは誤動作を生じ
てしまう恐れがある。
（発明が解決しようとする問題点） 本発明は上記の事情に鑑みてなされたもので、ビット線
対の電位差を伝達し始めてからセンス増幅動作を終了す
るまでの高速化と、リストア動作の高速化と、半導体記
憶装置としての動作の安定性向上とを満足した半導体記
憶装置を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明の半導体記憶装置は、第１のビット線対と、第１
のスイッチング回路と、第２のビット線対と、第２のス
イッチング回路と、データ線対とがこの順に直列に接続
され、第１のビット線対にメモリーセルと第１のセンス
アンプ回路が接続されたね第２のビット線対に第２のセ
ンスアンプ回路が接続され、第１のスイッチング回路が
非導通状態である期間第１，第２のセンスアンプ回路が
各々動作している期間が存在することを特徴とするもの
である。
（作 用） 本発明の半導体記憶装置においては、第１のビット線対
と第２のビット線対との間にスイッチング回路を接続
し、第１，第２のビット線対に各々センスアンプ回路を
接続した事により、第１のビット線対と第２のビット線
対とを独立してセンス増幅する。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
第１図に、本発明を用いたＤＲＡＭの回路図（１カラム
分に対応）を示す。
このＤＲＡＭは、Ｔ１０，Ｔ１１から成るプリチャージ
回路(10)と、Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，Ｃ１０
から成るダミーセル(11)と、Ｔ１６，Ｔ１７，Ｃ１１，
Ｃ１２から成るメモリーセル(12)と、Ｔ１８，Ｔ１９，
Ｔ２０から成る第１のリストア回路(13)と、Ｔ２１，Ｔ
２２，Ｔ２３から成る第１のセンスアンプ回路(14)と、
Ｔ２４，Ｔ２５から成る第１のスイッチング回路(15)
と、Ｔ２６，Ｔ２７，Ｔ２８から成る第２のリストア回
路(16)と、Ｔ２９，Ｔ３０，Ｔ３１から成る第２のセン
スアンプ回路(17)と、Ｔ３２，Ｔ３３から成る第２のス
イッチング回路(18)と、行デコーダ(19)と、第１のセン
スアンプリストア制御回路(20)と、スイッチング制御回
路(21)と、第２のセンスアンプリストア制御回路(22)
と、列デコーダ(23)とを設けている。
プリチャージ回路(10)，ダミーセル(11)，メモリーセル
(12)，第１のリストア回路(13)及び第１のセンスアンプ
回路(14)は第１のビット線対ＢＬ１，▲▼に接続
され、第２のリストア回路(16)及び第２のセンスアンプ
回路(17)は第２のビット線対ＢＬ１，▲▼に接続
されている。更に、第１のビット線対ＢＬ１，▲
▼と第２のビット線ＢＬ２，▲▼は第１のスイッ
チング回路(15)により接続され、第２のビット線対ＢＬ
２，▲▼とデータ線対ＤＱ，▲▼は第２のス
イッチング回路(18)により接続されている。
行デコーダ(19)は、アドレス信号Ａと行アドレス制御信
号▲▼が入力され、ワード線ＷＬを選択し更には
メモリーセルを選択する。スイッチン制御回路(21)は、
行アドレス制御信号▲▼が入力され、第１のスイ
ッチング回路(15)の動作を制御する信号φＴと、第１の
センスアンプリストア制御回路(20)の動作を制御する信
号▲▼と、第２のセンスアンプリストア制御回
路(22)の動作を制御する信号▲▼とを出力す
る。第１のセンスアンプリストア制御回路(20)は、第１
のセンスアンプ回路(14)の動作を制御する信号ＳＥＮ１
と、第１のリストア回路(13)の動作を制御する信号▲
▼とを出力する。
第２のセンスアンプリストア制御回路(22)は、第２のセ
ンスアンプ回路(17)の動作を制御する信号ＳＥＮ２と、
第２のリストア回路(16)の動作を制御する信号ＳＥＰ２
とを出力する。列デコーダ(23)は、アドレス信号Ａと列
アドレス制御信号ＣＡＳが入力され、第２のスイッチン
グ回路(18)の動作を制御するカラムセレクト信号ＣＳを
出力する。
以下、第１図に示したＤＲＡＭの読み出し動作を第３図
及び第４図を用いて説明する。
第３図は、1/2ＶCCプリチャージ方式において、第１の
センスアンプ回路(14)の動作を制御する信号ＳＥＮ１
と、第１のリストア回路(13)の動作を制御する信号▲
▼と、第２のセンスアンプ回路(17)の動作を制御
する信号ＳＥＮ２と、第２のリストア回路(16)の動作を
制御する信号ＳＥＰ２とが同様のタイミングで変化する
場合の各信号電位のタイミング図である。ここでＤＲＡ
Ｍに外部から出入りする電流Ｉは、第２図に示すＶCC電
源からの電流ＩCC電源への電流ＩSSとの合計である（Ｉ
＝ＩCC＋ＩSS）。
列アドレス制御信号▲▼が立ち下がると、スイッ
チング制御回路(21)がこれを検出し所定時間後に信号φ
Ｔを立ち下げる。信号φＴが立ち下がるとトランジスタ
Ｔ２４，Ｔ２５は非導通状態となり第１のビット線対Ｂ
Ｌ１，▲▼と第２のビット線対ＢＬ２，▲
▼とは電気的に切り離される。
列アドレス制御信号▲▼が立ち下がるとそのタイ
ミングを所定時間後信号▲▼が第１のセンスア
ンプ・リストア制御回路(20)に伝達し、また、信号▲
▼が第２のセンスアンプ・リストア制御回路(22)
に伝達される。すると、第１のセンスアンプ・リストア
制御回路(20)は信号ＳＥＮ１を立ち上げ、信号ＳＥＰ１
を立ち下げる。また、第２のセンスアンプ・リストア制
御回路(22)は信号ＳＥＮ２を立ち上げ、信号▲
▼を立ち下げる。これにより、第１のビット線対ＢＬ
１，▲▼と第２のビット線対ＢＬ２，▲▼
は独立してセンス増幅される。この際、第１のセンスア
ンプ回路(14)の電流駆動能力を第２のセンスアンプ回路
(17)の電流駆動能力より小さくし、更に第１のリストア
回路(13)の電流駆動能力を第２のリストア回路(16)の電
流駆動能力より小さく設定しているため、第１のビット
線対ＢＬ１，▲▼の電位はゆるやかにセンス増幅
され、“Ｈ／Ｌ”レベルが確定されるまでに要する時間
は長い。これに対し、第２のビット線対ＢＬ２，▲
▼の電位は急激にセンス増幅され、“Ｈ／Ｌ”レベル
が確定されるまでに要する時間は短かい。また、列アド
レス制御信号▲▼が立ち下り、カラムセレクト信
号▲▼が立ち上るまでに第２のビット線対ＢＬ２，
▲▼の電位が“Ｈ／Ｌ”レベルに確定する様、第
２のセンスアンプ回路(17)及び第２のリストア回路(16)
の電流駆動能力が設定されている。
次に、第２のビット線対ＢＬ２，▲▼の“Ｈ／
Ｌ”レベルが確定した後、カラムセレクト信号ＣＳが立
ち上り、トランジスタＴ３２，Ｔ３３が導通状態とな
る。このため、第２のビット線対ＢＬ２，▲▼と
データ線ＤＱ，▲▼は電気的につながっている状態
となり、第２のビット線対ＢＬ２，▲▼の電位が
データ線対ＤＱ，▲▼に伝達され記憶したデータと
して出力される。
第１のビット線対ＢＬ１，▲▼と第２のビット線
対ＢＬ２，▲▼の“Ｈ／Ｌ”レベルが各々確定し
てから所定時間後信号φＴが立ち上り、トランジスタＴ
２４，Ｔ２５が導通状態となる。ここで、スイッチング
制御信号φＴの立ち上りは、行アドレス制御信号▲
▼が立ち下がるタイミングを検出し、所定時間後一旦
スイッチング制御信号φＴを立ち下げた後立ち上げる様
に制御されている。つまり、スイッチング制御信号φＴ
は行アドレス制御信号▲▼の立ち下るタイミング
により制御される。
スイッチング制御信号φＴが立ち上ることによりトラン
ジスタＴ２４，Ｔ２５が導通状態となり第１のビット線
対ＢＬ１，▲▼と第２のビット線対ＢＬ２，▲
▼とが電気的につながっている状態となり、次の書
き込み動作に備える。
第３図に示す様な読み出し動作を行なうＤＲＡＭでは以
下の様な効果が得られる。
第１のスイッチング回路(15)を非導通状態とすることに
より、メモリーセルが接続されているため負荷容量の大
きい第１のビット線対ＢＬ１，▲▼と、負荷容量
の小さい第２のビット線対ＢＬ２，▲▼とに電気
的に切り離すことが出来る。
このため、センス増幅重力を行ない第１のビット線対Ｂ
Ｌ１，▲▼の“Ｈ／Ｌ”レベルが確定するまでの
期間が短かくなり、読み出し動作を高速化することが出
来る。
また、センス増幅動作を行ない第２のビット線対ＢＬ
２，▲▼の“Ｈ／Ｌ”レベルが確定するまでの期
間が長くなり、ＶCC電源とＶCC端子間に流れる電流（Ｉ
CCと、ＶSS端子とＶSS電源間に流れる電流（ＩSS）との
合計電流Ｉ（＝ＩCC＋ＩSS）の時間的変化 を小さくすることが出来る。このため、半導体記憶装置
内部の基準電圧は変化が小さく、比較的安定した値とな
ります。つまり、外部からの入力信号（▲▼，▲
▼，▲▼，アドレス信号Ａ０〜Ａ７等の安定
した所定の電圧と、安定した内部の基準電圧とにより半
導体記憶装置が動作するため、非常に安定した動作を得
ることが出来る。尚、ビット線耐を1/2ＶCCプリチャー
ジ状態とする場合は、ＢＬと▲▼をショートさせる
ため電流Ｉの時間的変化は生じない。
その際、第２ビット線対ＢＬ２，▲▼のセンス増
幅を行なう第２のセンスアンプ回路(17)及び第２のリス
トア回路(16)の電流駆動能力を、各々第１のセンスアン
プ回路(14)及び第１のリストア回路(13)より高くするこ
とにより更にＤＲＡＭの読み出し動作を高速化すること
が出来る。
また、第１のセンスアンプ回路(14)と第２のセンスアン
プ回路(17)，及び第１のリストア回路(13)と第２のリス
トア回路(16)は各々独立に制御するため、第１，第２の
センスアンプ回路(14,17)及び第１，第２のリストア回
路(13,16)における回路設計の自由度を大きくすること
が出来る。
第４図は、1/2ＶCCプリチャージ方式において、第１の
センスアンプ回路(14)の動作を制御する信号ＳＥＮ１及
び第１のリストア回路(13)の動作を制御する信号▲
▼が変化するタイミングと、第２のセンスアンプ回
路(17)の動作を制御する信号ＳＥＮ２及び第２のリスト
ア回路(16)の動作を制御する信号ＳＥＰ２が変化するタ
イミングとが異なり、信号ＳＥＮ１及び▲▼の
方が信号ＳＥＮ２及びＳＥＰ２より遅く変化する場合の
各信号電位のタイミング図である。
第３図に示したＤＲＡＭ読み出し動作と異なる点は、第
２のビット線対ＢＬ１，▲▼のセンス増幅動作
が、第１のビット線対ＢＬ２，▲▼のセンス増幅
動作より早いタイミングで行なわれていることである。
つまりスイッチング制御信号φＴが立ち下ると、所定時
間後、信号ＳＥＮ２が立ち上り、信号▲▼が立
ち下り、第２のセンスアンプ回路(17)と第２のリストア
回路(16)の動作が始まる。更に、所定時間後、信号ＳＥ
Ｎ１が立ち上り、信号▲▼が立ち下り、第１の
センスアンプ回路(14)と第１のリストア回路(13)の動作
が始まる。他の信号の動作に関しては、第３図の場合と
同様である。
第４図に示す様な読み出し動作を行なうＤＲＡＭでは以
下の様な効果が得られる。
第１のビット線対ＢＬ１，▲▼と第２の線対ＢＬ
２，▲▼のセンス増幅を異なるタイミングで行な
っているため、全電流Ｉ（＝ＩCC＋ＩSS）の時間的変化
は、第１のビット線対ＢＬ１，▲▼充放電の際
と、第２の線対ＢＬ２，▲▼の充放電の際と２回
生じる。このため、変化が１回の場合より全電流の時間
的変化 は小さくなりより安定したＤＲＡＭの動作を得ることが
出来る。
また、第１，第２のセンスアンプ・リストア制御回路(2
0,22)における回路設計の自由度を大きくすることが出
来る。
以上述べた本発明の実施例の回路構成は第１図に限定さ
れるものではない。
例えば、第５図に示す様な第１のリストア回路(13)と第
１のセンスアンプ回路(14)との間に何か別の回路（例え
ばメモリーセル(12)）を接続しても良い。第１のセンス
アンプ回路(14)は第１のビット線対ＢＬ１，▲▼
に接続され、第２のセンスアンプ回路(17)は第２のビッ
ト線対ＢＬ２，▲▼に接続されれば、各々位置は
問わない。
また、データ線対ＤＱ，ＤＱのプリチャージ時の電位が
ＶCCの場合第５図(b)に示した様に、第２のビット線対
ＢＬ２，▲▼には第２のリストア回路(16)は必ず
しも必要ではない。第２のビット線対ＢＬ２，▲
▼の負荷容量が小さいため“Ｈ”レベルを確保しなくて
もデータ線対ＤＱ，▲▼の“Ｈ”レベルの電位によ
り十分確保される。
なお、第１のセンスアンプ・リスト制御回路(20)と、第
２のセンスアンプ・リストア制御回路(20)は、スイッチ
ング制御回路(21)からの信号▲▼，▲
▼により制御されているが、▲▼により直接制御
されても良い。
［発明の効果］ 上述した様に本発明の半導体記憶装置によれば、読み出
し動作の高速化と安定性の向上を図ることが出来る。
【図面の簡単な説明】
第１図は本発明の半導体記憶装置の一実施例を示す回路
図，第２図は半導体記憶装置に供給される電流を示す
図，第３図及び第４図は第１図における各信号の例を示
すタイミング図，第５図は本発明の他の実施例を示す回
路構成図，第６図は従来の半導体記憶装置の回路図であ
る。 ＢＬ１，▲▼……第１のビット線対， ＢＬ２，▲▼……第２のビット線対， ＤＱ，▲▼……データ線対， 第１のセンスアンプ回路……１４， 第２のセンスアンプ回路……１７， 第１のスイッチング回路……１５， 第２のスイッチング回路……１８。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】制御信号によって導通制御されるスイッチ
    ング回路と、 前記スイッチング回路の一端に接続された第１のビット
    線と、 前記スイッチング回路の他端に接続された第２のビット
    線と、 前記第１のビット線に接続され、情報を蓄積するメモリ
    セルと、 第１の駆動信号に応じて、前記第１のビット線の電位を
    検知し、前記第１のビット線の電位を増幅する、前記第
    １のビット線に接続された第１のセンスアンプ回路と、 第２駆動信号に応じて、前記第２のビット線の電位を検
    知し、前記第２のビット線の電位を増幅する、前記第２
    のビット線に接続された第２のセンスアンプ回路と、 前記第２のビット線に接続され、前記メモリセルの蓄積
    情報に応じたデータが伝達されるデータ線とを具備する
    ことを特徴とする半導体記憶装置。
  2. 【請求項２】前記第１のセンスアンプ回路の電流駆動能
    力が前記第２のセンスアンプ回路の電流駆動能力より小
    さいことを特徴とする第１項記載の半導体記憶装置。
JP62075900A 1987-03-31 1987-03-31 半導体記憶装置 Expired - Lifetime JPH0612602B2 (ja)

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