KR960000891B1 - 데이타 읽어내기 완료 타이밍을 빠르게한 다이내믹 ram - Google Patents

데이타 읽어내기 완료 타이밍을 빠르게한 다이내믹 ram Download PDF

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Abstract

내용 없음.

Description

데이터 읽어내기 완료 타이밍을 빠르게한 다이내믹 RAM
[도면의 간단한 설명]
제1도는 종래의 다이내믹 램(RAM)에서의 데이터 써넣기, 및 읽어내기를 위한 구성의 일예를 표시한 도.
제2도는 종래의 다이내믹 램에서의 데이터의 써넣기, 및 읽어내기를 위한 구성의 일예를 표시한 도.
제3a도 내지 제3h도는 제2도의 구성에서의 데이터 읽어내기의 타이밍을 표시한 도.
제4도는 본 발명의 실시예의 구성을 표시한 도.
제5도는 제4도의 구성의 한 변형을 표시한 도.
제6도는 제2도의 구성에서, 종래의 리드·모디파이·라이트(Read · modify · write)를 행하는 타이밍을 표시한 도.
제7도는 제4도의 구성에서, 리드·수정·라이트를 행하는 타이밍을 표시한 도.
제8도는 제2도와 같은 구성의 다이내믹 램의 전체구성을, 전술한 바와 같은 제어를 행하기 위한 제어신호를 발생하는 제어회로의 구성과 함께 표시한 도.
제9도는 제4도의 데이터 버스 앰프 DBA 및 데이터 래치회로의 구성예를 표시한 도.
제10a도 내지 제10i도 및 제11a도 내지 제11j도는, 본 발명의 실시예의 타이밍을 표시한 도. 그리고,
제12도, 제13도, 제14도, 및 제15도는 본 발명의 실시예의 변형예를 표시한 도이다.
[발명의 상세한 설명]
본 발명은, 대용량의 반도체 기억장치, 특히, 다이내믹·랜덤·액세스·메모리(DRAM)에 관하고, 또한, 다이내믹·랜덤·액세스·메모리의 제어신호 발생회로에 관한다.
반도체 기억장치는 대용량이 되면, 비트선(열)을 분할하고, 그의 각각의 센스앰프를 설치하여 분할 셀어레이 구조를 취하는 것이 있다. 본 발명은, 데이터의 읽어내기 및 써넣기 때에 있어서의 비트선과 데이터 버스선과의 신호전달제어, 및 이 제어를 행하기 위한 제어신호의 타이밍에 관한 것이다.
제1도에 분할 셀 어레이 형식이 다이내믹 램(RAM)의 일예를 표시하였다. 본 예에서는 메모리 셀 어레이-MCAm(m=1~4)의 4개로 분할되고 각 메모리 셀 어레이-MCAm의 각 열마다에 한쌍의 비트선 BLi,(i=1, 2, …)가 접속되고, 이들 쌍의 비트선 BLi,사이에는 센스앰프 SA가 접속되고, 각 쌍의 BLi,의 각선에는, 각 메모리 셀 어레이-MCAm 마다에 설치된 한쌍의 데이터버스선 DBj,의 각각에 대응하는 하나의 선이 접속된다. 또, 각 쌍의 데이터버스선 DBj,에는, 데이터버스 앰프 DBA 써넣기 앰프 WA 등이 접속된다. 각 비트선 BLi,는 열선택 스위치 Qn'(n=1, 2, …)에 의해 각각 대응하는 데이터 버스선 DBj,에 접속한다. 각 비트선 BLi,에 대응하는 열선택 스위치의 개폐는, 열선택선 CSLk(k=1, 2, …)를 통하여 주어지는 열 디코우더 CD 출력에 의해, 각 열 마다에 모든 메모리 셀 어레이-MCAm에 대하여 공통으로 행하여진다.
제1도의 구성의 동작은 주지하는 바와 같으나, 개술하면, 도시하지 않은 워드선을 선택하면, 선택워드선에 대응하는 메모리 셀의 기억 데이터에 의한 전압이 비트선 BLi,상에 나타나고, 비트선 BLi,상의 전압은 센스앰프 SA에 의해 증폭된다. 예로서, 열 디코우더 CD가 열 선택선 CLS1을 H레벨(선택레벨)로 하면, 열선택 스위치 Q1'~Q6'이 온으로 되고, 비트선 BL1,~BL4,상의 전압이 데이터 버스선 DB1,~DB4,로 출력된다. 이들의 데이터 버스선상의 출력은 앰프 DBA로 증폭되고, 그리고 1비트 출력형이면 1조만이 선택되어서 외부출력으로서 얻어진다. 또, 이때, 비트선 BL1,~BL4,상의 증폭된 전압은, 선택된 워드선에 대응하는 메모리 셀에 인가되어, 메모리 셀의 내용의 리프레쉬가 행하여 진다.
써넣기의 경우는 써넣기 앰프 WA가 동작하고, 이 출력이 데이타 버스선 DBj,, 선택되어서 온으로 된 열선택 스위치 Qn', 이들 온으로 된 열선택 스위치 Qn'에 의해서 데이터 버스선 DBj,에 접속되는 비트선 BLi,를 통하여, 선택된 워드선에 대응하는 메모리 셀로 들어가, 이 메모리셀에 써넣기가 행하여진다.
또한 분할 메모리 셀 어레이에서는, 각 메모리 셀 어레이-MCA에 열 디코우더를 놓는 방식도 있으나, 이것은 스페이스를 요하기 때문에, 제1도의 구성과 같은 열 디코우더는 각 MCAm에 공통으로 하고, 각 MCAm을 통하여 길어지는 열 선택선에 의해서 모든 MCAm의 열선택을 하는 방식이 최근에는 주류를 이루고 있다.
제1도와 같이, 종래, 다이내믹 RAM의 열 선택 수단은, 열디코우더의 출력을 셀 어레이의 분할 블럭마다에 놓아져 있는 열 선택 스위치 Q에 접속하는 것이 있었다. 열 선택 스위치는 데이터버스선 DBJ,와 비트선 BLi,혹은 센스앰프 SA를 열 디코우더의 구동에 의해서 접속하고, 읽어내기 동작시에는 센스앰프 SA에 의해서 데이터 버스선에 프리차지된 전하를 뽑아서, 데이터 버스선 DBj,의 부하소자에 대하여 적당한 출력신호를 발생시킨다. 써넣기시에는 데이터 버스선 DBj,에 준 대진폭에 의해서 센스앰프를 구성하는 플립플롭회로를 구성한다.
예컨대, 메모리셀 어레이-MCA1의 비트선 BL1,에 접속된 메모리셀의 기억데이타의 읽어낼 경우, 열 디코우더의 구동으로 열 선택선 CSL1이 구동되고, 이것에 의해서 Q1', Q2'가 온으로 되어서, 센스앰프 SA와 데이터 버스선 DB1,가 접속된다. 여기서, 워드선의 구동에 의해서 읽어내고 싶은 메모리셀에 접속된 비트선(예로서, DB1) 외에, 이 비트선과 쌍이 되는 비트선(예로서,)을 센스앰프 SA의 다른 한쪽의 입출력단자에 접속하는 것은, 센스앰프 SA의 2개의 입출력단자 사이에서 비트선의 기생용량이 밸런스되도록 하기 위한 것이다.
데이터 비트선은 미리 Vcc-Vth(Vcc는 전원전압, Vth는 MOS 트랜지스터의 임계치 전압으로 예컨대 Vcc=5V, Vth=1V) 정도의 전압에 세트되어 있고, 센스앰프 SA는 읽어내기 데이터의 ″0″″1″에 따라서 한쪽의 데이터버스 선의 전위를 끌어내린다. 여기에 나타나는 전압진폭은 0.5V 정도이다.
한편, 써넣기때에는, 데이터버스선 DBj,에 접속된 써넣기 앰프 WA가 데이터버스선에 전원전압 최대한의 대진폭을 주기 때문에, 선택(도통하고 있음) Q1', Q2'를 통하여 센스앰프 SA는 써넣기 데이터에 따라서 반전한다. 선택 메모리셀은 셀내의 트랜스퍼 게이트(MOS 트랜지스터로서, 그의 게이트는 워드선)를 통하여, 이 전압을 셀의 커패시터에 비축한다.
여기서, 종래의 방식에서는, 다음 두가지의 문제가 있었다. 이들 문제는, 실제로는 타이밍을 잘 조정하는 것으로 나타나지 않으나, 그것 때문에 항상 타이밍 마진을 잡어둘 필요가 있기 때문에, 메모리의 액세스를 어느 정도 이상 빨리하고자 하면, 마진 부족으로 한계가 생겨 버린다.
① 센스앰프가 동작하기 시작하여 어느 정도 시간(마진)이 경과한 다음이 아니면, 열선택선을 구동할 수 없다. 이 마진이 부족하면 센스앰프는 오동작한다. 이 이유는, 센스앰프가 동작하기 시작한 초기는, 비트선에 생겨있는 메모리 셀 출력(약 200mV)전압이 그다지 증폭되어 있지 않고, 이 상태에서 열선택 스위치가 도통하여 버리면, 데이터 버스선상에 있는 전압이 센스앰프로 들어가, 센스앰프는 그 영향으로 동작이 불안정하게 되어 버리기 때문이다. 이 때문에, 센스앰프가 동작하고 나서 15~20ns 후에 열선택 스위치를 구동한다. 종래 방식에서는 이 타이밍 마진이 필요한 것이다.
② 써넣기를 행한 다음에는 데이터버스선 상에 대진폭이 남아 있어서, 이것을 완전히 리세트 한 다음이 아니면 읽어내기 시에 센스앰프는 앞의 써넣기 데이터의 영향을 받어서 오동작을 한다.
이상의 것으로, 상기한 다이내믹 RAM에서는 센스앰프 동작초기의 불안정한 시기에 디코우더를 동작 시킬 수가 없어서, 액세스 고속화에 한계가 있었다.
일본특개소 59-140692호에서는, 써넣기용의 열선택 CLW와 읽어내기용의 열선택선 CLR과를 따로따로 설치하여, 다이내믹 RAM에서 비트선과 데이터버스선과를 트랜지스터를 사이에 두고 접속하는 예가 표시되어 있다. 제2도는, 제1도와 동일하게 복수의 메모리셀 어레이로 된 다이내믹 RAM의, 하나의 메모리 셀 어레이의 하나의 열에 대한 구성을 표시한 것이고, 또, 비트선의 쌍 BLi,에 접속되는 복수의 메모리셀중 하나의 메모리셀 만을 표시하고 있다. 제2도의 구성에서는 써넣기용 열선택선 CLW와 읽어내기용 열선택선 CLR이 독립적으로 설치되어 있고, 써넣기시에는, 비트선의 쌍 BLi,와 데이터버스선의 쌍 DBj,사이에 접속되는 트랜지스터 Q1및 Q2를 써넣기용 열선택선 CLW를 사이에 두고 주어지는 써넣기용 열선택 신호가 제어하는 것에 의해서 비트선의 쌍 BLi,와 데이터버스선의 쌍 DBj,가 접속되고, 읽어내기시에는, 데이터버스선의 쌍 DBj,에 각각의 소스 단자를 접속하는 트랜지스터 Q6및 Q7을 읽어내기용 열선택선 CLR을 사이에 두고 주어지는 읽어내기용 열 선택신호가 제어한다. 트랜지스터 Q6및 Q7의 드레인 단자에는 각각 트랜지스터 Q8및 Q9의 소스단자가 접속되고, 트랜지스터 Q8및 Q9의 게이트 단자는 각각 비트선의 쌍 BLi,의 각선에 접속되어 있다.
읽어내기전에는, 트랜지스터 Q3및 Q4를 사이에 두고 전원 Vcc로부터 데이터 버스선 DBj,에 전하가 프라차지되고, 데이터버스선 DBj,를 소정의 전압으로 보지하여 트랜지스터 Q3및 Q4가 오프된다. 그리고, 워드선 WL를 H로 함으로써 트랜지퍼 게이트 Qc를 도통상태로 하여 메모리셀의 커패시터 C에 기억된 1비트의 데이터에 따른 전압이, 이 커패시터에 접속된 비트선 BLi 또는상에 나타난다. 제2도에서는 도시하지 않았으나, 비트선측에 접속되는 메모리셀의 구성도, 비트선 BLi측에 표시되는 것과 동일하다.
상기한 비트선 BLi,의 쌍 위에 나타난 전압은 센스앰프 SA에 인가되고, 15-20ns의 시간에서 서서히 증폭된다. 이 증폭된 전압은 트랜지스터 Q8및 Q9의 게이트 단자에 인가된다. 이것에 의해서 비트선 BLi,의 쌍에 각각 접속된 메모리셀에 기억된 전압에 따라서, 트랜지스터 Q8및 Q9의 한쪽만이 온으로 된다. 여기서, 상기한 읽어내기용 열선택선 CLR을 사이에 두고 주어지는 읽어내기용 열선택신호를 H로 함으로써, 트랜지스터 Q6및 Q7이 온으로 되고, 상기한 트랜지스터 Q8및 Q9중에서 온으로 된 쪽에 접속되는 데이터버스선에 프리차지된 전하가 저전압원 Vss측으로 뽑아내어진다. 이렇게하여, 전하가 뽑아내어진 쪽의 데이터버스선의 전압이 저하하고, 이 데이터 버스선 DBj,의 쌍의 차전압이 데이터버스 앰프 DBA에서 증폭되어 래치 되어지는 것에 의해, 메모리셀에 기억된 1비트의 데이터가 검출된다.
제3a 내지 3h도는, 제2도의 구성에서의 데이터 읽어내기의 타이밍을 표시하는 것이다.
신호가 무효(H)인 사이(제3b도)에, 트랜지스터 Q3, Q4, 및 Q5의 게이트에 주어지는 게이트 전압 ψR이 Vcc로 됨(제3a도)으로써, 이들의 트랜지스터 Q3및 Q4가 온으로 되고, 이들의 트랜지스터 Q3및 Q4를 통하여, 고전압원 Vcc로부터 데이터 버스선 DBj,로 전류가 공급되어, 데이터버스선 DBj 및가 충전(프리차지)된다(제3h도). 이 프리차지후, 트랜지스터 Q3, Q4및 Q5의 게이트에 주어지는 게이트 전압 ψR은 OV로 되돌려져서, 트랜지스터 Q3, Q4및 Q5는 모두 오프된다. 이렇게 하여, 데이터버스선 DBj 및는 고전압 Vcc에 프리차지된 체로, 고전압 Vcc로부터도, 그리고, 서로 상대방의 데이터버스선 DBj로부터도, 각각 절연된 상태로 된다. 이 상태에서, 워드선 WL이 구동되어지면(제3c도), 이 워드선 WL을 게이트 단자에 접속하는 트랜지스터 Qc가 온으로 되고, 트랜지스터 Qc를 사이에 두고 이 캐패시터에 접속되는 비트선의 전압이, 메모리의 캐패시터 C의 단자전압의 영향으로 예컨대, 약 100mV 저하한다(제3e도). 이 시점에서, 센스앰프 SA로 공급되는 전원전압 ψB가 Vcc로 되는(제3d도) 것에 의해, 비트선의 전압(고전압 Vcc로부터의 차이)이 증폭되기 시작한다(제3e도). 이 증폭된 전압은 트랜지스터 Q8및 Q9의 게이트 단자에 인가되는, 비트선 BLi,의 쌍에 각각 접속된 메모리셀에 기억된 전압에 따라서, 트랜지스터 Q8및 Q9의 한쪽만이 온으로 된다. 이 비트선의 전압이 충분히 증폭된 시점에서, 읽어내기용 열선택선 CLR이 H레벨로 되어지는 것에 의해, 제2도의 구성의 트랜지스터 Q6및 Q7이 온으로 되고, 상기한 트랜지스터 Q8및 Q9중에서 온으로된 쪽에 접속되는 데이터 버스선에 프리차지된 전하가 저전압원 Vss측으로 뽑아내어진다. 이렇게하여 전하가 뽑아내어진 쪽의 데이터버스선의 전압이 저하하고(제3h도), 이 데이터버스선 DBj,의 쌍의 차전압이 데이터버스 앰프 DBA에서 증폭되고 래치됨으로써, 메모리셀에 기억된 1비트의 데이터가 검출된다.
이와같이, 제2도의 구성에 의해서도, 전술한 ①, 센스앰프가 동작하기 시작하고 나서 어느정도시간(마진)이 경과한 다음이 아니면, 열선택선을 구동할 수 없다고 하는 문제가 있고, 더욱이, ②, 써넣기를 행한 후에는 데이터 버스선 상에 대진폭이 남어 있어서, 이것을 완전히 리세트 하고난 다음이 아니면 읽어내기시에 센스앰프는 앞의 써넣기 데이터의 영향을 받아서 오동작한다고 하는 문제는 해결되어 있지 않고, 액세스 고속화에 한계가 있었다.
본 발명의 목적은, 워드선의 활성화로서 단시간에 메모리셀에 기억된 데이터를 읽어내는 것을 가능하게 하고, 또, 써넣기시의 데이터버스 잔류전압의 영향을 센스앰프가 받지 않도록 하는, 비트선과 데이터버스 사이의 신호전달 기능을 갖는 다이내믹 RAM을 제공하는 것을 목적으로 하는 것이다.
본 발명에 의하면, 비트선이 접속된 센스앰프와, 데이터버스선과 이 비트선상에 생긴 전압변화에 따라서, 이 데이터버스선의 전압을 변화시키는 읽어내기 전압출력수단과를 갖고 이 읽어내기 전압 출력 수단의 활성화 다음에, 센스앰프를 활성화하는 것을 특징으로 하는 다이내믹 RAM이 제공된다.
또한, 본 발명에 의하면, 각각 1비트의 디지털데이터를 단자전압으로서 기억하는 적어도 하나의 메모리셀의 커패시터와, 적어도 하나의 메모리셀에 대응하여 설치되는 비트선과, 전기 메모리셀의 커패시터의 각각에 대응하여 설치되어서, 이 메모리셀의 커패시터의 단자와, 이 메모리셀에 대응하는 비트선과의 전기적 접속/비접속을 제어하는 게이트 수단과, 각각이, 적어도 하나의 비트선에 대응하여 설치되고, 이 각각에 대하여, 소정의 저항을 경유하여, 소정의 전원으로부터 전류가 상시 공급되는, 적어도 하나의 데이터버스선과, 전기 비트선의 각각에 대응하여 설치되어서, 이 비트선에 대응하는 데이터 버스에 전류 입력단자를 접속하고, 이 비트선상에 생긴 전압변화에 따라서, 이 데이터버스의 전압을 변화시키는 읽어내기 전압 출력수단과를 갖고 이루어진 것을 특징으로 하는 다이내믹 RAM이 제공된다.
제4도는, 본 발명의 제1의 실시예의 구성을 표시한 것이다. 제4도에서도, 제2도에서와 동일하게 제1도와 같이 복수의 메모리 셀 어레이로된 다이내믹 RAM의 하나의 메모리셀 어레이의 하나의 열에 대한 구성을 표시하는 것이고, 또, 비트선의 쌍 BLi,에 접속되는 복수의 메모리셀 중 한쌍의 메모리셀 만을 표시하고 있다. 제4도의 구성에서, 제2도와 동일한 부호로 표시되는 구성요소는, 제2도의 구성에서와 동일하게 기능하는 것이다.
제4도의 구성에서는, 제2도의 종래의 구성과 달라서, 데이터버스선의 쌍,는, 모두 상시 일정한 저항을 주는 트랜지스터 Q3', 및 Q4'를 사이에 고전위 전원 Vcc에 접속되고, 고전위전원 Vcc로부터의 전류의 공급을 받고 있다. 즉, 제4도의 구성에서는, 읽어내기전에 데이터버스선 DBj,를 프리차지 하는 일이 없다.
제4도의 구성에 있어서도, 써넣기용 열 선택선 CLW와 읽어내기용 열 선택선 CLR이 독립하여 설치되어 있고, 써넣기시에는, 비트선의 쌍 BLi,와 데이터버스 선의 쌍 DBj,와의 사이에 접속되는 트랜지스터 Q1및 Q2를 써넣기용 열선택선 CLW를 사이에 두고 주어진 써넣기용 열 열선택신호가 제어하는 것에 의해서 비트선의 쌍 BLi,와 데이터버스선의 쌍 DBj,가 접속되고, 읽어내기시에는, 데이터 버스선의 쌍 DBj,에 각각의 소스단자를 접속하는 트랜지스터 Q6및 Q7을 읽어내기열 선택선 CLR을 사이에 두고 주어지는 읽어내기용 열 선택신호가 제어한다. 트랜지스터 Q6및 Q7의 드레인 단자에는 각각 트랜지스터 Q8″ 및 Q9″의 소스단자가 접속되고, 트랜지스터 Q8″ 및 Q9″의 게이트 단자는 각각 비트선의 쌍 BLi,의 각 선에 접속되어 있다.
읽어내기 때에는, 목적하는 메모리셀 셀에 접속되는 워드선 WL1또는 WL2를 H로 하여, 대응하는 트랜스퍼 게이트 Qc1또는 Qc2를 도통 상태로 함으로써, 메모리셀의 커패시터 C1 또는 C2에 기억된 1비트의 데이터에 응한 전압이 비트선 BLi 또는상에 나타난다.
상기한 비트선 BLi,의 쌍 위에 나타난 전압은, 센스앰프 SA에 인가됨과 동시에, 트랜지스터 Q8″ 및 Q9″의 게이트 단자에 인가된다. 트랜지스터 Q8″ 및 Q9″ 중에서, H레벨의 전압을 기억하는 측의 메모리 셀의 트랜지스터의 Q8″ 또는 Q9″의 소스·드레인 간 저항은, 상기한 워드선 WL1또는 WL2를 H한 때부터 서서히 저하하고, 읽어내기용 열선택선 CLR을 경유하여 주어지는 읽어내기용 열 선택 신호가 H로 한다면, 이것에 응하여, 이 트랜지스터에 접속되는 측의 데이터 버스선의 데이터 버퍼 DBA입력점에서의 전압이 저하한다. 이 전압 저하에 의해 발생한 이 데이터 버스선 DBj,의 쌍의 차전압이 데이터버스 앰프 DBA에서 증폭되어 래치되고, 메모리셀에 기억된 1비트의 데이터가 검출된다. 즉, 워드선 WL1또는 WL2를 H로 하는 타이밍과 읽어내기용 열 선택선 CLR을 사이에 두고 주어지는 읽어내기용 열 선택 신호를 H로 하는 타이밍과의 늦은 쪽에 응답하여, 데이터버스선의 데이터버퍼 DBA입력점에 메모리셀에 기억된 1비트의 데이터에 대응하는 차전압이 나타나고, 이것이 데이터버퍼 DBA에서 검출된다.
또한, 제4도의 구성에서, 트랜지스터 Q8″ 및 Q9″의 전달 콘덕턴스 gm을 (특히, 센스앰프 SA를 구성하는 트랜지스터 Q17및 Q18의 전달 콘턱턴스 gm보다)크게 하면, 비트선 BLi,의 전압에 응한 데이터버스선 DBj,의 구동이 보다 고속화되어서, 다이내믹 RAM의 액세스 속도의 보다 큰 향상이 기하여진다. 또, 센스앰프 SA의 트랜지스터 Q17및 Q18의 전달 콘덕턴스 gm이 지나치게 커지면 센스앰프의 플립플롭회로가 반전하지 않게 되기 때문에, 데이터의 써넣기가 곤란하게 된다.
제4도의 구성에 있어서는, 센스앰프 SA는, 메모리셀의 데이터 읽어낸 다음에, 제2도의 구성의 것과 동일하게 하여서 메모리셀의 내용의 리프레쉬를 위하여, 그리고 써넣기시에, 써넣기 앰프 WA로부터 데이터 버스선 DBj,를 경유하여 비트선 BLi,로 출력되는 써넣기 데이터에 대응하는 전압을 증폭하여 메모리셀에 써넣기 위한 것에만 사용된다. 즉, 제4도의 구성에서는, 비트선 BLi,상의 전압이 센스앰프 SA에 의해서 증폭되기 전에, 데이터 버스선 DBj,를 경유하여 데이터버퍼 DBA에서 검출된다. 또한, 제4도에서, SAP 및 SAN은, 각각, 센스앰프 SA로 공급되는 고전압 공급선 및 저전압 공급선을 표시하는 것이다.
또한, 제5도에 표시된 바와 같이, 제4도의 트랜지스터 Q8″ 및 Q6의 직렬접속 및 트랜지스터 Q9″ 및 Q7의 직렬접속에서 이들 트랜지스터의 접속순서를 바꿔넣어도 좋다.
한편, 읽어내기때에, 프리차지된 데이터 버스선 DBj,의 한쪽으로부터 전하가 뽑아내어진 것을 검출하는 제2도의 종래 구성에 있어서는, 비트선 BLi,상의 전압이 센스앰프 SA에 의해서 증폭된 다음이 아니면, 센스앰프의 출력이 안정되지 않기 때문에, 읽어내기용 열 선택선 CLR을 경유하여 주어지는 읽어내기용 열 선택신호를 H로 하여서 비트선 BLi 또는상의 전압을 변화를 데이터 버스선 DBj 또는에 출력시키는 것이 불가능하다. 전술한 대로, 센스앰프 SA에 의한 비트선 BLi 또는상의 전압의 증폭에는, 예컨대, 15~20ns의 시간이 필요하다. 따라서, 제4도의 구성에 의하면, 제2도의 구성에 비교하여, 데이터 읽어내기에 요하는 시간을 대폭으로 단축할 수가 있다.
제6도는, 제2도의 구성에서, 종래의 리드·모디파이·라이트를 행할 때의 읽어내기용 열선택선 CLR상의 읽어내기용 열 선택신호, 및 써넣기용 열 선택선 CLW를 경유하여 주어지는 써넣기용 열 선택신호의 타이밍을 표시하는 것이다. 제6도에 표시한 바와같이, 종래 구성에 의하면, 읽어내기용 열 선택선 CLR상의 읽어내기용 열 선택신호는, 비트선의 쌍 DBj,상의 차전압의 센스앰프 SA에 의한 증폭이 행하여진 다음에, 이 증폭된 비트선의 쌍 DBj,상의 차전압을 데이터버스선 DBj,를 경유하여 검출할때까지 H로 유지할 필요가 있고, 써넣기용 열 선택선 CLW를 경유하여 주어지는 써넣기용 열 선택신호의 활성화는, 이 다음에 행하는 것이 된다. 이에 대하여, 제4도의 구성에 의하면, 종래의 리드·모디파이·라이트와 동일하게, 데이터 읽어내기에 뒤따르는 써넣기를 행하기 위해서는, 제7도에 표시된 바와같이 읽어내기용 열선택선 CLR상의 읽어내기용 열 선택신호를 인가한 다음에는, 센스앰프 SA에 의한 증폭을 기다리지 않고 데이터의 읽어내기를 완료할 수가 있기 때문에 이 읽어내기 완료후, 즉시 (제7도의 t2), 써넣기용 열선택선 CLW를 경유하여 주어지는 써넣기용 열 선택신호를 H로 하여 데이터의 써넣기를 개시할 수가 있다. 또한, 이 경우, 써넣기용 열 선택신호를 H로 한 때에, 이 다이내믹 RAM에 공급하는 기록가능 신호 WE도 무효에서 유효로 변환한다. 이렇게 하여서, 리드·모디파이·라이트처리를 고속화 할 수가 있다.
제8도는, 제2도와 같은 구성의 다이내믹 RAM의 전체구성을, 전술한 바와 같은 제어를 행하기 위한 제어신호를 발생하는 제어회로의 구성과 함께 표시한 것이다.
제8도에서, 1,2,3,4, 및 10은 클록발생회로, 5는 로우·어드레스 버퍼 RAB, 6은 OR회로, 7은 AND회로, 8은 컬럼·어드레스버퍼 CAB, 9는 어드레스 변화 검출회로, 11은 메모리 셀 어레이, 12는 컬럼 디코우더, 13은 로우·디코우더, 14는 센스앰프 그리고 15는 센스앰프 구동 트랜지스터이다.
외부로 부터 인가된(로우·어드레스·스트로브)클록은, 클록 발생회로 CG1에서 칩내 클록 발생회로 CG2 및 CG4 및 로우·어드레스 버퍼 RAB에 인가된다.
로우·어드레스 버퍼 RAB에는, 도시하지 않은 CPU로부터의 로우·어드레스 Ai가 인가되어 있고, 로우·어드레스 Ai는, 이 RAS클록이 유효로 되는(상승) 타이밍(to)에서 로우·어드레스 버퍼 RAB에 래치된다. 래치된 로우·어드레스 Ai는, 로우· 디코우더 13으로 공급된다. 로우·디코우더 13은, 로우·어드레스 Ai를 디코우드 한다.
한편, 클록 발생회로 CG2는, 상기한 RAS 클록을 받으면, t1에서 상승하는 워드선 구동 펄스를 출력한다. 이 워드선 구동 펄스는, 로우·디코우더 13 및 AND 회로 7의 한쪽의 입력에 인가된다. 로우·디코우더 13은, 상기한 워드선 구동펄스의 상승에 동기하여, 상기한 로드·어드레스 Ai를 디코우드한 출력에 따라 메모리셀 어레이 11의 전기한 워드선(제4도)을 구성한다.
클록발생회로 CG2의 출력은, 또한, 실제의 메모리셀 어레이 11 내에서의 워드선 구동때의 지연을 슈미레이트 하기 위한 워드선 슈미레이터를 경유하여 클록발생회로 CG3에도 공급된다. 클록발생회로 CG3은 이 워드선 슈미레이터에 의해서 지연된 클록 발생회로 CG2의 출력의 상승에 응하여 상승하는 센스앰프 구동펄스(제8도에서는 t5에서 상승한다)를 출력한다. 이 센스앰프 구동펄스에 의해서, 센스앰프 구동 트랜지스터 15가 구동되어서, 전기 고전압 공급선 SAP 및 전 전압 공급선 SAN을 사이에 두고 메모리셀 어레이 11을 위한 센스앰프 14로 전력이 공급되어서, 센스앰프 SA가 구동된다.
다이내믹 RAM의 일반적인 규격에 따라서. 어드레스 버스로부터는 처음에, 로우·어드레스 Ai가 공급되고, 일정한 시간후에 (단수 또는 복수의)컬럼·어드레스 Ai가 순차로 공급된다. 일반적으로, 어드레스버스로부터 공급되는 어드레스의 값의 변화는 어드레스 변화 검출회로 9에 의해서 검출되고, 이 검출때마다. 어드레스 변화 검출회로 9로부터의 ATD펄스가 출력된다. 이 ATD펄스는, 클록발생회로 CG5에서 그 펄스폭이 넓혀진다음, OR 회로 6의 한쪽의 입력단자로 인가된다. 제8도에서는, ATD펄스는 t3이 상승하는 것으로서 표시되어 있다.
그런데, 로우·어드레스 Ai와 이어져서 공급되는 최초의 컬럼·어드레스 Ai'가 일치하는 경우에는, 이 로우·어드레스 Ai로부터 최초의 컬럼·어드레스 Ai'에의 변화는 어드레스 변화 검출회로 9에 의해서는 검출되지 않기 때문에, 상기한 일정한 시간의 경과를 검출하기 위하여 클록발생회로 CG4가 설치되어 있다. 즉, 클록 발생회로 CG4는 상기한 일정한 시간에 대응하여, 상기한 RAS 클록의 상승 t0에서 소정의 시간후의 t2에서 상승하는 컬럼·어드레서 거두어 넣기 펄스를 출력한다. 이 컬럼·어드레스 거두어넣기 펄스는, OR 회로 6의 다른쪽의 입력단자에 인가된다. 이렇게 하여, OR 회로 6으로 부터는, 어드레스 버스에서 공급된 어드레스의 변화, 또는 로우·어드레스 Ai에서 최초의 컬럼·어드레스 Ai'에의 변화의 타이밍에서 상승하는 펄스가, 컬럼·어드레스 Ai'를 거두어넣어야 할 타이밍을 주는 펄스로서 출력되어서, AND 회로7의 다른쪽의 입력단자로 인가된다. AND 회로 7은, 컬럼·어드레스 Ai'가 거두어 넣어야할 타이밍을 워드선 구동의 타이밍에 비교하여 지나치게 빨라지지 않게 하기 위하여 설치된 것으로, AND 회로 7의 출력은, 컬럼 디코우더 12에 대하여, 컬럼·어드레스를 거두어넣는 타이밍신호(컬럼·게이트 구동 펄스)로서 주어진다.
컬럼·어드레스 버퍼 CAB는, 외부로 부터 공급되는(컬럼·어드레스·스트로브) 클록을 수신한 다음, 상기한 어드레스 변화검출회로 9를 경유하여 어드레스버스에서 공급되는 컬럼·어드레스 Ai'를 순차로 래치하여 컬럼·디코우더 12에 공급한다. 컬럼 디코우더 12는, 컬럼·어드레스버퍼 CAB로 부터 공급된 컬럼 어드레스 Ai'를 디코우드하여, 상기한 AND 회로 7의 출력 상승 타이밍으로, 전기 써넣기용 및 읽어내기용의 열 선택선 CLW 또는 CLR을 구동한다. 여기서, 도시하지 않으나, 컬럼·어드레스 12는, 외부에서 공급되는 기록가능 WE 신호가 유효인지 아닌지에 따라서, 써넣기용 읽어내기용의 열선택선 CLW 및 CLR의 어느것을 구동한다.
이렇게하여서, 이 실시예에서는, 워드선 구동의 타이밍과, 써넣기용 및 읽어내기용의 열 선택선 CLW 및 CLR을 구동하는 타이밍이 거의 동시가 되도록, 제4도의 구성을 가진 메모리셀 어레이 11을 제어하고 있고, 센스 앰프 SA에 의해서 증폭되기 전의 비트선 BLi,상의 전압이 데이터 버스선 DBj,를 경유하여 읽어 이해하도록 제어하고 있다.
제9도는, 전기한 데이터버스 앰프 DBA 및 이 데이터버스 앰프 DBA의 출력측에 접속되는 데이터래치회로의 구성예를 표시한 것이다. 제9도에 표시한대로, 데이터버스 앰프 21은, 종래의 데이터버스 앰프에 사용되고 있는 공지의 차동 앰프에 의해서 구성되고, 또. 데이터 래치회로는, 2개의 AND 회로 22 및 23에 의해서 구성될수 있다.
제10a도 내지 제10i도는 위에서 설명한 제4도, 제8도 및 제9도의 구성에서의 데이터 읽어내기시의 신호의 파형 및 타이밍을 표시한 것 그리고, 제11a 내지 제11g도는, 제4도, 제8도 및 제9도의 구성에서, 데이터 읽어내기의 신호의 보다 상세한 파형 및 타이밍을 표시한 것이다.
데이터버스의 전위는. 예컨데, 전원전압 Vcc=3.3V로 하여. 데이터버스 앰프 21의 입력단의 PMOS 트랜지스터의 임계치 레벨이 Vth=0.7V인 때에는. 초기상태애서. Vcc-Vth=2.6V로 리세트 된다.
제11a도에 표시한데로, 어드레스버스상의 어드레스 신호에 변화가 있으면, 즉, 어드레스버스 상의 어드레스 신호가, 로우·어드레스에서 컬럼·어드레스 변화 하였을때, 또는, 하나의 컬럼·어드레스에서 다른 컬럼·어드레스로 변화하였을 때에는, 제9도의 어드레스 변화검출회로 9는, 이 변화를 검출하여, ATD 펄스를 출력하고, 이것에 따라서, 클록 발생회로 CG5로 부터는, 제11b도에 표시되는 바와같이, 소정의 폭의 펄스(제11b도의 예에서는, 시각 t3)에 상승하고, 시각 t6에 하강한다)가 출력된다.
한편, 시간 t0에서 전술한신호가 L레벨로 되는 것에 따라서, 클록 발생회로 CG2로 부터 출력되는 워드선 구동 펄스는, 시간 t1에 상승한다(제11c도). 이것에 응하여, 로우·디코우더 13은, 로우·어드레스 버퍼 5로 스스로 인가되는 로우 어드레스에 대응하는 워드선을 구동한다. 이것에 의해, 제11f도에 표시한데로. 이 워드선의 전압은 상승하여, H레벨로 된다. 이것에 의해. 이 워드선 WL을 게이트 단자에 접속하는 트랜지스터 Qc가 온으로 되고. 트랜지스터 Qc를 경유하여 이 커패시터 C에 접속되는 비트선의 전압이, 메모리의 커패시터 C의 단자전압의 양향으로, 예컨대. 약 100mV 저하한다(제11g도) . 이 비트선 BLi의 전압은, 각각. 트랜지스터 Q8″ 및 Q9″의 소스·어드레스 사이의 저항은, 각각 대응하는 비트선 BLi 및 이 비트선의 전압에 따라서 저하한다.
그런데, 제11d도에 표시된 바와같, AND 회로 7의 입력인, 워드선 구동펄스 및 OR 회로 6의 출력(이 타이밍도의 예에서는 클록발생 회로 CG5의 출력에 응하여 H 레벨로 된다) 이 함께 H 레벨로 될 때(이 타이밍도의 예에서의 시각 t4에서), AND 회로 7의 출력은 H로 된다. 이것에 응하여, 컬럼·디코우더 12는 컬럼·어드레스·버퍼 8에서 이 컬럼·디코우더 12에 인가되어 있는 컬럼·어드레스에 대응하는 읽어내기용 열 선택선 CLR 또는 써넣기용 선택된 CLW를 H 레벨로 한다. 여기서, 도시하지 않으나, 컬럼·디코우더 12에는, 다이내믹 RAM의 써넣기를 행할 것인가, 읽어내기를 행할 것인가를 제어하는 기록가능 신호 WE가 유효인지 여부에 응하여, 컬럼 디코우더 12는, 써넣기용 열 선택선 CLW 또는 읽어내기용 열 선택선 CLR을 구동한다. 여기서는, 읽어내기시에 대하여 표시하고 있기 때문에, AND 회로 7의 출력이 H로 되는 것에 의해, 읽어내기용 열선택선 CLR이 구동되어서, 제2도의 구성의 트랜지스터 Q6및 Q7이 온으로 된다. 비트선 BLi 및상의 전압을 게이트 단자에 받는 트랜지스터 Q8″ 및 Q9″는 비트선, BLi,상의 전압을 증폭하지만, 이때에는, 아직 센스 앰프 SA가 구동되고 있지않기 때문에, 비트선상의 전압은, 예컨데, BL1이 1.3V, 그리고,가 1.2V이다. 여기서, 메모리셀 출력전압은 100mV로 한다. 그렇게 하면, 트랜지스터 Q8″ 및 Q9″는 함께 도통하나, 상기한 비트선상의 전압에 따른 전류가 데이터버스선 DB1,위로 흐른다. 차동 앰프인 데이터버스 앰프 21은, 상기한 데이터버스선 DBi,위를 흐르는 차전류를 검출하여, 상기의 경우, 제9도의 데이터버스 앰프 21의 출력 N2의 전압이 강하한다.
제9도의 예에서는, 데이터버스선 DBi,에 전류를 공급하고 있는 것은, 데이터버스 앰프 21의 입력단의 트랜지스터 Q31및 Q32이다. (이경우, 트랜지스터 Q31및 Q32가, 제4도의 트랜지스터 Q3및 Q4의 기능을 수행하기 때문에, 제4도의 구성에서 데이터버스 앰프 DBA가 제9도의 구성을 가질때에는, 트랜지스터 Q3및 Q4및 고전압원 Vcc는 불필요하다. )이들 트랜지스터와, 제4도의 트랜지스터 Q8″ 및 Q9″와의 사이에는 기생배선 기능이 존재하지만, 제11도의 α에서 β의 사이에 표시한 바와같이, 메모리셀 출력전압이 낮은 측의 비트선에 대응하는 데이터버스선 DB1도 순간적으로 저하한다음 회복한다.
다음에, 시각 t5에서 센스 앰프 SA가 구동되면,의 전압은 더욱 저하하고, 이것에 대응하여, 트랜지스터 Q14의 큰값 이하로 되면, 트랜지스터 Q14는 차단하고, 데이터버스선 DB1 측에는 전류가 흐르지 않게 된다. 이것에 의해, 데이터버스선 DB1의 전압은 Vcc-Vth로 향하여 상승한다. 데이터버스 앰프 21의 출력 N1 및 N2는, 데이터버스선 DB1,를 흐르는 전류에 의해서 제어되고, 데이터버스선의 전류가 없어지면 데이터버스선의 전압은 Vcc-Vth로 되돌아 온다(제11h도의 β).
시각 t6에서 컬럼·게이트 구동 펄스가 L로 되면(컬럼·게이트의 구동이 끝남), 트랜지스터 Q6및 Q7은 오프하고, 데이터버스선 DB1, DB1에는 전류가 흐르지 않게되어서, 데이터버스선 DB1의 전압도 Vcc-Vth로 향하여 상승한다.
이상 기술한데로, 본 발명의 실시예에 의하면, 데이터 읽어내기시에는, 센스 앰프에 의한 비트선의 전압의 증폭을 기다리지 않고, 컬럼·디코우더를 구동하여, 읽어내기용 열 선택선 CLR을 구동하여, 센스 앰프에 의해서 증폭되기전의 비트선의 쌍에서의 전압을, 트랜지스터 Q8″ 및 Q9″에 의해서 증폭하여, 이들 비트선의 쌍에 대응하는 데이터버스선의 쌍 위의 전압에 반영시켜, 이들 데이터버스선의 쌍에서의 전압차에 바탕하여서, 메모리셀의 디지털 데이터를 해독한다. 따라서, 센스 앰프에 의한 비트선의 전압의 증폭을 기다리지 않고 해독할 수가 있기 때문에, 데이터 읽어내기 시간이 크게 단축된다.
이 단축시간은, 제2도의 종래 구성에서와 같이, 각 센스 임프에 접속되는 쌍의 비트선을 워드선 구동전에 프리차지 한 다음, 각각을 전원으로 부터도, 서로 쌍의 다른 것으로 부터도 절연 상태로 하고, 그 다음, 센스 앰프에 의해서 증폭된 비트선의 쌍의 전압에 의해서 구동되는 트랜지스터(제2도의 Q8및 Q9의 한쪽)에 의해서, 한쪽의 데이터버스선의 전화를 뽑아내는 구성에서는 불가능하였었다. 제2도의 구성에서는, 센스 앰프에 의해서 증폭되기 전에 읽어내기용 열 선택선 CLR을 구동하여도, 센스 앰프 자체가 불안정하게 되어서, 비트선의 쌍 위의 전압을 대응하는 데이터버스선의 쌍 위에 올바르게 출력 시킬수가 없다.
본 발명에서는, 쌍의 데이터버스선에는 항시, 소정의 저항(제4도의 트랜지스터 Q3및 Q4또는 제9도의 트랜지스터 Q31및 Q32)을 경유하여 전류가 공급되고 있고, 비트선의 쌍의 전압은, 센스앰프에 의한 비트선의 전압의 증폭을 기다리지 않고, 즉시, 트랜지스터 Q8″ 및 Q9″에 의해서 증폭되어서, 이들 비트선의 쌍에 대응하는 데이터버스선의 쌍상의 전압에 반영되고, 이 전압에 의해서 디지탈 데이터가 해독된다.
제12도는, 본 발명의 다이내믹 RAM의 다른 실시예의 구성을 표시한 것이다.
제12도의 구성은, 소위 공용 센스 앰프 구성을 취하는 것으로서, 좌우의 메모리 셀 어레이-MCA1' 및 MCA2'에서 각 열의 센스 앰프 SA를 공용하고 있다. 그때문에, 블록 선택선 B1 및 B2를 설치하여, 우측과 좌측의 어느 메모리셀 어레이를 선택하는가를 제어하고 있다. 블록 선택선 B1 및 B2는, 각 비트선의 메모리 셀 측과 읽어내기/써넣기 제어회로 측과의 사이에 트랜지스터 Q33'∼Q36' 및 Q37'-Q40'을 갖고, 우측과 좌측의 어느 메오리셀 어레이를, 대응하는 읽어내기/써넣기 제어회로 측과 접속하는가의 여부를 제어한다. 또, 써넣기용 열 선택선 CLW' 및 읽어내기용 열 선택선 CLR'에 의해서 동시에 2쌍의 열 어드레스 BL1,, BL2,를 선택한다. 또한, 데이터버스선 DBj,는 상측과 하측의 각 열의 비트선 BL1,, BL2,마다에 설치되어 있다. 이와같이, 좌우의 메모리셀 어레이 MCA1' 및 CA2'에서 각 열의 센스 앰프 SA를 공용하고, 한쌍의 읽어내기 및 써넣기 열 선택선 CLW 및 CLR에 의해서 동시에 2쌍의 열의 비트선을 액세스 함으로써, 읽어내기용 및 써넣기용으로 나누어도, 열 선택선의 수는, 제2도의 종래의 구성과 달라지지 않게 된다.
제13도는, 제12도의 구성의 한 변형을 표시한 것으로서, 데이터 써넣기용 데이터버스선 DB1W,와, 데이터 읽어내기용 데이터버스선 DB2,와를, 각 비트선 BLi,의 쌍 마다에 따로따로 설치하여, 또한, 이들을 각각 2쌍의 글로벌 데이터버스선 GDB1,, GDB2,를 경유하여, 써넣기 앰프 WA 및 데이터버스 앰프 DBA에 접속하고 있다.
제14도는, 제13도의 구성의 또다른 변형예를 표시한 것이다. 제14도의 구성에 있어서는, 제13도의 데이터 읽어내기용 데이터버스선 DB2,와 데이터 읽어내기용 글러벌 데이터버스선 GDB2,와의 사이에 프리앰프 A1 및 A2를 설치하여, 데이터버스선으로 부터 읽어내 여지는 신호를 증폭하고 있다. 일반적으로, 데이터 써넣기시에는, 강력한 써넣기 앰프 WA로 데이터버스선을 구동함으로써, 데이터버스선과 글로벌 데이터버스선과의 사이에 프리 앰프는 불필요하다고 생각되나, 이 경우에는 설치하여도 좋다.
제15도는, 제13도의 구성의 또다른 변형예를 표시한 것이다.
제15도의 구성에 있어서는, 제13도의 구성의 데이터 써넣기용 데이터버스선 DB1W,데이터 읽어 내기용 데이터버스선 DB2R,각각의 글러벌 데이터버스선 GDB1,, GDB2,와의 접속개소에 스위칭 트랜지스터 ST를 설치하여, 액세스시에는 제13도에 표시된 바와 같은 4쌍의 비트선 BLi,에 대응하는 구성을, 각각 선택하는 스위치 제어신호 BSn에 의해서, 액세스 대상으로 되는 4쌍의 비트선 BLi,에 대응하는 데이터버스선 DBj,만을 글로벌 데이터버스선 GDB1,, GDB2,에 접속하도록 하고, 다른(액세스 하지 않는) 4쌍의 비트선 BLi,에 대응하는 데이터버스선 DBj,를 글로벌 데이터 버스선 GDB1,, GDB2,에 접속하지 않도록 하는(절연한다) 것이다. 이것에 의해 글로벌 데이터 버스선의 기생용량을 작게하여서, 읽어내기 및 써넣기의 속도를 빠르게 할 수가 있다.

Claims (8)

  1. 비트선(BLi,)에 접속된 센스앰프와, 데이타 버스선(DB1, DB2)과, 읽어내기 전압출력 트랜지스터의 전류제어 단자가 상기 비트선(BLi, BLi)에 접속되어 있고 그의 전류출력단자가 소정의 전압원에 접속되어, 상기 비트선(BLi,)상의 전압을 제어입력으로서 수신하고, 상기 비트선에서 발생된 전압변화에 따라 상기 데이터버스선의 전압을 변화시키는 읽어내기 전압출력 트랜지스터(Q8″, Q9″)와, 읽어내기 제어신(CLR)을 통하여 인가되는 읽어내기 제어신호의 제어하에 상기 읽어내기 전압 출력 트랜지스터(Q8″, Q9″)의 동작을 제어하는 읽어내기 제어수단(Q6, Q7)과, 상기 데이터버스선의 전압에 해당하는 전압을 상기 비트선에 출력시키고, 써넣기 제어산(CLW)을 통하여 인가되는 써넣기 제어신호의 제어하에 동작 또는 또는 비동작되는 써넣기 전압 입력수단(Q1, Q2)로 구성되고, 상기 센스앰프는 상기 읽어내기 전압 출력 트랜지스터가 활성화된 후에 활성화되도록 구성된 것을 특징으로 하는 다이내믹 RAM.
  2. 제1항에 있어서, 상기 읽어내기 제어수단(Q6, Q7)이 상기 읽어내기 전압 출력트랜지스터(Q8″, Q9″)의 전류출력단자와 상기 소정의 전압원사이에 직련로 접속되는 트랜지스터인 다이내믹 RAM.
  3. 제1항에 있어서, 상기 써넣기 전압입력수단(Q1, Q2)는 상기 써넣기 제어신호(CLW)을 통하여 인가되는 인가되는 상기 써넣기 제어신호를 전류제어단자에서 수신하는 써넣기 전압입력 트랜지스터로서, 이 써넣기 전압입력 트랜지스터의 전류입력단자가 상기 데이터버스선에 접속되고. 그의 전류출력단자가 상기 비트선에 접속되는 다이내믹 RAM.
  4. 제1항에 있어서, 상기 데이터버스상에, 써넣기 데이타에 대응하는 전압을 인가하는 써넣기 데이타 입력수단(WA)로 더 구성하는 다이내믹 RAM.
  5. 비트선상에 발생하는 전압변화에 따라 데이터버스선의 전압을 변화하는 읽어내기 전압출력수단(Q8″, Q9″)과, 비트선(BLi,)상에 출력되는 전압을 증폭하는 전압증폭수단(SA)과, 상기 읽어내기 전압출력수단(Q8″, Q9″)의 동작을 가능하게 하거나 불가능하게 하고, 읽어내기 제어선(CLR)을 통하여 인가되는 읽어내기 제어신호에 의해 제어되는 읽어내기 제어수단(Q6, Q7)로 구성되는 다이내믹 RAM에서의 데이타 읽어내기 방법에 있어서, 메모리셀의 정보를 비트선상에 출력시키는 제1단계와, 상기 전압증폭수단을 활성화하기 전에 상기 읽어내기 제어신호를 인가하여 상기 읽어내기 전압출력 수단(Q8″, Q9″)의 동작을 가능하게 하여서 대응하는 비트선(BLi,)상에 출력된 전압에 대응하는 전압 변화를 상기 비트선(BLi,)에 대응하는 데이터버스선상에 발생시키는 제2단계로 구성하는 것을 특징으로 하는 데이타 읽어내기 방법.
  6. 각각 1비트의 디지탈 데이터를 단자전압으로서 기억하고, 이 단자전압은 써넣기, 및 읽어내기 가능한, 적어도 하나의 메모리 셀의 커패시터(C1, C2)와, 적어도 하나의 메모리셀에 대응하는 설치되는 비트선(BLi,)과, 상기 메모리셀의 커패시터(C1, C2)의 각각에 대응하여 설치되고, 이 메모리셀의 커패시터(C1, C2)에 상기 단자전압을 기억하는 이 메모리 셀의 커패시터(C1, C2)의 단자와, 이 메모리셀에 대응하는 비트선(BLi,)과의 전기적 접속/비접속을 제어하는 게이트수단(Qc1, Qc2)와, 각각이, 적어도 하나의 비트선에 대응하여 설치되고, 이 각각에 대하여, 소정의 저항(Q3″, Q4″)을 경유하며, 소정의 전원(Vcc)으로 부터 전류가 항시 공급되는, 적어도 하나의 데이터버스선(DB1, DB2)과, 상기 비트선(BLi,)의 각각에 대응하여 설치되어, 이 비트선에 대응하는 데이터버스에 전류 입력단자를 접속하고, 이 비트선상에 발생한 전압변화에 따라서, 이 데이타버스의 전압을 변화시키는 읽어 내기 전압 출력수단(Q8″, Q9″)과, 각 비트선에 대응하여 설치되고, 이 비트선에 대응하는 상기 데이터버스선(DB1,DB2)상의 전압에 따른 전압을, 이 비트선(BLi,)상에 출력시키는 써넣기 전압 입력수단(Q1, Q2)과, 상기 비트선(BLi,)상에 출력된 전압을 증폭하는 전압 증폭수단(SA)과, 상기 읽어내기 전압 출력수단(Q8″, Q9″)의 동작을 가능 또는 불가능하게 제어하는 읽어내기 제어수단(Q6, Q7)과, 상기 데이터버스선(DB1, DB2)상에 출력된 전압으로부터, 메모리셀(c1)내에 기억되어 있던 상기 디지탈 데이터를 식별하는 디지탈 데이터 식별수단(DBA)과, 상기 식별한 디지탈데이터를 래치하는 디지탈래치수단(22,23)과, 상기 데이터버스선상에, 써넣기 데이터에 대응하는 전압을 인가하는 써넣기 데이터 입력수단(WA)으로 구성되고, 상기 읽어내기 제어수단(Q6, Q7)은 읽어내기 제어신(CLR)을 경유하여 인가되는 읽어내기 제어신호에 의해서 제어되고, 상기 써넣기 전압 입력수단(Q1, Q2)은 읽어내기 제어선(CLW)을 경유하여 인가되는 써넣기 제어신호에 의해서 제어됨으로써, 동작 또는 비동작되는 다아내믹 RAM에서의 리드·모디파이·라이트 방법에 있어서, 목적하는 메모리셀에 대응하는 상기 게이트 수단을 제어하여, 이 메모리셀(C1, C2)에 기억하는 상기 단자전압을 이 메모리셀(C1, C2)에 대응하는 비트선(BLi,)상에 출력시키는 제1의 단계와. 상기 읽어내기 제어신호를 인가하여, 상기 읽어내기 전압 출력수단(Q8″, Q9″)의 동작을 가능하게 함으로써, 상기 대응하는 비트선(BLi,)상에 출력된 전압에 따른 전압변화를 이 비트선(BLi,)에 대응하는 데이터버스선상에 발생시키는 제2의 단계와, 상기 대응하는 데이터버스선상에 발생한 전압변화에 근거하여, 상기 디지탈 데이터 식별수단(DBA)에 의해서, 상기 목적의 메모리셀의 커패시터에 기억된 디지탈 데이터를 식별하는 제3의 단계와, 상기 디지탈 데이터 래치수단(22,23)에 의해서, 상기 식별한 디지탈 데이터를 래치하는 제4의 단계와, 상기 써넣기 데이터 입력수단(WA)에 의해서, 상기 데이터선상에, 써넣기 데이터에 대응하는 전압을 인가하는 제5의 단계와, 상기 써넣기 제어선(CLW)을 경유하여, 써넣기 제어신호를 상기 써넣기 전압 입력수단(Q1, Q2)에 인가하여, 이 써넣기 전압 입력수단(Q1, Q2)을 동작가능하게 하고, 상기 데이터버스선(DB1, DB2)상의 전압에 따른 전압을 이 데이터버스선에 대응하는 상기 비트선(BLi,)상에 출력시키는 제6의 단계와, 상기 비트선(BLi,)상에 출력된 전압을 상기 전압증폭수단에 의해서 증폭시키는 제7의 단계와, 상기 증폭된, 상기 비트선상의 전압을 상기 메모리 셀의 커패시터의 단자로 써넣는 제8의 단계로 구성되는 것을 특징으로 하는 리드 모디파이·라이트방법.
  7. 복수의 데이터 버스선(DB1R, DB2R)의 대응하는 데이타 버스선에 각각 접속되는 복수의 메모리셀어레이(MCA1-MCA4)로 구성되고, 상기 복수의 메모리셀어레이 (MCA1-MCA4)의 각각이 비트선(BLi,)에 접속된 센스앰프와, 읽어내기 전압 출력트랜지스터의 전류제어단자가 상기 비트선(BLi,)에 접속되고, 그의 전류입력 단자가 상기 복수의 데이타버스선(DB1R, DB2R)의 대응하는 데이터버스선에 접속되며, 그의 전류출력단자가 소정의 전압원에 접속되어, 상기 비트선(BLi,)상의 전압을 제어입력으로서 수신하고, 상기 비트선에서 발생된 전압변화에 따라 상기 복수의 데이터버스선(DB1R, DB2R)의 대응하는 데이터 버스선의 전압을 변화시키는 읽어내기 전압출력 트랜지스터(Q8″, Q9″)와, 읽어내기 제어선(CLR)을 통하여 인가되는 읽어내기 제어신호의 제어하에 상기 읽어내기 전압 출력 트랜지스터(Q8″, Q9″)의 동작을 제어하는 읽어내기 제어수단(Q6, Q7)과, 상기 데이터버스선의 전압에 해당하는 전압을 상기 비트선에 출력시키고, 써넣기 제어선(CLW)을 통하여 인가되는 써넣기 제어신호의 제어하에 동작 또는 비동작되는 써넣기 전압 입력수단(Q1, Q2)로 구성되고, 상기 센스앰프는 상기 읽어내기 전압 출력 트랜지스터가 활성화된 후에 활성화 되도록 구성된 것을 특징으로 하는 다이내믹 RAM.
  8. 제7항에 있어서, 상기 복수의 데이타버스선(DB1R,DB2R)의 각각에 선택적으로 접속되는 글로벌 데이터버스선(GDB1,GDB2)으로 더 구성되고, 상기 복수의 데이타버스선(DB1R,DB2R)의 각각이 상기 글로벌 데이타버스선(GDB1,GDB2)과의 접속점의 전단에 전압 증폭수단(A1,A2)을 포함하는 다이내믹 RAM.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930008857A (ko) * 1991-10-25 1993-05-22 김광호 데이타 전송 회로
EP0579862A1 (de) * 1992-07-24 1994-01-26 Siemens Aktiengesellschaft Integrierte Halbleiterspeicheranordnung
JP2663838B2 (ja) * 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置
JPH07147086A (ja) * 1993-11-02 1995-06-06 Nec Corp ダイナミック型半導体記憶装置
US5742544A (en) 1994-04-11 1998-04-21 Mosaid Technologies Incorporated Wide databus architecture
JP2817836B2 (ja) * 1995-11-30 1998-10-30 日本電気株式会社 半導体メモリ装置
JP4748828B2 (ja) * 1999-06-22 2011-08-17 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5571871B2 (ja) * 2007-10-30 2014-08-13 ピーエスフォー ルクスコ エスエイアールエル 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57167186A (en) * 1981-04-08 1982-10-14 Nec Corp Memory circuit
JPS63209094A (ja) * 1987-02-25 1988-08-30 Mitsubishi Electric Corp 半導体記憶装置
JP2638046B2 (ja) * 1988-03-14 1997-08-06 三菱電機株式会社 Ｉ／ｏ線負荷回路
JP2633645B2 (ja) * 1988-09-13 1997-07-23 株式会社東芝 半導体メモリ装置
JPH02146180A (ja) * 1988-11-28 1990-06-05 Nec Corp 半導体メモリ装置

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