KR970005283B1 - 반도체 기억장치 - Google Patents

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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 본 발명의 제1실시예에 따른 반도체 기억장치의 블록도.
제2도는 제1실시예에 따른 상세한 회로도.
제3도는 제1실시예에 따른 독출주기에서의 동작을 나타낸 신호파형도.
제4도는 제1실시예에 따른 래치형 메모리셀의 제1변형을 나타낸 도면.
제5도는 제1실시예에 따른 래치형 메모리셀의 제2변형을 나타낸 도면.
제6도는 제1실시예에 따른 래치형 메모리셀의 제3변형을 나타낸 도면.
제7도는 제1실시예에 따른 래치형 메모리셀의 제4변형을 나타낸 도면.
제8도는 본 발명의 제2실시예에 따른 반도체 메모리의 블록도.
제9도(a)와 제9도(b)는 제2실시예에 따른 독출주기에서의 동작을 나타낸 신호파형도.
제10도(a)와 제10도(b)는 제2실시예에 따른 기록주기에서의 동작을 나타낸 신호파형도.
제11도는 제3실시예에 따른 독출주기에서의 동작을 나타낸 신호파형도.
제12도는 제3실시예에 따른 기록주기에서의 동작을 나타낸 신호파형도.
제13도는 본 발명의 제4실시예에 따른 반도체 메모리의 블록도.
제14도는 제4실시예에 따른 상세한 회로도.
제15도(a)와 제15도(b)는 제4실시예에 따른 독출주기에서의 동작을 나타낸 신호 파형도.
제16도(a)와 제16도(b)는 제4실시예에 따른 독출주기에서의 동작을 나타낸 신호 파형도.
제17도(a)와 제17도(b)는 본 발명에 따른 제5실시예에 따른 반도체 메모리의 블록도.
제18도는 제5실시예에 따른 상세한 회로도.
제19도는 제5실시예에 따른 독출주기에서의 동작을 나타낸 신호파형도.
제20도(a)와 제20도(b)는 본 발명의 제6실시예에 따른 반도체 메모리의 블록도.
제21도는 제6실시예에 따른 상세한 회로도.
제22도(a)와 제22도(b)는 제6실시예에 따른 독출주기에서의 동작을 나타낸 신호파형도.
제23도(a)와 제23도(b)는 제6실시예에 따른 기록주기에서의 동작을 나타낸 신호파형도.
* 도면의 주요부분에 대한 부호의 설명
BLi,BLi(i=1∼m) : 비트선쌍 MWj(j=1∼n) : 워드선
MCij : dRAM셀 DCi1,DCi2 : 더미셀
DW1,DW2 : 더미워드선 10-i : 감지증폭기
50-i : 등화기 VBL: 비트선 선충전 전원
EQL1 : 등가화신호 ψT : 제어신호
30-i : 제1전송게이트 20-i : 래치형 메모리셀
ψCE,/ψCE,/ψCE,/ψCE,/ : 활성화 신호 CSLi : 열선택신호
CSL : 열선택선 40-i : 제2전송게이트
I/O,/I/O : 입출력선 VPL : 판전원
VDC : 선충전 전원 Ai,/Ai : 래치메모리셀의 노드
/WE : 기록트리거신호
EQL1,EQL2,EQL3,EQL4 : 등가화신호 Hiz : 하이임피던스레벨
BLC : 선충전전원 R1,R2 : 부하저항
Q27,Q28 : 인헨스먼트형 트랜지스터 Vth : Q27,Q28의 임계전압
Q29,Q30 : 디플리션형 n채널 MOS트랜지스터 160 : dRAM칩
170 : 어드레스 선택기 180 :CPU
190 : 게이트회로 A1∼An : 어드레스입력
SEL : 선택제어단 D1,D2 : 지연회로
70-i : 리세트회로 SP : 리세트신호
Bi,/Bi,Ci,/Ci : 기록노드 ψW : 제어신호
DBij,/DBij,DBih,/DBih, : 분발비트선
10-ij,SA-ij : 분할비트선 감지증폭기 80-ij : 선택게이트
DSij : 분할비트선 선택신호 60-i : 기록게이트
BLh,/BLh : 주비트선
[산업상의 이용분야]
본 발명은 파괴독출을 위해 사용되는 다이나믹 메모리를 포함하는 다이나믹 RAMs(dRAMs)이 사용된 집적화 반도체 메모리에 관한 것이다.
[종래의 기술 및 그 문제점]
최근 반도체 메모리의 처리속도를 높이기 위해 많은 발명과 개발이 수행되어져 왔는데, 이러한 반도체 메모리로는 dRAMs(dynamic RAMs)과 sRAMs(ststic RAMs)이 있다.
dRAMs은 기억용량과 가격면에서 sRAMs보다 우수하나 속도면에서는 뒤떨어지고 있는데, 이와 같이 dRAM이 sRAM보다 속도가 떨어지는 것은 dRAMs제주시 단위비트당 가격절감을 위해 어드레싱 멀티플렉싱방법(addressing multiplexing method)을 사용하고 있기 때문인데, 이렇게 하면 dRAMs의 집적밀도는 증가시킬 수 있게 된다.
그러나, dRAMs이 파괴독출형이므로 리프레싱(refreshing)과 비트선 선충전이 필요하기 때문에 느린 속도로 동작을 하게 된다. 즉, 주메로리로서 sRAMs을 사용한 컴퓨터의 머쉰주기(machinc cycle)는 sRAM에 대한 억세스시간에 의해서만 결정되는 반면, 주메로리로서 dRAMs을 사용하면 머쉰주기는 억세스시간과 비트선 선충전시간에 의해 결정된다.
이 때문에 페이지모드와, 니블모드(nibble mode) 및, 스태틱열모드(static colunm mode)등과 같은 다양한 동작모드를 갖춘 통상적인 dRAMs이 억세스시간을 짧게 하기 위해 개발되어졌다.
그러나, 통상적인 dRAMs은 억세스시간이 정상억세스모드로 감소되어도 주기시간이 그에 따라 감소되지 않는 바, 예컨대 정상억세스모드에서 100nsec의 억세스시간을 갖는 1M 비트 dRAM의 주기시간은 190nsec로 되는데, 이것은 활성시간과 선충전시간을 합한 시간이기 때문이다. 억세스시간이 반으로 감소함에도 불구하고 선충전시간 역시 반으로 감소될때까지 주기시간이 반으로 감소하지 않게 되는데, 이 선충전시간을 감소시키기 어려운 것은 충전된 비트선의 용량성부하가 dRAMs의 기억용량의 증가에 따라 증가될 뿐만 아니라, 독출 또는 기록데이터에 대한 활성구간 동안이 아닌 ARS(row address strobe)가 논리 0에서 논리 1로 바뀌는 선충전시간 동안 비트선이 선충전 및 등가화된다는 사실에도 기인하는 것이다.
한편, 반도체 메모리가 장착된 컴퓨터에 있어서, 머쉰주기의 길이는 컴퓨터의 수행능력을 평가하는 중요한 요소인 바, 스태틱 RAMs에서는 억세스시간과 주기시간이 각각 서로 동시에 일어나므로 억세스시간의 감소에 따라 머쉰주기의 감소를 초래할 수 있지만, 다이내믹 RAMs에서 억세스시간의 감소는 자체적으로만 되기 때문에 머쉰주기의 감소를 야기시킬 수 없게 된다.
어드레스 멀티플렉싱형의 일반적인 dRAMs에 있어서, 독출주기와 기록주기 사이에는 구별이 없는데, 이것은 어드레스데이터 선택기가 오직 CAS(column address strobe)에 의해 제어되기 때문인 바, 즉 활성주기동안에 RAS가 CAS보다 선행되어 dRAM에 입력된다. 또한, 행어드레스와 열어드레스는 어드레스데이터 선택기로부터 상기 시퀸스내의 출력되어 dRAM칩에 입력되는데, 동작여유를 확실하게 확보하기 위해 RAS가 활성화될때부터 CAS가 활성화될때까지의 일정 시간이 필요하게 된다.
그러므로, dRAMs의 주기시간을 짧게 하는 것이 어렵고, 따라서 dRAMs을 사용한 컴퓨터의 머쉰주기를 짧게 하는 것 또한 어렵게 된다.
상기한 바와 같이, 통상적인 dRAMs은 억세스시간의 감소에 따라 주기시간을 감소시킬 수 없기 때문에 종래에는 통상적인 dRAMs을 사용한 컴퓨터의 머쉰주기를 감소시킬 수 없게 된다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 첫 번째 목적은 비트선에 대해 필요한 선충전시간을 축적해서 억세스시간으로부터 통상적으로 독립되게 만들어 주기시간을 줄일 수 있는 dRAM을 사용한 반도체 메모리를 제공함에 있다.
두 번째 목적은 고속기등록동작이 가능한 어드레스 멀티플렉싱형 dRAM 반도체 메모리를 제공함에 있다.
세 번째 목적은 비트선에 대해 필요한 선충전시간을 축적해서 주기시간을 줄일 수 있는 분할 비트선구조를 갖춘 dRAM 반도체 메모리를 제공함에 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 첫 번째 목적은, RAS 활성화시간 구간동안 데이터가 비트선을 매개해서 선택워드선에 접속된 메모리셀로부터 래치수단에 전송된 후, 비트선에 래치수단을 접속하고 비트선의 선충전을 초기상태로 하는 것에 의해 달성할 수 있다.
본 발명의 두 번째 목적은, 어드레스 멀티플렉싱 dRAM 반도체 메모리에 있어서, 독출주기와 기록주기에서 CAS를 인가함에 따라 먼저 열어드레스를 로드하고, 이어 RAS를 인가함에 따라 행어드레스를 로드하며, 기록주기동안 비트선쌍에 데이터를 기록하거나 비트선쌍 바로 직전 회로에 데이터를 기록하는 것에 의해 달성할 수 있다.
본 발명의 세 번째 목적은, 분할비트선구조의 dRAM 반도체 메모리에 있어서, 주비트선과 부비트선을 선충전하는 동안 주비트선과 입출력선 사이에 래치수단을 접속하고, dRAM과 외부 사이에 전송데이타를 접속시켜 달성할 수 있다.
[작용]
상기와 같이 구성된 본 발명에 따른 dRAM은, 각 비트선과 입출력선 사이에 래치형의 비트선 감지증폭기를 설치해서 독출주기에서는 /RAS를 /CAS보다 선행시켜 논리 1에서 논리 0으로 떨어뜨리는 것에 의해 주기시간을 대폭 단축시킬 수 있게 된다.
또한, 래치형 메모리셀과 비트선간은 분리하는 것에 의해 비트선 선 충전이 수행되어 내치형 메모리셀을 매개해서 데이터의 독출과 기록을 수행할 수 있으므로 주기시간을 대폭 단축할 수 있게 된다.
(실시예)
이하, 예시도면을 참조해서 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명에 따른 제1실시예의 전체적인 구조를 나타낸 것으로, 도시되지 않은 반도체기판상에 복수의 비트선쌍(BLi,/BLi; i=1∼m)과 복수의 워드선(MW : J; j=1∼m)이 각각 수직으로 배치되어 있고, dRAM 셀(MCij)이 그 교점에 위치하며, 각 dRAM셀(MCij)이 워드선(MWj)에 의해 선택적으로 구동되어 데이터가 비트선(BLi)과 비트선(/BLi)사이에서 전송된다. 또한, dRAM셀(MCij)과 더비셀(DCi1,DCi2)이 각행의 비트선쌍(BLi,/BLi)에 결합되고, 더미셀(DCi1,DCi2)은 각각 더미워드선(DW1,DW2)에 의해 구동된다.
비트선 감지증폭기(10-i)는 비트선쌍(BLi,/BLi)상의 데이터독출레벨을 검출하기 위해 각 행에 대해 비트선쌍(BLi,/BLi)의 끝에 결합된다.
상기 비트선쌍(BLi,/BLi)을 등가화와 성충전시키기 위해 감지증폭기(10-i)에 등화기(50-i; equalizer)가 결합되어 있고, 이 등화기(50-i)에는 비트선 선충전전원(VBL)이 함께 결합되어 있으며, 또한 등가화신호(EQL1)가 공급된다.
상기 비트선쌍(BLi,/BLi)의 다른쪽 끝에는 제어신호(ψT)가 공급되는 제1전송 게이트(30-i)를 매개해서 래치형 메모리셀(20-i; 이하, 래치메모리셀로 칭함)이 결합되고, 래치메모리셀(20-i)에는 활성화신호(ψCE,/ψCE)가 공급되며, 이 래치메모리셀(20-i)의 출력은 열선택신호(CSLi)가 공급되는 제2전송게이트(40-i)를 매개해서 입출력선(I/O,I/O)에 결합되어 있다.
제2도는 제1도에 도시된 dRAM의 구체적인 배열을 나타낸 것으로, 특히 하나의 행에 대한 상세한 회로도이다.
여기서, dRAM셀(MC)과 더미셀(DC)은 하나의 트랜지스터와 하나의 캐패시터로 구성된 잘 알려진 형태로서, 캐래시터의 기준전원은 판전원(VPL)은 접속되어 있고, 더미셀(DCi1,DCi2)은 각각 n채널 MOS트랜지스터(Q9,Q10)를 포함하는데, 데이터 기록을 위해 선충전전원(VDC)에 접속되어 있다.
상기 비트선 감지증폭기(10-i)는 n채널 MOS트랜지스터(Q4,Q5)의 쌍과 P채널 MOS트랜지스터(Q6,Q7)의 쌍으로 구성되고, 활성화신호(ψSE,/ψSE)가 각각 소오스가 공통 접속된 P채널 MOS트랜지스터(Q6,Q7)의 쌍과 n채널 MOS트랜지스터(Q4,Q5)의 쌍에 각각 인가된다.
상기 등화기(50-i)는 3개의 n채널 MOS트랜지스터(Q1,Q2,Q3)로 구성되는 바, 각 트랜지스터의 게이트에는 등가화신호(EQL1)가 공급된다. 그리고, 상기 트랜지스터(Q1,Q2)는 선충전을 위해 채택된 것으로, 소오스가 각각 비트선쌍(BLi,/BLi)에 접속되고, 선충전전원(VBL)이 공통접속된 드레인에 공급된다. 또, 상기 트랜지스터(Q3)는 등가화를 위해 채택된 것으로, 소오스와 드레인은 각각 비트선쌍(BLi,/BLi)에 접속된다.
상기 래치메모리셀(20-i)은 n채널 MOS트랜지스터(Q18,Q19)의 쌍으로 구성된 플립플롭과 P채널 MOS트랜지스터(Q21,Q22)의 쌍으로 구성된 플립플롭으로 이루어지고, 래치 클럭으로서 작용하는 활성화신호(ψSE,/ψSE)각 각각 트랜지스터쌍의 공통 소오스접속에 인가된다. 여기서, 트랜지스터(Q20)는 등가화를 위해 사용된 n채널 MOS트랜지스터이다.
상기 래치메모리셀(20-i)의 노드(Ai,/Ai)는 각각 n채널 MOS트랜지스터(Q16,Q17)를 매개해서 상기한 비트선쌍(BLi,/BLi)에 접속되어 제1전송 게이트(30-i)가 형성되고, 한편 노드(Ai,/Ai)는 각각 n채널 MOS트랜지스터(Q23,Q24)를 매개해서 입출력선(I/O,I/O)에 결합되어 제2전송 게이트(40-i)를 형성한다. 상기 제1전송게이트(30-i)는 제어신호(ψT)에 의해 제어되고, 상기 제2전송게이트(40-i)는 열어드레스에 의해 선택된 열선택신호(CSLi)에 의해 제어된다.
상기한 바와 같이 구성된 dRAM의 동작은 다음과 같다.
제3도는 독출주기동안의 동작을 나타낸 타이밍도로서, 여기서 비트선쌍(BLi,/BLi)이 (1/2)VDD로 선충전된 시스템에서 래치메모리셀(20-i)내의 데이터가 입출력선(I/O,I/O)으로 전송되는 동작을 나타낸다.
최초 동작시 비트선 등가화신호(EQL1)가 VDD레벨이고, 선충전전원(VBL)이 (1/2) VDD볼트로 공급되므로 모든 비트선(BL,/BL)은 (1/2) VDD로 선충전된다. 여기서, i번째 비트선쌍(BLi,/BLi)에 관계된 dRAM 셀(MCi1)의 캐패시터(C3)와 트랜지스터(Q12)사이의 노드(N1)에 VDD(논리 1')가 기록되는 것으로 가정한다. 또한, 더미셀(DCi2)의 캐패시터(C2)와 트랜지스터(Q11)사이의 노드(N3)에는 기록전원(VDC)에 의해 (1/2)VDD레벨이 세트되어 초기 상태로 되는 것으로 가정한다.
/RAS가 논리 1 레벨(VIH)에서 논리 0레벨(VIL)로 바뀔 때 /RAS 활성모드로 동작함에 따라 등가화신호(EQL1,EQL2)가 VDD볼트에서 VSS볼트로 떨어져 비트선쌍(BLi,/BLi)이 서로 전기적으로 분리되어 더미셀(DCi2)의 노드(N3)가 부유상태로 된다.
이어, 예컨대 워드선(MW1)이 선택되고, 이워드선(MW1)과 더미워드선(DW2)이 (3/2) VDD레벨로 될 때, dRAM 셀(MCi1)과 더미셀(DCi2)내에 저장된 데이터는 각각 비트선쌍(BLi,/BLi)상으로 독출됨과 동시에 래치메모리셀(20-i)의 등가화신호(EQL3)는 VDD볼트에서 VSS볼트로 감소된다.
이어, n채널 트랜지스터 활성화신호(/ψSE)가 (1/2)VDD볼트에서 VSS볼트로 감소되고, 그때 P챈낼 트랜지스터 활성화신호(/ψSE)가 (1/2)VDD볼트에서 VDD볼트로 증가한다. 따라서 논리 1데이터가 독출된 비트선(BLi)은 VDD로 상승하는 반면, 더미셀(DCi2)에서 데이터가 독출된 비트선(/BLi)은 VSS로 떨어진다.
한편, 제어신호(ψT)가 곧 이어 제1전송데이터(30-i)를 턴온시키기 위해 Vss에서 VDD로 변하고, 또 활성화신호(/ψSE)가 (1/2)VDD볼트에서 VSS로 변하며, ψCE가 (1/2)VDD에서 VDD로 변할 때, 비트선쌍(BLi,/BLi)의 정보가 래치메모리셀(20-i)의 노드(Ai,/Ai)에 전송된다. 동시에 비트선쌍(BLi,/BLi)의 데이터가 래치메모리셀(20-i)로 전송될 때, dRAM칩의 외부로 출력되는 기록트리거신호(/WE)가 논리 1임에 따라 그 동작이 독출모드로 되면 비트선의 선충전은 자동적으로 최초상태로 된다. 이로한 선충전동작에 대해 다음에서 설명한다.
독출을 위해 선택된 메모리셀(MCi1)이 충분하게 재저장(재기록)된후, 선택된 워드선(MWi1)과 더미워드선(DW2)은 래치메모리셀(20-i)을 비트선쌍(BLi,/BLi)과 전기적으로 분리시키기 위해 (3/2)VDD에서 VSS로 전위가 낮아진다.
또한, 등화기(50-i)가 비트선을 충전시키기 위해 비트선 등가화신호(EQL1)가 VSS에서 VDD로 변하는데, 이 경우 /CAS클럭이 논리 1에서 논리 0으로 바뀔 때 1번째 열이 선택되면, 제2전송게이트(40-i)를 턴온시키고, 래치메모리셀(20-i)의 노드(Ai,/Ai)를 입출력선(I/O,I/O)에 전기적으로 접속시키기 위해 열선택회로(CSLi)가 VSS에서 VDD또는 (3/2)VDD로 상승한다. 또, i번째 열이 선택되어졌을때, 입출력선(I/O)은 VDD를 유지하고, 입출력선(I/O)은 VDD에서 VSS로 떨어지며, 입출력선(I/O,I/O)에 접속된 출력된(Dout)은 하이임피던스레벨(Hiz)에서 논리 1레벨(VOH)로 변한다.
한편, 제어신호(ψT)가 VDD이고, 제1전송게이트(30-i)가 온상태에 있을 때 열선택신호(CSLi)가 VDD로 변하면, 비트선쌍(BLi,/BLi)과 래치메모리셀(20-i)의 노드(Ai,/Ai)는 동시에 입출력선(I/O,I/O)상으로 독출된다.
상기한 바와 같이, 본 발명에 따르면 일시적으로 dRAM셀(MCij)의 저장데이터독출을 위해 비트선(BLi,/BLi)의 끝에 래치메모리셀(20-i)이 설치됨에 따라, 비트선쌍(BLi,/BLi)이 /RAS 활성시간 동안 선충전될 수 있게 된다.
즉, 비트선 선충전시간 동안 독출과 기록을 할 수 있는 래치메모리셀(20-i)이 비트선쌍(BLi,/BLi)과 입출력선(I/O,I/O)에 제공되고, /RAS가 논리 1에서 논리 0으로 바뀔 때, 워드선(MWj)이 선택되어 dRAM셀(MCij)내의 데이터가 래치메모리셀(20-i)로 전송된다. 이 경우, /CAS가 /RAS보다 선행되어 논리 0으로 떨어지면, 워드선(MWj) 선택후 즉각 외부로 데이터를 독출하기 위해 열선택선이 선택되어질 수 있다. 이후, 비트선쌍(BLi,/BLi)과 래치메모리셀(20-i) 사이에서 전송게이트의 턴오프에 의해 /RAS가 논리 0으로 유지되는 동안 비트선이 선충전된다. 즉, /RAS활성화시간 동안 비트선을 선충전할 수 있는데, 종래에는 /RAS 활성시간이 아닌 /RAS 선충전시간 동안에 상기 동작이 수행되었다. 따라서, 종래에 비해 주기시간을 짧게 할 수 있게 되는데, 이것은 주 메모리로서 대용량 dRAMs을 사용하는 고속화 컴퓨터에 매우 효과적이다.
상기 실시예에서 비트선의 선충전레벨은 (1/2)VDD인 반면, 선충전된 레벨은 VDD로 된다. 한편, BICMOS회로(바이폴라 트랜지스터와 CMOS트랜지스터의 조합을 사용한 회로)는 감지증폭기(10-i)와 주변회로에 사용될 수 있고, 또한, 래치메모리셀(20-i)은 제4도 내지 제7도에 나타낸 바와 같이 여러가지 방법으로 변형될 수 있다.
제4도 선충전 n채널 MOS트랜지스터(Q25,Q26)가 부가되어 변형된 래치메모리셀(20-i)의 변형을 나타낸 것으로, 트랜지스터(Q25,Q26)의 드레인은 선충전전원(VLC)에 접속되어 있고, 이 트랜지스터(Q25,Q26)는 등가화신호(EQL3)에 의해 제어되며, 래치메모리셀의 노드(Ai,/Ai)가 VLC(예컨대, 1/2VDD)로 세트되어 초기상태로 된다. 여기서, 비트선에 대한 선충전전원(VBL) 대신 선충전전원(VLC)이 사용된다.
제5도의 제2변형에 있어서, 제1실시예의 P채널 MOS트랜지스터(Q21,Q22)는 각각 VDD가 접속되는 부하저항(R1,R2)으로 대체되는바, 여기서 부하저항(R1,R2)은 예컨대 다결정실리콘으로 형성될 수 있다. 본 변형에서 활성화신호(/ψCE)의 초기레벨이 VDD로 선택되므로 노드(Ai,/Ai)가 VDD레벨로 세트되어 초기상태로 된다.
제6도는 제5도의 부하저항(R1,R2) 대신 n채널 MOS트랜지스터(Q27,Q28)를 사용한 제3변형을 나타낸 것으로, 이 경우 트랜지스터(Q27,Q28)는 인헨스먼트형으로, 각각 공통 접속된 드레인과 게이트의 부하로서 작용한다. 이에 따라 노드(Ai,/Ai)의 초기레벨이 VDD-Vth로 세트되는데, 여기서 Vth는 트랜지스터(Q27,Q28)의 임계전압을 나타낸다.
제7도는 부하로서 제공되는 디플리션형의 n채널 MOS트랜지스터(Q29,Q30)를 사용한 제4변형을 나타낸 것으로, 이 경우 트랜지스터(Q29,Q30)는 각 게이트가 소오스에 접속되어 있는 바, 이러한 구성에서 노드(Ai,/Ai)의 초기레벨이 VDD로 세트된다.
다음에, 본 발명에 따른 제2실시예를 설명한다.
제2실시예는 제1실시예와 마찬가지로 어드레스 멀티플렉싱형 dRAM에서 비트선을 선충전하기 위한 것과 독출주기와 기록주기는 행어드레스와 열어드레스의 입력시퀸스에서 각각 달리되는데, 전체적인 블록도가 각 제8도에 나타나 있다. 여기서, dRAM의 배열이 제1실시예와 같으므로 그에 대한 상세한 설명은 생략한다.
제8도에 의하면 어드레스데이터 선택기(170)는 dRAM칩(160)과 CPU(180)사이에 접속되어 있고, CPU(180)에서 어드레스데이터 선택기(170)로 인가되는 어드레스데이터는 2n비트로 구성된다. 상기 어드레스데이터의 n상위비트는 열어드레스로서 사용되고, n하위비트는 행어드레로서 사용되며, 상기 어드레스데이터 선택기(170)는 dRAM칩(160)의 어드레스입력(A1∼An)에 차례로 열어드레스와 행어드레스를 인가한다.
상기 어드레스데이터 선택기(170)는 열어드레스와 행어드레스중 어느 하나가 먼저 출력되는 것을 결정하기 위해 채택된 선택제어단(SEL)을 갖추고 있는 바, 이 선택제어단(SEL)에 인가되는 신호의 레벨은 /RAS와 /CAS 및 기록트리거신호(/WE)의 레벨의 조합에 따라 게이트회로(190)에 의해 결정된다.
여기서, /RAS와 /CAS 및, 기록트리거신호(/WE)와 /RAS 사이에서 먼저 논리 1에서 논리 0으로 변할 때 게이트회로(190)는 선택제어단(SEL)에 논리 1의 신호를 인가하고, 선택제어단(SEL)이 논리 1 레벨일 때 어드레스데이터 선택기(170)는 행어드레스를 먼저 출력한다. 그후, /CAS가 논리 0으로 되면 선택제어단(SEL)은 논리 0레벨로 되고, 이에 따라 열어드레스가 어드레스데이터 선택기(170)로부터 출력된다.
상기 설명은 독출주기에 관계된 것이다.
한편, 기록주기에 있어서 /CAS와 기록트리거신호(/WE)는 /RAS보다 선행되어 논리 0레벨로 되고, 게이트회로(190)로부터의 제어신호는 논리 0으로 되어 열어드레스가 먼저 출력되며, 이어 /RAS가 논리 0으로 되어 어드레스데이터 선택기(170)로부터 행어드레스가 출력된다.
한편, 지연회로(D1,D2)는 각각 dRAM칩(160)의 /RAS와 /CAS의 입력단에 접속되어 있는데, 이 지연회로(D1,D2)는 dRAM칩(160)에서 입력어드레스를 위한 셋업시간을 제공한다.
제9도(a)와 제9도(b)는 독출주기 동안 수행되는 동작에 대한 타이밍도를 나타낸 것으로, 제1실시예와 같이 비트선(BL,/BL)이 (1/2)VDD로 선충전된 시스템에서 비트선(BL,/BL)이 선충전되어 있는 동안 래치메모리셀(20-i)내의 데이터를 입출력선(I/O,I/O)상에 전송하기 위한 동작으로서, 제1실시예와는 달리 데이터가 직렬로 전송된다.
동작 초기에 등가화신호(EQL1)가 VDD레벨이고, 비트선 선충전전원(VBL)이 (1/2)VDD레벨이므로 모든 비트선(BL,/BL)은 (1/2)VDD로 선충전된다. 여기서, i번째 비트선쌍(BLi,/BLi)에 관계하는 dRAM(MCi1)의 저장 노드(N1)에 논리 1(VDD)이 기록되고, 더미셀(DCi2)의 저장노드(N3)가 기록전원(VDC)에 의해 (1/2)VDD로 세트되어 초기화되는 것으로 가정한다.
/RAS가 논리 1레벨(VIH)에서 논리 0레벨(VIL)로 바뀔 때 /RAS활성모드로 동작된다. 그리고, 등가화신호(EQL1,EQL2)가 VDD볼트에서 VSS볼트로 떨어져서 비트선쌍(BLi,/BLi)이 서로 전기적으로 분리되고, 더미셀(DCi2)의 노드(N3)가 부유상태로 된다.
이어 워드선(MW1)이 선택되고, 이 워드선(MW1)가 어미워드선(DW2)이 (3/2)VDD레벨로 상승할 때, dRAM셀(DCi1)과 더미셀(DCi2)에 저장된 데이터는 각각 비트선쌍(BLi,/BLi)상으로 독출된다. 그후, 래치메모리셀(20-i)의 등가화신호(EQL3)가 VDD볼트에서로 VSS감소된다.
이어, n채널 트랜지스터활성화신호(/∼ψSE)가 (1/2)VDD볼트에서 VSS볼트로 감소하고, P채널 트랜지스터활성화신호(ψSE)가 (1/2)VDD에서 VDD로 됨에 따라 논리 1데이터가 독출된 비트선(BLi)이 VDD로 상승하고, 더미셀(DCi2)내에서 데이터가 독출된 비트선(/BLi)이 VSS로 떨어진다.
이어, 제1전송게이터(30-i)를 턴온시키기 위해 제어신호(ψT)가 VSS에서 VDD로 되고, 활성화신호(ψCE)가 (1/2)VDD에서 VSS로 되며, 활성화신호(ψCE)가 (1/2)VDD에서 VDD로 될 때 비트선쌍(BLi,/BLi)의 정보는 래치메모리(20-i)의 노드(Ai,/Ai)에 전송되게 된다.
동시에 비트선쌍(BLi,/BLi)상의 데이터가 래치메모리셀(20-i)로 전송될 때, dRAM 칩 외부로 출력된 기록트리거신호(/WE)가 논리 1로 되어 독출모드로 되면, 그때 비트선 선충전은 자동적으로 초기상태로 된다.
이와 같이 선충전동작을 다음에서 상세히 설명한다.
독출을 위해 선택된 메모리셀(MCi1)이 충분히 재저장(재기록)된 후 선택된 워드선(MWi1)과 더미워드선(DW2)의 전위가 (3/2)VDD에서 VSS로 떨어지고, 그후 래치메모리셀(20-i)이 비트선쌍(BLi,/BLi)과 전기적으로 분리된다.
비트선 등가화신호(EQL1)는 등화기(10-i)가 비트선을 선충전하기 위해 VSS에서 VDD로 되는데, 이 경우, /CAS클럭이 논리 1에서 논리 0으로 될 때 I번째 열이 선택되면, 제2전송게이트(40-i)를 턴온시키고 래치메모리셀(20-i)의 노드(Ai,/Ai)를 입출력선(I/O,I/O)과 전기적으로 접속시키기 위해 열선택신호(CSLi)가 VSS에서 VDD또는 (3/2)VDD로 된다. 그리고, i번째 열이 선택될 때, 입출력선(I/O)은 VDD를 유지하고, 입출력선(I/D)은 VDD에서 VSS로 떨어지게 되며, 출력단(Dout)은 하이임피던스레벨(Hiz)에서 논리 1레벨(VOH)로 된다. 지금까지 설명한 동작은 제1실시예와 같다.
이어, /RAS가 논리 0상태이고, /CAS가 논리 0에서 논리 1로 되돌아갈 때, 출력단(Dout)에서의 데이터는 Hiz로 리세트되고, 감지증폭기(10-i)의 데이터 역시 리세트되며, VSS로 떨어진 입출력선(I/O)이 입출력선(I/O)과 마찬가지로 VDD로 선충전된다. 또한, 열어드레스버퍼와 열디코더가 리세트되고, 열선택신호(CSLi)가 VDD에서 VSS로 된다.
이후, j번째 열어드레스가 입력되고 /CAS가 다시 논리 1에서 논리 0으로 될 때, j번째 열선택선(CSLi)이 선택되게 된다. 한편, 논리 0인 j번째 래치메모리셀의 내용이 독출되어 출력단(Dout)이 Hiz에서 논리 0(VOL)으로 된다.
또한, /CAS가 /CAS선충전을 수행하기 위해 논리 0에서 논리 '1로 세트되고, 그때 k번째 열어드레스가 /CAS활성상태로 되어 입력됨에 따라 논리 1인 k번째 래치메모리셀내에서 데이터가 독출된다.
한편, /RAS가 논리 0에서 논리 1로 상승하고 /CAS가 이어서 논리 0에서 논리 1로 상승할 때, 등가화신호(EQL3)가 VSS에서 VDD로 되어 모든 래치메모리셀(20-i)내의 데이터르 리세트시킨다.
상기한 바와 같이, 제2실시예에 의하면 독출주기 동안 래치메모리셀내의 메모리셀로부터 독출되는 데이터를 일시적으로 저장하는 것과 /CAS를 토글링(toggling)하는 것에 의해 직렬억세스가 수행될 수 있고, 한편 /RAS활성화기간 동안 비트선이 선충전된다.
이어, 기록주기동작을 제10도(a)와 제10도(b)의 타이밍챠트를 참조하여 설명한다.
독출주기와 달리, 기록주기동안 /CAS는 /RAS보다 선행되어 논리 1에서 논리 0으로 되고, 동시에 기록트리거신호(/WE) 역시 논리 0으로 됨에 따라 열어드레스가 먼저 dRAM칩에 인가된다. 예컨대, i번째 열이 선택되고, 이때 열선택신호(CSLi)가 상승되지는 않지만, 열선택선을 선택하기 위해 열어드레스가 열디코더로 래치된다. 또한, 입출력선(I/O,I/O)과 관련된 감지증폭기를 활성화시키시 위해 기록회로가 동작하는데, 이 경우 입출력선(I/O)이 VDD에서 VSS로 되는 반면 입출력선(I/O)은 VDD를 유지한다.
이어, /RAS 클럭이 논리 1에서 논리 0으로 될 때, 등가화신호(EQL1,EQL2,EQL3)는 VDD에서 VSS로 떨어짐에 따라 비트선쌍(BLi,/BLi)과 래치메모리셀의 노드(Ai,/Ai)가 부유상태로 된다.
한편, 워드선(MWi1)과 더미워드선(DWi2)이 VSS에서 (3/2)VDD로 상승할 때, 열선택신호(CLSi)는 열디코더에 미리 래치된 열어드레스에 의해 VSS에서 VDD로 상승되고, 제어신호(ψT)는 VSS에서 VDD로 된다. 따라서, 제1, 제2전송게이트(30-i,40-i)는 턴온되고, 비트선쌍(BLi,/BLi)이 입출력선(I/O,I/O)과 각각 전기적으로 접속되므로 비트선쌍(/BLi)이 (1/2)VDD에서 VSS로 떨어지고, 비트선(BLi)이 (1/2)VDD에서 VDD로 상승한다.
이어, 비트선 감지증폭기(10-i)에 대한 n채널 트랜지스터 활성화신호(/ψSE)와 래치메모리셀에 대한 활성화신호(/ψSE)가 (1/2)VDD에서 VSS로 되고, P채널 트랜지스터 활성화신호(/ψSE)와 래치메모리 활성화신호(/ψSE)가 (1/2)VDD에서 VDD로 된다.
따라서, 선택메모리셀로 데이터를 기록하는 것과 비선택메모리셀로 데이터를 재기록하는 것이 초기상태로 된다. 즉, 선택된 dRAM 셀(MCi1)의 노드(N1)의 더미메모리셀(DCi2)의 노드(N3)가 각각 전지적으로 비트선쌍(BLi,/BLi)에 접속되므로, 노드(N1)가 VDD에서 VSS로 되어 논리 1이 기록되고, 노드(N3)가 (1/2)VDD에서 VDD로 된다.
다음에 /RAS와 기록트리거신호(/WE)가 0상태일때, /CAS가 논리 0에서 논리 1로 되어 출력단(Dout)과 감지증폭기를 리세트시키고, 입출력선(I/O)과 마찬가지로 VSS로 낮아진 입출력선(I/O)은 VDD로 선충전된다. 동시에 열어드레스버퍼와 열디코더는 레트되고, 열선택신호(CSLi)는 VDD에서 VSS로 된다.
이후, j번째 열어드레스가 입력되고 /CAS가 논리 1에서 논리 0으로 될 때 j번째 열선택선(CSLj)이 선택된다. 동시에 출려단(Dout)에서 데이터가 출력되고, 입력데이터가 논리 1이면 j번째 열의 선택메모리셀 1데이터가 기록된다.
더욱이, 상기한 바와 같이 /CAS선충전을 수행하기 위해 /CAS가 논리 0에서 논리 1로 됨에 따라 열어드레스버퍼와 열디코더 출려단(Dout) 및 감지증폭기(10-i)가 리세트된다. /CAS활성화구간으로 되기 위해 k번째 열어드레스가 입력되고 /CAS가 논리 1에서 논리 0으로 될 때, k번째 열에서 선택메모리로 0데이터가 기록된다. 그때 /RAS와 /CAS가 논리 0이고 기록트리거신호(/WE)가 논리 0에서 논리 1으로 될 때, 워드선(MW1)과 더미워드선(DW2)이 (3/2)VDD에서 VSS로 됨에 따라 비선택상태로 된다. 거의 동시에 제어신호(ψT)가 VDD에서 VSS로 되어 제1전송게이트(30-i)가 턴오프되고 래치메모리셀이 비트선과 전기적으로 분리되게 된다. 이때, 비트선 등가화신호(EQL1)는 VSS에서 VDD로 되고, 더미셀내에 (1/2)VDD의 초기 세트레벨을 기록한다.
상기 기록트리거신호(/WE)가 논리 0에서 논리 1로 변화함에 따라 기록회로가 불필요하게 되고, 그 대신 독출회로가 필요로 되어 k번째 래치메모리셀내의 데이터가 출력단(Dout)으로부터 독출된다. 이 경우, 논리 0이 기록되므로, 논리 0이 출력된다.
상기한 바와 같이, 각 비트선에 대해 래치멤모리셀이 제공되는 구성을 이용한 제2실시예에 의하면, 기록주기에서 /CAS가 /RAS보다 선행되어 활성화되므로 열어드레스가 행어드레스보다 먼저 dRAM칩으로 입력되고, 반면 독출주기에서 /RAS가 /CAS보다 선행되어 활성화되므로 행어드레스가 열어드레스보다 선행되어 dRAM칩으로 입력된다. 그러므로, 독출주기에서 /RAS 활성화구간동안에 비트선이 선충전된다. 한편, 기록주기에 있어서, 완전한 기록주기를 위해 기록트리거신호(/WE)가 논리 0에서 논리 1로 된 후 비트선을 즉각 선충전할 수 있게 되고, 또한 기록주기와 독출주기에서 /CAS를 토글링(tonnling)하는 것에 의해 직렬억세스를 수행할 수 있게 된다.
따라서, 종래의 기술에서와 같이 /RAS선충전기간 동안에 비트선을 선충전하는 것이 아니라 /RAS활성화기간 동안에 비트선을 선충전할 수 있기 때문에 종래 기술에 비해 주기시간을 크게 감소시킬 수 있게 된다.
다음에, 본 발명에 따른 제3실시예를 상세히 설명한다. 여기서, 본 실시예의 회로구성은 제1도와 제2도에 나타낸 제1실시예와 마찬가지이므로 그에 대한 상세한 설명은 생략한다.
제3실시예에 따른 독출주기에서의 동작에 대해 제11도를 참조해서 설명한다. 제11도는 비트선이 (1/2)VDD로 선충전된 시스템내에서 래치메모리셀(20-i)내의 데이터가 입출력선으로 전송되는 동작과정에 대한 파형도를 나타낸 것이다.
동작초기에 비트선 등가화신호(EQL1)가 VDD레벨이고, 비트선 선충격전원(VBL)이 (1/2)VDD레벨이므로, 모든 비트선(BL,/BL)이 (1/2)VDD로 선충전된다.
여기서 i번째 비트선쌍(BLi,/BLi)에 관한 dRAM셀(MCi1)의 저장노드(N1)에 논리 1(VDD)이 기록되고, 기록전원(VDC)에 의해 더미셀(DCi2)의 저장노드(N3)가 (1/2)VDD로 세트되어 초기상태로 되는 것으로 가정한다.
/CAS가 /RAS보다 선행되어 논리 1(VIH)에서 논리 0(VIL)으로 될 때, 열어드레스가 먼저 칩에 입력된다. 이때, I번째 열이 선택되고, 열선택선(CSLi)이 VSS에서 VDD로 상승되지 않음에도 불구하고, i번째 열어드레스는 열선택에 대해 디코더(도시되지 않았음)내로 래치된다.
이어, /RAS가 논리 1에서 논리 0으로 될 때, 등가화신호(EQL1,EQL2)가 VDD에서 VSS로 떨어지므로 워드선(MW1)이 선택되어, 이 워드선(MW1)과 더미워드선(DW2)이 (3/2)VDD로 상승된다. 따라서, dRAM셀(MCi2)과 더미셀(DCi2)의 정보가 각각 비트선쌍(BLi,/BLi)으로 독출되고, 래치메모리셀(20-i)의 등가화신호(EQL3)가 VDD에서 VSS로 떨어진다.
이어, 비트선 감지증폭기(10-i)의 n채널 트랜지스터 활성화신호(/ψSE)가 (1/2)VDD에서 VSS로 감소하고, P채널 트랜지스터 활성화신호(/ψSE)가 (1/2)VDD에서 VDD로 됨에 따라 메모리셀(MCi1)의 논리 1데이터가 독출된 비트선(BLi)이 VDD로 상승되고, 더미셀(DCi2)에서 데이터가 독출된 비트선(BLi)이 VSS로 떨어진다.
이어, 제어신호(ψT)가 제1전송게이트(30-i)를 턴온시키기 위해 VSS에서 VDD로 된다. 또, 활성화회로(/ψCE)가 (1/2)VDD에서 VSS로 되고, 활성화신호(ψCE)가 (1/2)VDD에서 VDD로 될 때, 비트선쌍(BLi,/BLi)의 정보가 각각 래치메모리셀(20-i)의 노드(Ai,/Ai)에 전송된다.
다수의 열선택에 대한 티코더에 의해 열어드레스가 래치됨에 따라 열선택선(CSLi)이 VSS에서VDD로 상승되므로 노드(Ai,/Ai)가 가각 입출력선(I/O,I/O)과 전기적으로 접속된다.
이 경우, 입출력선(I/O)은 VDD를 유지하고, 입출력선(I/O)은 VDD에서 VSS로 떨어지므로 출력단(Vout)이 Hiz에서 VOH(하이레벨)로 된다. 동시에, 제어신호(ψT)가 VDD에서 VSS로 되고, 전송게이트(30-i)가 턴오프된다. 그리고, 상기 래치메모리셀(20-i)이 비트선쌍(BLi,/BLi)과 전기적으로 분리된 후, 워드선(MW1)과 더미워드선(DW2)이 (3/2)VDD에서 VSS로 되고 비트선 등가화신호(EQL1)가 VSS에서 VDD로 되어 비트선이 선충전된다.
상기한 바와 같이 본 실시예에 따른 dRAM에 있어서도 마찬가지로 비트선과 관련된 래치메모리셀내의 메모레셀로부터 독출된 데이타를 일시적으로 저장함으로서 RAS 활성화기간동안 비트선이 용이하게 선충전될 수 있게 된다.
제12도는 기록주기의 동작을 설명하기 위한 신호파형도를 나타낸 것으로, 독출주기에서와 마찬가지로 기록주기애서도 /CAS가 /RAS보다 선행되어 논리 1에서 논리 0으로 되므로 i번째 열어드레스가 열선택선에 대응하는 디코더로 래치된다.
기록트리거신호(/WE)가 1에서 0로 될 때, 기록회로가 필요하므로 입출력선(I/O,I/O)에 관련된 감지증폭기를 활성화하기 위해 데이터입력버퍼가 동작한다. 예컨대, 입력데이터가 0이면 그때 입출력선(I/O)은 VDD에서 VSS로 되고 입출력선(I/O)은 VDD를 유지한다.
한편, /RAS가 논리 1'에서 논리 0으로 될 때, 등가화신호(EQL1∼EQL3)가 VDD에서 VSS로 되므로 비트선쌍(BLi,/BLi)과 래치메모리셀(20-i)의 노드(Ai,/Ai)가 부유상태로 되고, 워드선(MW1)과 더미워드선(DW2)의 레벨은 입력행어드레스에 의해 VSS에서 (3/2)VDD로 상승한다. 동시에 열디코더에 의해 미리 래치된 열어드레스에 의해 열선택선(CSLi)이 VSS에서 VDD로 상승하고, 제어신호(ψT) 역시 VSS에서 VDD로 된다. 따라서, 제1, 제2전송게이트(30-i,40-i)가 턴온되어 비트선쌍(BLi,/BLi)이 각각 입출력선(I/O,I/O)과 전기적으로 접속된다.
따라서, 비트선(BLi)이 (1/2)VDD에서 VS1S로 되고, 비트선(BLi)이 (1/2)VDD에서 VDD로 된다.
다음에, 감지증폭기(10-i)에 대한 n채널 트랜지스터 활성화신호(/ψSE)와 래치메모리 활성화신호(/ψCE)가 동시에 (1/2)VDD에서 VSS로 되는 한편, P채널 트랜지스터 활성화신호(ψSE)와 래치메모리 활성화신호(ψCE)가 동시에 (1/2)VDD에서 VDD로 된다. 따라서, 선택메모리셀에 대한 데이터의 기록과 비선택메모리셀의 재기록은 초기상태로 된다. 즉, 선택된 dRAM 셀(MCi1)의 노드(N1)와 더미메모리셀(DCi2)의 노드(N3)가 각각 비트선쌍(BLi,/BLi)에 계속 접속되고, 노드(N1)RK VDD에서 VSS로 되므로 노드(N3)가 (1/2)VDD에서 VDD로 된다.
한편, 비선택 메모리셀이 충분히 재기록된 후, 워드선(MW1)과 더미워드선(DW2) DL (3/2)VDD에서 VSS로 된다. 곧 이어 제어신호(ψT) 역시 VDD에서 VSS로 되고 전송게이트(30-i)가 턴오프되므로 래치메모리가 비트선과 전기적으로 분리되고, 비트선 등가화신호(EQL1)가 VSS에서 VDD로 되어 비트선의 선충전이 초기 상태로 되며, 동시에 등가화신호(EQL2)가 VSSVDD에서 VDD로 되어 (1/2)VDD의 초기 세트레벨이 더미셀로 기록된다.
이러한 방법에 있어서, 독출주기동안 기록된 데이터가 약간 빨리 래치메모리셀로 래치되므로 비트선의 서브시퀸트 선충전의 시간 역시 빠르게 할 수 있다.
상기한 바와 같이 래치메모리셀이 각 비트선에 제공된 제3실시예에 의하면, /CAS가 /RAS보다 선행되어 활성화되고, 기록주기와 독축주기의 양쪽 모두에서 어드레스가 dRAM으로 로드되므로 독출주기에서 독출데이터가 래치메모리로부터 출력되는 동안 비트선이 선충전될 수 있다 즉, /RAS 선충전기간동안 통상적으로 수행되는 비트선의 선충전이 /RAS 활성기간동안 수행될 수 있게 된다. 또한, 기록 주기동안 열선택선이 워드선의 선택과 동시에 선택되어 데이터의 빠른 기록이 허용되고, 기록주기 완료 직후 비트선이 선충전된다. 이에 따라 주기시간이 종래 기술에 비해 현저하게 감소될 수 있다.
제13도는 본 발명의 제4실시예에 따른 dRAM의 구성을 나타낸 것으로, 여기서 제1도에 나타낸 제1실시예와 동일한 부분에 대해서는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다.
제4실시예에 있어서, 제1실시예에서의 래치메모리셀(20-i)이 제외되고, 비트선쌍(BLi,/BLi)에 접속된 제1전송게이트(30-i)는 기록전송게이트(60-i)를 매개해서 래치형 비드선 감치증폭기(10-i)에 접속되어 있다. 즉, 비트선 감지 증폭기(10-i)는 래치메모리셀(20-i) 대신 제공되는 것이다. 상기 제1전송게이트(30-i)와 기록전송게이트(60-i) 사이의 노드(Bi,/Bi)는 기록노드로 제공되는데, 이 기록노드는 열선택선(CSLi)에 의해 제어되는 제2전송게이트(40-i)를 매개해서 각각 입출력선(I/O,I/O)에 접속되고, 리세트회로(70-i)는 래치형 비트선 감지증폭기(10-i)에 접속된다.
제14도는 제13도의 dRAM에 관련된 하나의 행에 대한 구성을 상세히 나타낸 회로도로서, 상기 비트선감지 증폭기(10-i)는 n채널 MOS트랜지스터(Q18,Q19)의 쌍으로 구성된 플립플롭과 P채널 MOS트랜지스터(Q21,Q22)의 쌍으로 구성된 플립플롭으로 이루어지고, 상기 트랜지스터(Q18,Q19)의 소오스는 수신활성화신호(/ψCE)에 접속되며, 상기 트랜지스터(Q21,Q22)의 소오스는 수신활성화신호(ψCE)에 접속되어 있다.
한편, 제1실시예에서의 래치메모리셀(20-i)의 등가화 n채널 MOS트랜지스터(Q20)가 제2전송게이트(40-i)의 앞단에 제공된다.
상기 감지증포기(10-i)의 노드(Ai,/Ai)와 기록노드(Bi,/Bi)사이에 기록전송게이트(60-i)는 n채널 MOS트랜지스터(Q40,Q41)로 형성되고, 상기 감지증폭기(10-i)에 대한 리세트회로(70-i)는 2개의 n채널 MOS트랜지스터(Q42,Q43)로 구성된다. 상기 2개의 n채널 MOS트랜지스터(Q42,Q43)의 드레인은 공통으로 비트선 선충전전원(VBL)에 접속되면서 소오스는 비트선쌍(BLi,/BLi)에 접속되며, n채널 MOS트랜지스터(Q44)는 소오스와 드레인이 각각 비트선쌍(BLi,/BLi)에 접속된다. 여기서, 리세트신호(SP)는 트랜지스터(Q42,Q43,Q44)의 게이트에 인가된다.
제15도(a)와 제15도(b)는 제4실시예에 따른 dRAM의 독출주기에서의 동작을 설명하기 위해 사용된 신호파형도를 나타낸 것으로, 본 실시예 역시 비트선 (1/2)VDD로 선충전되고, 또 메모리셀내에 저장된 데이터가 비트선 감지증폭기(10-i)에 전송된 후, 감지증폭기(10-i)가 비트선과 전기적으로 분리된고, 감지증폭기(10-i)로 래치된 데이터가 독출을 위해 입출력선에 전송되는 한편, 비트선이 선충전된다. 이후 독출동작을 상세히 설명한다.
먼저, 비트선 등가화신호(EQL1)가 VDD이고, 비트선 선충전전원(VBL)이 (1/2)VDD이므로, 모든 비트선이 (1/2)VDD로 선충전된다. 여기서, i번째 비트선쌍에 관련된 메모리셀(MCi1)의 캐패시터노드(N1)에 VDD또는 VDD-Vth(논리 1)가 기록되어져 있다고 가정한다. 여기서, 더미셀(DCi2)의 캐패시터노드(N3)가 (1/2)VDD또는 (1/2)(VDD-Vth)로 세트되어 초기상태로 된다.
또한, /RAS가 /CAS 보다 선행되어 논리 1(VIH)에서 논리 0(VIL)으로 되어 신호(EQL1,EQL2,SP,EQL3)가 VDD에서 VSS로 되고 워드선(MW1)과 더미워드선(DM2)의 레벨이 VSS에서 (3/2)VDD또는 VDD로 된다. 따라서, 메모리셀(MCi1)과 더미셀(DCi2)의 정보는 각각 비트선쌍(BLi,/BLi)상으로 독출된다. 동시에, 제1전송게이트(30-i)에 대한 시간제어신호(ψT) 역시 VSS에서 VDD또는 (3/2)VDD로 되고, 기록전송게이트(60-i)에 대한 제어신호(ψW)가 VDD또는 (3/2)VDD를 유지하므로, 비트선쌍(BLi,/BLi)상의 데이터가 기록노드(Bi,/Bi)를 매개해서 노드(Ai,/Ai)에 전송되게 된다.
이어, n채널 트랜지스터 활성화신호(/ψCE)가 (1/2)VDD에서 VSS로 되고, 그때 P채널 트랜지스터 활성화신호(ψCE)는 (1/2)VDD에서 VDD로 된다. 따라서, 메모리셀(MCi1)로부터 논리데이터 1이 독출된 비트선쌍(BLi)은 VDD로 상승되고, 더미셀(DCi2)에 관련된 비트선(BLi)은 VSS로 떨어진다.
선택된 워드선(MW1)에 관련된 메모리셀이 충분히 기록된 후, 워드선(MW1)과 더미워드선(DM2)이 (3/2) VDD또는 VDD에서 VSS로 떨어지므로, 셀이 비선택상태로 되고, 동시에 제어신호(ψT)가 VSS로 떨어지고 제1전송게이트(30-i)가 턴오프되므로, 감지증폭기(10-i)가 비트선쌍(BLi,/BLi)으로부터 전기적으로 분리된다. 그때 비트선 등가화신호(EQL1)와 더미셀 등가화신호(EQL2)가 VSS에서 VDD로 되어 비트선쌍(BLi,/BLi)과 더미셀(DCi1,DCi2)의 등가화와 선충전을 개시한다.여기서, /RAS가 논리 1에서 논리 0으로 됨에 따라 워드선 선택동작의 시퀸스와 감지증폭기(10-i)로의 데이터의 전송과 래칭, 워드선의 리세팅 및 비트선 감지증폭기(10-i)를 전기적으로 분리시키고 비트선을 선충전하는 동작이 자동적으로 수행된다.
지금까지 수행된 일련의 동작과는 독립적으로, /CAS가 논리 1에서 0으로 되므로 열어드레스가 로드되고, 따라서 선택열내에서 데이터가 비트선 감지증폭기와 입출력선 사이에서 데이터가 전송된다. 즉, i번째 열이 선택되고, 제2전송게이트(40-i)가 턴온되며 기록노드(Bi,/Bi)가 입출력선(I/O,I/O)과 전기적으로 접속됨에 따라 열선택선(CSLi)이 VSS에서 VDD또는 (3/2) VDD로 되는 것으로 가정한다. 본 예에서 입출력선(I/O)은 VDD를 유지하고 입출력선(I/O)은 VDD에서 VSS로 되어 출력단(Dout)이 Hiz에서 논리1(VOH)로 된다.
다음에, /RAS가 논리 0에서 논리 1로 되고, /CAS 역시 이어서 논리 0에서 논리 1로 될 때, 감지증폭기(10-i)에 대한 리세트신호(SP) 와 등가화신호(EQL3)가 VSS에서 VDD로 되고, 비트선 감지증폭기(10-i)에 대한 활성화신호(ψCE,ψCE)가 (1/2)VDD로 되며, 비트선 감지증폭기(10-i)가 모두 리세트된다. 또한, 열선택선(CSLi) 역시 VDD또는 (3/2)VDD에서 VSS로 되고 선충전된 후 출력된(I/O,/I/O)은 VDD로 되며, 출력단(Dout)이 Hiz 레벨로 리세트된다.
제16도(a)와 제16도(b)는 본 실시예에 따른 dRAM에 관한 기록주기에서의 동작을 설명하기 위해 사용된 시호파형도를 나타낸 것으로, 기록주기동안 /CAS는 /RAS보다 선행되어 논리 1에서 논리 0으로 되고, 동시에 트리거신호(/WE) 또한 논리 0으로 된다. 따라서, 열어드레스는 먼저 dRAM 칩에 로드된다. 동시에 비트선 등가신호(BQL1)가 VDD에서 VSS로 되어 비트선쌍(BLi,/BLi)이 부유상태로 되고, 더미셀 등가화신호(BQL2)와 감지증폭기 등가화신호(EQL3) 또한 VDD에서 VSS로 된다.
예컨대, 열어드레스에 의해 i번째 열이 선택되었다면, 그때 열어드레스(CSLi)는 VSS에서 VDD또는 (3/2)VDD로 되고 제2전송게이트(40-i)는 턴온되며, 동시에 제1전송게이트(30-i) 역시 제어신호(ψT)의 상승에 의해 턴온된다. 또한, 비트선 감지증폭기(10-i)가 비트선쌍(BLi,/BLi)으로부터 전기적으로 분리됨에 따라 제어신호(ψT)가 VDD또는 (3/2) VDD에서 VSS로 되어 기록전송게이트(60-i)가 턴오프되고, 동시에 기록입력데이터가 0이면 감지증폭기(10-i)를 활성화하기 위해 데이터입력버퍼가 필요하도록 기록회로가 동작한다. 이 경우, 입출력선(I/O)은 VDD에서 VSS로 되는 반면, 입출력선(I/O)은 전위가 근소하게 낮아진 후, 즉시 VDD로 되는데, 이것은 비트선에 전자가 흐르기 때문이다.
이러한 방법에서, 입력데이터는 제1,제2전송게이트(30-i,40-i)를 매개해서 입출력선(I/O,I/O)에서 비트선쌍(BLi,/BLi)으로 전송되고, 비트선(BLi)이 (1/2)VDD에서 VSS로 되며, 비트선(BLi)이 (1/2)VDD에서 VDD또는 VDD-Vth로 된다.
그후, /RAS가 1에서 0으로 될 때, 행어드레스가 로드되기 위해 행어드레스 버퍼가 동작하는 바, 여기서 행어드레스에 의해 제1워드선이 선택되고 워드선(MW1)과 더미워드선(DM2)이 VSS에서 (3/2)VDD또는 VDD로 가정한다.
이어, 비트선 감지증폭기(10-i)에 대한 리세트신호(SP)는 VDD에서 VSS로 되고, 기록전송게이트(60-i)에 대한 제어신호(/ψW)는 VSS에서 VDD또는 (3/2)VDD로 된다.
한편, n채널 트랜지스터 활성화신호(/ψCE)가 (1/2)VDD에서 VSS로 되고, P채널 트랜지스터 활성화신호(ψCE)가 이어서 (1/2)VDD에서 VDD로 될 때, 비선택된 비트선(BLh,/BLh)이 각각 (1/2)VDD에서 VDD-Vth(또는 VDD)로 되는데, 이것은 메모리셀과 더미셀로부터의 데이터에 기인하는 것이다.
또한, 선택된 워드선(MM1)에 접속된, 메모리셀이 충분하게 재기록된 후, 워드선(MW1)과 더미워드선(DM2)이 비선택상태로 되기 위해 (3/2)VDD에서 VSS로 되어 비선택상태로 되고, 비트선 등가화신호(EQL1)와 더미셀 등가화신호(EQL2)가 VSS에서 VDD로 되어 비트선의 등가화와 선충전을 초기상태로 한다.
그후, 기록트리거신호(/WE)와 /RAS 및 /CAS가 논리 0에서 논리1로 되어 열선택신호(CSLi)와 입출력선(I/O,I/O), 기록노드(Bi,/Bi) 및 비트선 감지증폭기(10-i)를 리세팅시킨다.
제15도와 제16도에서는 제1전송게이트(30-i)에 대한 제어신호(ψT)와 제어신호(/ψW)를 H레벨로서 VDD로 나타낸다. 여기서 H레벨이 (3/2)VDD로 되어 선택되어졌다면 비트선쌍(BLi,/BLi)은 각각 VDD와 VSS로 된다. 따라서, 메모리셀에 대해 1 기록레벨이 VDD-Vth로 되지 않고 VDD로 된다. 또한, 오직 VDD-Vth로 상승되어 메모리셀로 기록된다면, 워드선은 상승되어질 필요가 없이 H레벨로서 VDD가 사용된다.
상기한 바와 같이 제4실시예에 의하면, 래치형 감지증폭기가 각 비트선에 제공되고, 기록전송게이트가 기록노드와 감지증폭기사이에 제공되며, 제1, 제2전송게이트가 각각 기록노드와 비트선사이에, 그리고 기록노드와 입출력선사이에 제공된다.
따라서, 독출주기동안 데이터는 비트선 감지증폭기와 입출력선 사이에서 전송되어질 수 있고, 한편 비트선은 독출데이터가 감지증폭기(10-i)에 래치됨에 따라 선충전된다. 그러므로 /RAS 활성기간동안 비트선의 선충전이 수행될 수 있어 종래 기술에 비해 현저하게 주기시간을 감소시킬 수 있게 된다.
한편, 기록주기동안 감지증폭기(10-i)가 비트선과 분리됨에 따라 더불어 비트선과 입출력선(I/O,I/O)이 서로 전기적으론 접속외어 입출력선(I/O,I/O)상의 데이터를 비트선과 행어드레스에 의해 선택된 워드선에 의해 선택되어 기록되어지는 메모리셀에 직접 전송할 수 있게 된다.
특히, /CAS가 /RAS 보다 선행되어 1에서 0으로 되기 때문에 빠른 기록동작이 수행되고, 그때 비트선이 선충전된다.
제17도(a)와 제17도(b)는 본 발명의 제5실시예에 따른 dRAM의 전체구성을 나타낸 것으로, 분할비트선 구성이 제3실시예의 dRAM에 적용된 실시예이다. 반도체기판상에서 주비트선쌍(BLi,/BLi)과 다수의 워드선(MWij)이 서로 수직으로 배치되고, 각 주비트선쌍(BLi,/BLi)으 대응하는 선택게이트(80-ij)를 매개해서 다수의 분할비트선쌍(DBij,/DBij)에 접속되며, 다수의 dRAM셀(Min1,Mij2,…)과 2개의 더미셀(Dij1,Dij2)의 분할비트선쌍(DBij,/DBij)에 제공된다.
또한, 분할비트선 래치형 감지증폭기(10-ij)가 분할비트선쌍(DBij,/DBij)에 대해 제공되고, 또 주비트선쌍(BLi,/BLi)의 한쪽 끝이 주비트선등화기(50-i)에 접속됨과 더불어 다른쪽 끝이 제1전송게이트(30-i)를 매개해서 래치메모리셀(20-i)에 접속되며, 또 래치메모리셀(20-i)의 노드(Ai,/Ai)가 제2전송게이트(40-i)를 매개해서 입출력선(I/O,I/O)에 접속된다.
제18도는 제5실시예에 따른 dRAM의 상세한 구성을 나타낸 것으론, 특히 i번째 주비트선쌍(BLi,/BLi)에 관련된 하나의 행에 대한 것이다. 여기서, 분할비트선 감지증폭기(10-ij)는 n채널 MOS트랜지스터(Q4,Q5)의 쌍으로 구성된 플립플롭과 P채널 MOS트랜지스터(Q6,Q7)의 쌍으로 구성된 플립플롭으로 이루어지고, 활성화신호(ψSEi/ψSEj)가 각각 트랜지스터의 소오스 접속점에 인가되며, 분할비트선 감지증폭기(10-ij)은 수신등가신호(EQL4j)에 접속된 n채널 MOS트랜지스터(Q50,Q51,Q52)로 구성된 부가적인 분할비트선 등가화회로를 제공한다.
또한, 주비트선 등가화회로(50-i)는 n채널 MOS트랜지스터(Q1,Q2,Q3)로 구성되고, 상기 트랜지스터(Q1,Q2)의 소오스는 각각 주비트선쌍(BLi,/BLi)에 접속되며, 드레인은 선충전전원(VBL)에 접속된다. 여기서, 상기 트랜지스터(Q1,Q2,Q3)의 게이트는 주비트선 등가화신호(EQL1)가 공급된다. 또, 선택게이트(80-ij)가 공급된다. 여기서, 제5실시예의 dRAM은 제1실시예와 같다.
상기와 같이 구성된 dRAM의 독출동작을 제19도를 참조하여 설명한다.
상기 제19도는 주비트선쌍(BLi,/BLi)과 분할비트선쌍(DBij,/DBij)이 (1/2)VDD로 선충전되어 독출동작에 대해 래치메모리셀내의 데이터가 입출력선으로 전송되고, 또한 주비트선과 분할비트선이 선충전되어 있는 경우에 대한 신호파형을 나타낸다.
먼저, 주비트선 등가화신호(EQL1)가 VDD를 유지하고, 비트선 선충전전원(VBL)이 (1/2)VDD를 유지하므로 주비트선쌍(BLi,/BLi)이 모두 (1/2)VDD로 선충전된다.
마찬가지로 분할비트선 등가화신호(EQL4j)가 VDD로 유지되기 때문에 분할비트선쌍(DBij,/DBij)이 모두 (1/2)VDD로 선충전된다. 여기서 i번째 주비트선쌍(BLi,/BLi)에 대응하는 j번째 분할비트선쌍(DBij,/DBij)에 관한 dRAM셀(Mij1)의 캐패시터노드(N1)에 VDD(논리1)가 기록되는 것으로 가정한다. 또한, 더미셀(Dij2)의 캐패시터노드(N3)는 기록전원(VBL)에 의해 (1/2)VDD로 세트되어 초기 상태로 되는 것으로 한다.
/RAS가 논리 1(VIH)에서 논리 0으로 될 때, /RAS 활성화모드로 동작하고, 등가화신호(EQL1,EQL4j,EQL2)가 VDD에서 VSS로 되어 행어드레스와 더미워드선(MWj1)에 의해 선택된 워드선(MWj1)의 레벨이 VSS에서 (3/2)VDD로 될 때, dRAM 셀(Mij1)과 더미셀(Dij2)의 정보가 각각 분할비트선쌍(DBij,/DBij)에 의해 전송된다. 동시에 래치메모리셀에 대한 등가화신호(EQL2)가 VDD에서 VSS로 된다.
이후, 분할비트선 감지증폭기(10-ij)에 대한 n채널 트랜지스터 활성화신호(/ψSE)가 (1/2)VDD에서 VSS로 되고, P채널 활성화신호(ψSE)는 곧이어 (1/2)VDD에서 VDD로 된다. 따라서, 논리 1데이터가 독출된 분할비트선(DBij)이 VDD로 상승하고, 한편 더미셀(Dij2)의 데이터가 독출된 분할비트선(/DBij)이 VSS로 낮아진다.
한편, 분할비트선쌍(DBij,/DBij)은 트랜지스터를 각각 VDD와 VSS로 만들고, 분할비트선쌍(DBij,/DBij)의 데이터가 주비트선쌍(BLi,/BLi)을 매개해서 래치메모리셀(20-i)의 노드(Ai,/Ai)로 전송됨에 따라 분할비트선선택신호(DSj)와 제1전송게이트 제어신호(ψT)가 VSS에서 VDD로 된다.
그후, 래치메모리셀 활성화신호(ψCE)가 (1/2) VDD에서 VDD로 되는 한편,활성화신호(/ψCE)가 (1/2)VDD에서 VSS로 된다. 또한, 데이터가 전송된 동안 주비트선쌍(BLi,/BLi)은 각각 VDD와 VSS로 천이되고, 주비트선이 완전하게 천이되기 이전에 선택게이트(80-ij)에 대한 제어신호(DSj)와 제1전송게이트(30-i)에 대한 제어신호(ψT)가 주비트선쌍(BLi,/BLi)으로부터 분할비트선쌍(DBij,/DBij)과 래치메모리셀(20-i)을 전기전으로 분리시키기 위해 VDD에서 VSS로 떨어진다. 이와 같이 되면, 래치동작이 고속으로 처리될 수 있고, 전력손실이 감소되며, dRAM셀에 대한 재기록(재저장) 동작을 고속으로 할 수 있게 된다.
한편, 주비트선 등가화신호(EQL1)가 VSS에서 VDD로 되기 때문에 분리된 주비트선(BLi,/BLi)이 (1/2)VDD로 선충전되고, 어레이배열과 메모리용량에 의해 16M 비트 dRAM의 경우, 예컨대 주비트선의 용량은 2PF를 상회하게 된다. 주비트선 캐패시턴스의 접속하에서 분할비트선에 의한 dRAM셀의 재저장과 래치메모리셀에 의한 데이터의 래칭은 VDD와 VSS에서 주비트선쌍(BLi,/BLi)이 충전과 방전을 위한 시간이 걸릴 뿐만 아니라 큰 전력손실이 요구된다. 따라서, 본 실시예는 VDD와 VSS에서 천이되기 전에 주비트선쌍(BLi,/BLi)을 선충전시김에 따라 전력손실이 요구된다. 따라서, 본 실시예는 VDD와 VSS에서 천이되기 전에 주비트선쌍(BLi,/BLi)을 선충전시킴에 따라 전력손실을 줄일 수 있게 된다. 여기서,주비트선쌍(BLi,/BLi)의 최종 선충전레벨은 각각 (1/2)VDD+α로 되는데, α는 약(/10)VDD이다
그후 분할비트선쌍(DBij,/DBij)이 각각 VDD와 VSS로 되고, dRAM 셀이 충분히 재저장된 후, 선택워드선(MWj1)과 더미워드선(DWj2)이 (3/2)VDD에서 VSS로 떨어져 비선택상태로 된다.
또한, 분할비트선 등가화신호(EQLj)와 더미셀 등가화신호(EQL2)가 곧이어 VSS에서 VDD로 되어 분할비트선의 등가화 선충전을 개시한다. 워드선의 선택과, 분할비트선 감지증폭기를 동작시키는 것, 래치메모리셀로 데이터를 전송하는 것, 주비트선을 선충전시키는 것, 워드선을 리세팅하는 것 및 분할비트선을 선충전하는 것 등의 일련의 동작은 /RAS가 논리 1에서 0으로 됨에 따라 자동적으로 수행된다.
상기 동작과는 별개로 예컨대, /CAS 가 1에서 0으로 되고, 열선택선(CSLi)이 VSS에서 VDD또는 (3/2)VDD로 됨에 따라 i번째 열이 선택될 때 입출력선(I/O,I/O)에 노드(Ai,/Ai)가 전기적으로 접속된다. 이 경우 입출력선(I/O)은 VDD를 유지하고, 반면 입출력선(I/O)은 VDD에서 VSS로 되어 출력단이 Hiz에서 논리 1레벨로 변한다.
이어, /RAS가 0에서 1로 된다. 이러한 상태에서 /CAS가 0에서 1로 될 때, 래치메모리셀 활성화신호(ψCE,/ψCE)는 이전의 (1/2)VDD상태로 되돌아 가고, 모든 래치메모리셀을 리세팅시킨다.
상기한 바와 같이 본 발명에 따른 제5실시예에 의하면, 다수의 분할비트선쌍(DBij,/DBij)이 주비트선쌍(BLi,/BLi)에 접속되고,dRAM 셀은 각 분할비트선쌍(DBij,/DBij)에 접속되며, 래치메모리셀(20-i)은 주비트선쌍(BLi,/BLi)에 저속되므로 선충전구간동안 데이터는 dRAM 칩과 외부사이에서 전송될 수 있게 된다.
따라서, /RAS 선충전구간이 필요없으므로 주기시간이 짧아질 수 있게 된다. 또한, 래치메모리셀(20-i)의 래치동작과 분할비트선쌍(DBij,/DBij)에 의한 dRAM에 대한 재기록동작이 고속으로 될 수 있고, 주비트선쌍(BLi,/BLi)이 완전한 충전과 방전을 필요로 하지 않으므로 전력손실이 감소될 수 있게 된다.
제20도(a)와 제20도(b)는 본 발명의 제6실시예에 따른 dRAM의 구성을 나타낸 것으로 , 본 실시예에 의하면 기록데이터와 동시에 비트선쌍(BLi,/BLi)으로부터 래치메모리셀(20-i)을 전기적으로 분리시키기 위해 제5실시예의 구성에 기록게이트를 부가한 것이다. 여기서, 제20도(a)는 제17도(a)와 동일하다. 제20도(b)에 나타난 바와 같이 기록게이트(60-i)는 제5실시예에 나타낸 래치메모리셀(20-i)의 전단에 접속된다.
제21도는 제6실시예의 하나의 행에 대한 상세한 회로도로서, 특히 행이 i번째 주비트선쌍(BLi,/BLi)에 접속된다. 상기 기록게이트(60-i)는 n채널 MOS트랜지스터(Q40,Q41,Q60)로 구성되는 바, 상기 트랜지스터(Q40,Q41)의 게이트에는 제어신호(/ψW)가 공급되고, 상기 트랜지스터(Q60)의 게이트에는 제어신호(ψW)가 공급되며, 그 이외의 구성은 제18도의 구성과 같다.
상기한 바와 같이 구성된 dRAM의 동작을 제22도(a)와 제22도(b)를 참조하여 설명한다.
제22도는 주비트선과 분할비트선이 (1/2)VDD로 선충전되고, 주비트선과 분할비트선이 선충전되는 동안 독출동작을 위해 래치메모리셀에서의 데이터가 입출력선에 전송되는 경우에 대한 신호파형도를 나타낸 것이다.
먼저, 주비트선 등가화신호(EQL1)가 VDD이고 비트선 선충전전원(VHL)이 (1/2)VDD이므로 주비트선쌍(BLi,/BLi)은 모두 (1/2)VDD로 선충전된다. 마찬가지로, 분할비트선 등가화신호(EQL4j)가 VDD이기 때문에 분할비트선쌍(DBij,/DBij)은 모두 (1/2)VDD로 선충전된다. 여기서, i번째 주비트선쌍(BLi,/BLi)에 대응하는 j번째 분할비트선쌍(DBij,/DBij)에 관한 dRAM 셀(Mij1)의 캐패시터노드(N1)에 VDD(논리1)가 기록되는 것으로 가정한다. 또한, 더미셀(Dij2)의 캐패시터노드(N3)가 기록전원 (VBL)에 의해 (1/2)VDD로 세트되어 초기화되는 것으로 한다.
/RAS가 /CAS 보다 선행되어 논리 1(VIH)에서 논리 0(VIL)로 될 때, /RAS 활성구간으로 동작된다. 이 구간에서 등가화신호(EQL1,EQLj4,EQL2)가 VDD에서 VSS로 되고, 행어드레스에 의해 선택된 워드선(MWij1)과 더미워드선(DWj2)의 레벨은 VSS에서 (3/2)VDD로 된다. 따라서, dRAM 셀(Mij1)과 더미셀(Dij2)의 정보가 각각 분할비트선쌍(DBij,/DBij)에 전송된다. 동시에 래치메모리셀(20-i)에 대한 등가화신호(EQL3)는 VDD에서 VSS로 된다.
그후, 분할비트선 감지증폭기(SAij)에 대한 n채널 트랜지스터 활성화신호(/ψSE)가 (1/2)VDD에서 VSS로 되고, P채널 트랜지스터 활성화신호(ψSE)가 이어 (1/2)VDD에서 VDD로 된다. 따라서, 논리 1데이터가 독출된 분할비트선(DBij)이 VDD로 상승하고, 한편 더미셀(Dij2)의 데이터가 독출된 분할비트선쌍(DBij)이 VSS로 떨어진다.
한편, 분할비트선쌍(DBiJ/DBij)이 VDD와 VSS로 천이되고, 분할비트선쌍(DBij/BLi)을 매개로해서 래치메모리셀(20-i)의 기록 노드(Ci/Ci)에 전송됨에 따라, 분할비트선 선택신호(DSij)와 제1전송게이트 제어신호(/ψT)가 VSS에서 VDD로 된다.
또한, 독출주기동안 기록전송게이트(60-i)에 대한 제어신호(/ψW)가 VDD또는 (3/2)로 되어 노드(Ci,/Ci)에서의 데어터가 턴온된 기록전송게이트(60-i)를 매개해서 노드(Ai,/Ai)로 전송된다.
그후, 래치메모리셀 활성화신호(ψCE)가 (1/2)VDD에서 VDD로 되고, 활성화신호(/ψCE)가 (1/2)VDD에서 VSS로 되며, 데어터거 전송되는 동안 주비트선상(BLi,/BLi)이 각각 VDD와 VSS로 천이된다. 또, 주비트선이 완정하게 천이되기 전에 주비트선쌍(BLi,/BLi)으로부터 분할비트선쌍(DBij,/DBij)과 래치메모리셀(20-i)을 전기적으로 분리시키기 위해 선택게이트(80-ij)에 대한 제어신호(DSj)와 제1 전송게이트(30-i)에 대한 제어 신호(ψT)가 VDD에서 VSS로 떨어진다. 이와 같은ㄴ 동작은 래치 동작을 고속으로 수행하고, dRAM 셀에 대한 전력손실을 줄이면서 재기록(재저장) 동작을 고속으로 하기 위해 수행된다.
한편, 분리된 주비트선쌍(BLi,/BLi)은 주비트선 등가화신호(EQL1)가 VSS에서 VDD로 되기 때문에 (1/2)VDD로 선충된다. 예컨대, 어레이 구성과 메모리 용량에 따라 주비트선의 용량은 16M 비트 dRAM의 경우 2PF을 상회한다. 주비트선 캐패시턴스의 접속하에서 분할 비트선에 의한 dRAM 셀의 재저장과 래치메모리셀에 의한 데이터의 래칭은 주비트선쌍(BLi,/BLi)이 VDD와 VSS에서 충전과 방전을 위한 시간이 걸릴 뿐만 아니라 큰 전력 손실이 요구된다.
따라서, 본 실시예는 VDD와 VSS에서 천이되기 전에 주비트선쌍(BLi,/BLi)을 선충시킴에 따라 전력손실을 줄일 수 있게 된다. 여기서, 주비트선쌍(BLi 와 /BLi)의 최종전레벨은 각각(1/2)VDD와 α와 (1/2)VDD-α로 되는데, α는 약(1/10) VDD이다.
그후, 분할비트선쌍(DBij, /DBij)이 각각 VDD와 VSS로 되고, dRAM 셀이 충분히 재저장된 후 선택워드선(MWj1)과 더미워드선(DWj2)이 (3/2)VDD에서 VSS로 떨어져 비선택상태로 된다.
또한, 분할비트선 등가화신호(EQLLj)와 더미셀 등가화신호(EQL2)가 곧이어 VSS에서 VDD로 되어 분할비트선의 등가화와 선충전을 개시한다. 여기서, 워드선의 선택과, 분할비트선 감지증폭기를 동작시키는 것, 래치메모리셀로 데이터를 전송하는 것, 주비트선을 선충시키는 것, 워드선을 리세팅하는 것 및 분할비트선을 선충하는 것 등의 일련의 동작은 /RAS가 논리 1에서 0으로 됨에 따라 자동적으로 수행된다.
상기 동작과는 별개로 예컨대, /CAS가 1에서 0으로 되고 열선택선(CSLi)이 VSS에서 VDD또는 (3/2)VDD로 됨에 따라 i번째 열이 선택될 때, 입출력선(I/O,I/O)에 노드(Ai,/Ai)가 전기적으로 접속된다. 이 경우 입출력선(I/O)은 VDD를 유지하고, 반면 입출력선(I/O)은 VDD에서 VSS로 되어 출력단이 Hiz에서 논리 1 레벨로 변한다.
이어, /RAS 가 0에서 1로 된다. 이러한 상태에서 /CAS가 0에서 1로 될 때, 래치메모리셀 활성화신호(ψCE,/ψCE)는 이전의(1/2)VDD로 되돌아 가고, 모든 래치메모리셀을 리세팅시킨다.
제23도(a)와 제22도(b)는 상기 실시예에 따른 dRAM의 기록주기동안의 동작에 대한 신호파형도를 나타낸 것으로, 기록주기동안 /CAS가 /RAS 보다 선행되어 논리 1에서 논리 0 으로 되고, 동시에 주비트선 선충전 신호(EQL1)가 VDD에서 VSS로 되어 주비트선쌍(BLi,/BLi)이 부유상태로 되도록 한다. 또한, 열어드레스버퍼가 동작상태로 되어 열어드레스가 로드된다. 예컨대, 열어드레스에 의한 I번째 열이 선택되면, 그때 열어드레스(CSLi)가 VSS에서 VDD또는 (3/2)VDD로 되어 제2전송게이트(40-i)가 턴온 된다. 또한, 동시에 제어신호(ψT)의 상승에 의해 제1정송게이트(30-i)가 턴온되고, /CAS와 동시에 기록트리거신호(/WE)가 0으로 되며, 제어신호(/ψW)가 VSS로 되어 기록전송게이트(60-i)가 턴오프된다. 따라서, 래치메모리셀(20-i)은 주비트선쌍(BLi,/BLi)으로부터 전기적으로 분리되고, 동시에 기록회로가 입출력선(I/O,/I/O)의 감지증폭기를 활성화시키기 위해 동작한다. 기록 입력데어터가 0이면 입출력선(I/O)은 전위가 근소하게 떨어진 후 즉각 VDD로 돌아가는데, 이는 전자가 비트선(BLi)으로 흐리기 때문이다.
이러한 방법에 의해 기록데어터가 입출력선(I/O,/I/O)에서 주비트선쌍(BLi,/BLi)으로 전송된다. 또, 비트선(BLi)이 (1/2)VDD에서 VSS로 되고, 반면 비트선(/BLi)이 (1/2)VDD에서 VDD또는 VDD-Vth로 된다.
그후, /RAS가 1에서 0으로 될 때 행어드레스버퍼가 동작해서 행어드레스가 로드된고, 행어드레스에 의해 j번째 비트선쌍이 선택되며, 분할비트선 등가신호(EQL4j)와 더미셀 등가신호(EQL2)가 VDD에서 VSS로 되어 비트선쌍이 부유상태로 된다고 가정한다. 그후 워드선(MWj1)과 더미워드선(DWi2)이 VSS에서 (3/2)VDD또는 VDD의 레벨로 된다.
이어, 분할비트선 감지증폭기(SA-ij)에 대한 n채널 트랜지스터 활성화신호(/ψSEj)가 (1/2)VDD에서 VSS로 되고, 이어서 P채널 트랜지스터 활성화신호(ψSEj)가(1/2)VDD에서 VDD로 된다. 또, 메모리셀(Mij1)로 부터 1 데이터가 독출된 분할비트선(DBij)이 VDD로 되는 반면, 더미셀(Dij2)로 부터 데이터가 독출된 분할비트선(/DBij)이 VSS로 된다. 상기 분할비트선(DBij)의 레벨천이 기간동안 분할비트선 선택신호(DSj)가 VSS에서 VDD로 되어 주비트선쌍(BLi,/BLi)상의 기록데이터가 선택게이트(80-ij)를 매개해서 분할비트선(DBij,/DBij)에 전송된다.
이 경우 기록데이터가 미리 저장된 1 과는 반대이므로 분할비트선쌍(DBij,/DBij)사이의 포텐셜관계는 반전되어 분할비트선(DBij)은 VDD에서 VSS로 되고, 반면 분할비트선(/DBij)은 VSS에서 VDD로 된다.
비선택열에 대한 주비트선(BLh,/BLh)이 각각 완전히 VDD와 VSS로 천이되기 전에 분할비트선 선택신호(DSi)와 제1전송게이트 제어신호(ψT)가 VDD에서 VSS로 됨에 따라 분할비트선(DBih,/DBih)이 주비트선(BLh,/BLh)으로 부터 전기적으로 분리된다. 이것은 독출주기에서와 같이 메모리셀의 재기록을 고속으로 하고 전력손실을 줄일 수 있게 된다.
한편, 선택된 모든 j번째 분할비트선(DBj,/DBj)이 각각 VDD와 VSS로 되고, 선택워드선에 접속된 메모리셀이 충분히 재기록될 때, 선택워드선(MWj1)과 더미워드선(DWj2)은 (3/2)VDD에서 VSS로 리세트된다.
다음에, 분할비트선쌍(DBij,/DBj1)의 등가화와 선충전을 시작하기 위해 분할비트선 등가신호(EQL4)가 VSS에서 VDD로 된다. 그후 기록트리거신호(/WE)와 /RAS 및 /CAS가 논리 0에서 논리 1로 되고, 기록전송게이드 제어신호(/ψW)가 VSS에서 VDD로 되며, 열어드레스신호(CSLi)가 VSS로 되어 입출력선(I/O,/I/O)과 기록노드(Ci,/Ci)가 리세트된다.
한편, 독출모드동작에 있어서는 /RAS가 /CAS보다 선행되는데, /CAS의 지연이 작을 때, 열어드레스버퍼 제어신호는 행어드레스가 로드된 것을 알려주는 /RAS에 대한 클럭이 상승할때까지 상승함이 없이 게이트되어지고, 반대로 기록모드의 동작에 있어서 /CAS가 /RAS보다 선행되므로 /RAS의 지연이 작을 때행어드레스버퍼 제어신호는 열어드레스가 로드된 것을 알려주는 /CAS에 대한 클럭이 상승할 때까지 상승함이 없이 게이트되어 버린다.
상기한 바와 같이 제6실시예에 의하면, 다수의 분할비트선쌍(DBij,/DBij)은 주비트선쌍(BLi,/BLi)에 접속되고, dRAM 셀은 각각 분할비트선쌍(DBij,/DBij)에 접속되며, 래치메로리셀은 주비트선쌍에 접속된다. 그러므로 데이터가 선충전구간동안 dRAM 칩과 외부사이에서 전송될 수 있다. 따라서, /RAS 선충전구간이 필요 없기 때문에 주기시간이 짧아질 수 있다. 또한, 래치메로리셀(20-i)의 래치동작과 분할 비트선쌍(DBij,/DBij)에 의한 dRAM 셀의 재기록동작이 빨라질 수 있고, 주비트선쌍(BLi,/BLi)의 완전한 충전과 방전이 필요없기 때문에 전력손실을 줄일 수 있다.
또한, 래치메모리셀(20-i)이 기록전송게이트를 매개해서 기록노드에 접속되고, 기록노드로 또한 제1,제2제2전송게이트(30-i,40-i)를 매개해서 주비트선쌍(BLi,/BLi)과 입출력선(I/O,I/O)에 접속되어 있다. 그러므로 기록주기에 있어서, 기록전송게이트가 턴오프되고, 제1, 제2전송게이트(30-i, 40-i)가 턴온되어 입출력선(I/O, /I/O)이 주비트선쌍(BLi, /BLi)과 전기적으로 접속되고, 또한 이 경우 /CAS가 /RAS보다 선행되기 때문에 열어드레스가 행어드레스보다 먼저 로드되어 기록데이터를 고속으로 처리할 수 있게 된다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 비트선에 래치형 메모리셀을 설치해서 /RAS 활성구간동안 비트선을 선충전하는 것에 의해 주기시간을 감소할 수 있는 다이나믹 RAM을 제공할 수 있다.
또한, 비트선과 입출력선사이에 래치형 메모리셀을 설치해서, /RAS 활성구간중에 비트선 선충전을 수행해서 /RAS 활성구간외의 선충전을 필요로 하지 않고, 또 선충전구간을 설정한다고 해도 종래에 비해 대폭 시간을 감축할 수 있으므로 고속의 머쉰주기로 동작하는 컴퓨터의 주기억장치로서 이용할 수 있는 dRAM을 제공할 수 있다.

Claims (9)

  1. 반도체기판상에서 서로 수직으로 설치되는 다수의 비트선쌍(BLi,/BLi) 및 다수의 워드선(MWj)과, 이 다수의 비트선쌍(BLi,/BLi) 및 다수의 워드선(MWj)의 교점에 설치되는 다수의 다이나믹 메모리셀(MCij), 상기 비트선쌍(BLi,/BLi) 및 더미워드선(DW1,DW2)의 교점에 설치되는 더미셀(DCi1,DCi2), 데이터 독출레벨을 검출하기 위해 각 행에 대해 상기 비트선쌍(BLi,/BLi)의 일단에 접속되면서 활성화신호(ψSE,/ψSE)가 공급되는 감지증폭기수단(10-i), 비트선 선충전전원(VBL)이 인가됨과 더불어 등가화신호(EQL1)가 공급되어 상기 비트선쌍(BLi,/BLi)을 등가화 및 선충전시키기 위한 등화기수단(50-i), 상기 비트선쌍(BLi,/BLi)의 타단에 접속되면서 제어신호(ψT)에 의해 도통이 제어됨으로써 상기 비트선쌍(BLi,/BLi)의 정보를 전송하는 제1전송게이트(30-i), 제1전송게이트(30-i)에 각각 접속되면서 래치클럭으로서 작용하는 활성화신호(ψSE,/ψSE)가 공급되어 /RAS 활성화구간에 선택된 워드선에 접속되는 메모리셀로부터 독출되는 데이터를 래치하는 래치메모리셀(20-i), 이 래치메모리셀(20-i)에 각각 접속되어 열선택신호(CSLi)에 의해 도통이 제어됨으로써 상기 래치메모리셀(20-i)에 래치된 데이터를 전송하는 제2전송게이트(40-i) 및, 이 제2전송게이트(40-i)에 각각 연결되어 상기 데이터를 독출하는 입출력선(I/O,I/O)으로 구성되어, 상기 워드선(MWj)의 선택 및 그 선택된 워드선에 접속된 상기 메모리셀(MCij)로부터 독출되는 데이터를 상기 래치메모리셀(20-i)에 래치한 후, 상기 워드선의 선택 해제 및 상기 등화기수단(50-i)에서 수행하는 등가화 및 선충전을 상기 /RAS 활성화 구간에서 수행하도록 된 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 래치메모리셀(20-i)이 스태틱 메모리셀인 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 감지증폭기수간(10-i)이 상기 래치메모리셀(20-i)로 사용됨과 더불어 상기 제1전송게이트(30-i)를 매개해서 대응하는 비트선에 접속되면서 상기 제2전송게이트(40-i)를 매개해서 입출력선(I/O,I/O)에 접속된 플립플롭으로 이우러지고, 상기 제1전송게이트(30-i)가 워드선(MWj) 선택후 일정시간 동안 도통되면서 상기 제2전송게이트(40-i)가 /CAS 활성구간동안 선택된 열선택신호에 의해 도통되는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 각 비트선쌍(BLi,/BLi)이 다수의 메모리셀(MCij)이 접속된 다수의 분할비트선(DBij,/DBij)과 선택게이트(80-ij)를 매개해서 상기 분할비트선(DBij,/DBij)이 접속된 주비트선(BLh,/BLh)으로 이루어지고, 상기 감지증폭기수단(10-i)이 상기 분할비트선(DBij,/DBij)의 각각에 대해 제공된 분할비트선 감지증폭기(10-ij)로 이루어지며, 상기 래치메모리셀(20-i)이 워드선(MWj)선택 후 도통되는 제1전송게이트(30-i)를 매개로 상기 주비트선(BLh,/BLh)에 접속됨과 더불어 /CAS 활성구간동안 선택된 열선택신호에 의해 도통되는 제2전송게이트(40-i)를 매개로 입출력선(I/O,I/O)에 접속되는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 비트선을 선택하기 위한 열어드레스와 워드선을 선택하기 위한 행어드레스가 동일 어드레스단을 매개로 상기 기억장치에 인가되고, 독출주기와 기록주기에서 /CAS에 의해 열어드레스가 로드됨과 더불어 /RAS에 의해 행어드레스가 로드되는 어드레스 멀티플렉싱 시스템이 사용되는 것을 특징으로 하는 반도체 기억장치.
  6. 반도체기판상에서 서로 수직으로 설치되는 다수의 비트선쌍(BLi,/BLi) 및 다수의 워드선(MWj)과, 이 다수의 비트선쌍(BLi,/BLi)과 다수의 워드선(MWj)의 교점에 설치되는 다수의 다이나믹 메모리셀(MCij), 상기 비트선쌍(BLi,/BLi) 및 더미워드선(DW1,DW2)의 교점에 설치되는 더미셀(DCi1,DCi2), 감지증폭기를 일단에 접속되면서 비트선 선충전전원(VBL)이 인가됨과 더붕어 등가화신호(EQL1)가 공급되어 상기 비트선쌍(BLi,/BLi)을 등가화 및 선충전시키기 위한 등화기수단(50-i) 및, /RAS 활성화구간동안 비트선을 선충전시키기 위해 상기 비트선에 접속되면서 제1전송게이트(Q16,Q17:30-i)를 매개로 비트선에 접속됨과 더불어 제2전송게이트(40-i)를 매개로 입출력선(I/O,I/O)에 접속된 각 기록노드쌍(Ai,/Ai)에 기록게이트(60-i)를 매개로 각각 접속된 다수의 래치수단(10-i)를 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
  7. 제6항에 있어서, 기록주기에서 /CAS 활성구간동안 기록 이네이블신호가 활성화될 경우 열어드레스가 로드되고, 상기 기록게이트(60-i)가 턴오프되어 열선택선(CSL)이 열어드레스에 의해 선택됨과 더불어 상기 입출력선(I/O,I/O)상의 데이터가 상기 제1 및 제2전송게이트(30-i,40-i)를 매개로 상기 비트선(Bi)에 전송되고; /RAS가 활성화될 경우 행어드레스에 의해 워드선이 선택되어 상기 비트선상의 데이터가 선택메모리셀로 기록됨에 따라 상기 기록게이트(60-i)가 상기 비트선(Bi)에 상기 래치수단(10-i)을 접속시키기 위해 턴온되어 상기 선택메모리셀을 재기록해서 상기 워드선을 리세트시킴과 더불어 상기 비트선(Bi)을 선충전하는 것을 특징으로 하는 반도체 기억장치.
  8. 제6항에 있어서, 상기 래치수단(10-i)이 플립플롭으로 구성된 스태틱 메모리셀인 것을 특징으로 하는 반도체 기억장치.
  9. 제6항에 있어서, 상기 래치수단(10-i)이 상기 감지증폭기로서 사용되는 것을 특징으로 하는 반도체 기억장치.
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