CN109102834B - 用于闪存页编程的数据锁存电路、页数据锁存器及方法 - Google Patents
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Abstract
本发明公开了一种用于闪存页编程的数据锁存电路、页数据锁存器及方法，包含：数据输入电路，与数据输入电路连接的n组主锁存电路；数据输入电路包括：第五晶体管，第六晶体管和第七晶体管；第五晶体管的门极和第六晶体管的门极反相串接输入pb_b信号；第六晶体管的源极作为数据Din的输入端；第五晶体管的源极作为数据Din的反相数据Dinb的输入端；第七晶体管的门极输入反相的eq信号，用于平衡第五晶体管和第六晶体管的漏极电压，防止数据写入时的串扰；第五晶体管和第七晶体管的漏极与各组主锁存电路的输入端a连接；第六晶体管的漏极、第七晶体管的源极与各组所述主锁存电路的输入端b连接。本发明具有增加驱动能力，节省电路面积的优点。
Description
技术领域
本发明涉及存储器领域，特别涉及一种用于闪存页编程的数据锁存电路、页数据锁存器及方法。
背景技术
基于SONOS工艺的闪存存储器中，需要每个位线都对应一组数据锁存器，页编程时将所有锁存器中的数据同时写入存储阵列中。闪存存储器中，需要用到大量的数据锁存器，而传统数据锁存器器件个数多，尺寸大，电路面积占用大。闪存存储器中一般要包含1024个主锁存电路的页数据锁存器，甚至更多。
传统的数据锁存器如图1所示，数据Din、Dinb(Dinb为Din的反)加在P6、P7门极。pa_b和pb_b分别通过P2、P3以及P4、P5选择数据锁存器。由于P2、P4、P6串联，驱动能力小，因此需要较大的尺寸。
发明内容
本发明的目的是提供一种用于闪存页编程的数据锁存电路、闪存存储器及方法，通过优化数据锁存器电路，实现增加驱动能力，节省电路面积的目的。
为了实现以上目的，本发明通过以下技术方案实现：
一种用于闪存页编程的数据锁存电路，包含：数据输入电路，与所述数据输入电路连接的n组主锁存电路；所述数据输入电路包括：
第五晶体管P4，第六晶体管P5和第七晶体管P6；
所述第五晶体管P4的门极和所述第六晶体管P5的门极反相串接输入pb_b信号；
所述第六晶体管P5的源极作为数据Din的输入端；所述第五晶体管P4的源极作为数据Din的反相数据Dinb的输入端；
所述第七晶体管P6的门极输入反相的eq信号，用于平衡所述第五晶体管P4和第六晶体管P5的漏极电压，防止数据写入时的串扰；
所述第五晶体管P4和第七晶体管P6的漏极与各组所述主锁存电路的输入端a连接；
所述第六晶体管P5的漏极、第七晶体管P6的源极与各组所述主锁存电路的输入端b连接。
优选地，每组所述主锁存电路包含：第一晶体管P0、第二晶体管P1、第三晶体管P2、第四晶体管P3、第八晶体管N0、第九晶体管N1、第十晶体管N2和第十一晶体管N3；
所述第一晶体管P0和所述第二晶体管P1的源极串接，作为电源VDD的输入端；
所述第一晶体管P0的漏极反相与所述第二晶体管P1的门极连接，所述第二晶体管P1的漏极反相与所述第一晶体管P0的门极连接；
所述第一晶体管P0的漏极还分别与所述第三晶体管P2的漏极和所述第八晶体管N0的漏极连接，其连接点作为该主锁存电路的输出端，输出outb信号；
所述第二晶体管P1的漏极还分别与所述第四晶体管P3的漏极和所述第九晶体管N1的漏极连接，其连接点作为该主锁存电路的输出端，输出out信号；
所述第三晶体管P2和所述第四晶体管P3的门极串联，其连接点作为反相的Pa_b信号的输入端。
所述第三晶体管P2的源极作为该主锁存电路的输入端a；
所述第四晶体管P3的源极作为该主锁存电路的输入端b；
所述第八晶体管 N0的漏极还与所述第九晶体管N1的门极连接；所述第九晶体管N1的漏极还与第八晶体管 N0的门极连接；
所述第八晶体管N0的源极与所述第十晶体管N2的漏极连接，所述第九晶体管N1的源极与所述第十一晶体管N3的漏极连接；
所述第十晶体管N2的门极和所述第十一晶体管N3的门极串联，其串接点用于作为vbias信号输入端；
所述第十晶体管N2的源极和第十一晶体管N3的源极串联，且接入VNN信号。
优选地，所述N组主锁存电路中的n=2N-1，式中，N取整数且N≥2。
优选地，所述vbias信号用于控制对应的所述第十晶体管N2和第十一晶体管N3，使得在数据写入数据锁存电路时，vbias信号降低到N型晶体管阈值电压附近，限制数据锁存电路翻转时所述第十晶体管N2和第十一晶体管N3的电流；在不进行数据写入或数据写入结束时，vbias信号为VDD电位。所述pa_b和pb_b信号为低电平有效的选择控制信号， pb_b用于选择数据输入电路；pa_b用于选择主锁存电路。
本发明第二个技术方案为一种页数据锁存器，包含：m组如上文所述的数据锁存电路；m组数据锁存电路包括：m组所述数据输入电路；m*n组主锁存电路；向m组所述数据输入电路反相输入pb_b<m-1:0>组pb_b信号，用于选择执行数据输入操作的数据输入电路；向m*n组主锁存电路输入反相输pa_b<n-1:0*m>组pa_b信号，用于选择执行数据写入操作的主锁存电路；所述m*n组主锁存电路对应输出数据写入的outb<m*n-1:0>和out<m*n-1:0>组outb和out信号。
优选地，每组主锁存电路与闪存存储器中的位线对应，在闪存页编程时，各组所述主锁存电路中的数据同时写入闪存存储器设有的存储阵列中。
本发明第三个技术方案为一种基于如上文所述的用于闪存页编程的数据锁存电路的控制方法，包含：
当数据锁存电路处于待机阶段时：向所述第五晶体管P4和第六晶体管P5的门极输入pb_b信号。分别向所述第三晶体管P2的门极和第四晶体管P3的门极输入反相的pa_b<n-1:0>信号。向各个所述第十晶体管N2的门极和第十一晶体管N3的门极输入vbias信号。向各个所述第十晶体管N2的门极和第十一晶体管N3的源极输入VNN信号。各个所述第一晶体管P0和第三晶体管P2的漏极输出outb信号。各个所述第二晶体管P1和第四晶体管P3的漏极输出out信号。pa_b<n-1:0>信号、pb_b信号和vbias信号设置为高电平，VNN=0V，outb信号和out信号维持不变。
优选地，当数据锁存电路处于数据锁存阶段时：数据Din置为待写入数据，eq信号置高，vbias信号降低到第十晶体管N2和第十一晶体管N3的阈值电压附近，用于控制第十晶体管N2和第十一晶体管N3管的电流能力，VNN=0V；选中执行数据写入操作的主锁存电路对应的pa_b和pb_b信号同时置低，其他不执行数据写入操作的主锁存电路的pa_b和pb_b信号置高，数据din、dinb写入到选中主锁存电路的out、outb信号中，不选中的主锁存电路维持不变；数据锁存阶段结束后，所述主锁存电路恢复到所述待机阶段。
优选地，当数据锁存电路处于编程阶段时：VNN信号缓慢降低到负压，主锁存电路输出高电压的信号out或outb，用于维持VDD电位；输出信号为低电平的信号out或outb跟随VNN信号缓慢降到负压，用于控制闪存存储器编程时存储阵列的位线电位，编程阶段结束后恢复到待机阶段。
本发明与现有技术相比具有以下优点：
本发明通过改变数据输入方式、器件共用、以及通过加入第十晶体管N2和第十一晶体管N3控制第十晶体管N2和第十一晶体管N3电流能力减小所有锁存器中的管子尺寸，来减小整个数据锁存器电路的版图面积。面积缩小达30%，降低了产品成本，提高了产品的竞争力。
附图说明
图1为现有技术中数据锁存器电路结构示意图；
图2为本发明数据锁存器电路结构示意图；
图3为本发明一种页数据锁存器的一个实施例的结构示意图；
图4为本发明数据锁存器电路操作时序图。
具体实施方式
以下结合附图，通过详细说明一个较佳的具体实施例，对本发明做进一步阐述。
如图2所示，本发明一种用于闪存页编程的数据锁存电路，包含：数据输入电路，与所述数据输入电路连接的n组主锁存电路；每组主锁存电路包括：第一晶体管P0、第二晶体管P1，第三晶体管P2，第四晶体管P3，第八晶体管N0，第九晶体管N1，第十晶体管N2和第十一晶体管N3。
第一晶体管P0和第二晶体管P1的源极串接，作为电源VDD的输入端。
第一晶体管P0的漏极反相与第二晶体管P1的门极（栅极）连接，第二晶体管P1的漏极反相与第一晶体管P0的门极连接。
第一晶体管P0的漏极还分别与第三晶体管P2的漏极和第八晶体管 N0的漏极连接，其连接点作为主锁存电路的输出端，输出信号outb；
第二晶体管P1的漏极还分别与第四晶体管P3的漏极和第九晶体管 N1的漏极连接，其连接点作为主锁存电路的输出端，输出信号out。
第三晶体管P2和第四晶体管P3的门极串联，其连接点作为反相的Pa_b信号的输入端。
第三晶体管P2的源极作为该主锁存电路的输入端a。
第四晶体管P3的源极作为该主锁存电路的输入端b。
第八晶体管 N0的漏极还与第九晶体管N1的门极连接；第九晶体管N1的漏极还与第八晶体管 N0的门极连接。
第八晶体管 N0的源极与第十晶体管N2的漏极连接，第九晶体管N1的源极与第十一晶体管N3的漏极连接。
第十晶体管N2的门极和第十一晶体管N3的门极串联，其串接点用于作为vbias信号输入端。
第十晶体管N2的源极和第十一晶体管N3的源极串联，且接入VNN信号。
上述数据输入电路包括：第五晶体管P4，第六晶体管P5和第七晶体管P6。
第五晶体管P4的门极和第六晶体管P5的门极反相串接输入pb_b信号。
第六晶体管P5的源极作为数据Din的输入端。第五晶体管P4的源极作为数据Din的反相数据Dinb的输入端。
第五晶体管P4和第七晶体管P6的漏极与第三晶体管P2的源极连接，即与主锁存电路的输入端a连接。
所述第六晶体管P5的漏极、第七晶体管P6的源极分别与第四晶体管P3的源极连接，即与主锁存电路的输入端b连接。
第七晶体管P6的门极输入反相的eq信号，用于平衡第五晶体管P4和第六晶体管P5的漏极电压，防止数据写入时的串扰。
上述vbias信号用于控制第十晶体管N2和第十一晶体管N3，使得在数据写入锁存器时，vbias信号降低到N型晶体管阈值电压附近，限制锁存器翻转时第十晶体管N2和第十一晶体管N3的电流。从而可以减小主锁存电路状态翻转时所需要的第三晶体管P2的电流，实现第三晶体管P2和第五晶体管P4的尺寸的减小。在非数据写入时，vbias信号为VDD电位。
上述pa_b和pb_b信号都是低电平有效的选择控制信号， pb_b用于选择数据输入电路；pa_b用于选择主锁存电路。
基于上述数据锁存电路，本发明还公开了一种页数据锁存器；包含：m组上文所述的数据锁存电路；上述m个数据锁存电路共有m组数据输入电路，m*n组主锁存电路，n=2N-1，式中，N取整数且N≥2。
数据din、dinb同时对应输入到m组数据输入电路中，每个数据输入电路对应n组主锁存电路。
如图3所示，当m =2，N=2时，上述页数据锁存器的结构为：每个数据输入电路对应2组主锁存电路。所述数据din输入到各个数据输入电路的第六晶体管P5的源极中。所述数据dinb输入到各个数据输入电路的第五晶体管P4的源极中。各个数据输入电路的第七晶体管P6的门极输入反相的eq信号，用于平衡对应的数据输入电路的第五晶体管P4和第六晶体管P5的漏极电压，防止数据写入时的串扰。
pb_b<0> 和pb_b<1>信号分别反相输入到数据输入电路对应的第五晶体管P4和第六晶体管P5门极中，用于选择需要工作的数据输入电路。
pa_b<0> 和pa_b<1>信号分别反相输入到数据输入电路对应的第三晶体管P2和第四晶体管P3门极中，用于选择需要工作的主锁存电路。
如图4所示，上述数据锁存电路共有以下三个工作阶段。
待机阶段： pa_b<n-1:0>、pb_b信号置高、vbias信号置高，VNN=0V，out、outb信号维持不变。pa_b<n-1:0>表示含有n组pa_b信号。
数据锁存阶段：数据Din置为待写入数据，eq信号置高，vbias信号降低到第十晶体管N2和第十一晶体管N3的阈值电压附近，用于控制第十晶体管N2和第十一晶体管N3管的电流能力，VNN=0V；选中的主锁存电路对应的pa_b和pb_b信号同时置低，其他主锁存电路的pa_b和pb_b信号置高，数据din、dinb写入到选中主锁存电路的out、outb信号中，不选中的主锁存电路维持不变。数据锁存阶段结束后，上述主锁存电路恢复到待机阶段。
编程阶段：VNN信号缓慢降低到负压，主锁存电路输出信号out或outb为高电压的维持VDD电位，输出信号为低电平的跟随VNN信号缓慢降到负压，用于控制闪存存储器编程时存储阵列的位线电位。编程结束后恢复到待机阶段。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
Claims (8)
1.一种用于闪存页编程的数据锁存电路，其特征在于，包含：数据输入电路，与所述数据输入电路连接的n组主锁存电路；所述数据输入电路包括：
第五晶体管(P4)，第六晶体管(P5)和第七晶体管(P6)；
所述第五晶体管(P4)的门极和所述第六晶体管(P5)的门极反相串接输入pb_b信号；
所述第六晶体管(P5)的源极作为数据Din的输入端；所述第五晶体管(P4)的源极作为数据Din的反相数据Dinb的输入端；
所述第七晶体管(P6)的门极输入反相的eq信号，用于平衡所述第五晶体管(P4)和第六晶体管(P5)的漏极电压，防止数据写入时的串扰；
所述第五晶体管(P4)和第七晶体管(P6)的漏极与各组所述主锁存电路的输入端a连接；
所述第六晶体管(P5)的漏极、第七晶体管(P6)的源极与各组所述主锁存电路的输入端b连接；每组所述主锁存电路包含：第一晶体管(P0)、第二晶体管(P1)、第三晶体管(P2)、第四晶体管(P3)、第八晶体管(N0)、第九晶体管(N1)、第十晶体管(N2)和第十一晶体管(N3)；
所述第一晶体管(P0)和所述第二晶体管(P1)的源极串接，作为电源VDD的输入端；
所述第一晶体管(P0)的漏极反相与所述第二晶体管(P1)的门极连接，所述第二晶体管(P1)的漏极反相与所述第一晶体管(P0)的门极连接；
所述第一晶体管(P0)的漏极还分别与所述第三晶体管(P2)的漏极和所述第八晶体管(N0)的漏极连接，其连接点作为该主锁存电路的输出端，输出outb信号；
所述第二晶体管(P1)的漏极还分别与所述第四晶体管(P3)的漏极和所述第九晶体管(N1)的漏极连接，其连接点作为该主锁存电路的输出端，输出out信号；
所述第三晶体管(P2)和所述第四晶体管(P3)的门极串联，其连接点作为反相的pa_b信号的输入端；
所述第三晶体管(P2)的源极作为该主锁存电路的输入端a；
所述第四晶体管(P3)的源极作为该主锁存电路的输入端b；
所述第八晶体管(N0)的漏极还与所述第九晶体管(N1)的门极连接；所述第九晶体管(N1)的漏极还与第八晶体管(N0)的门极连接；
所述第八晶体管(N0)的源极与所述第十晶体管(N2)的漏极连接，所述第九晶体管(N1)的源极与所述第十一晶体管(N3)的漏极连接；
所述第十晶体管(N2)的门极和所述第十一晶体管(N3)的门极串联，其串接点用于作为vbias信号输入端；
所述第十晶体管(N2)的源极和第十一晶体管(N3)的源极串联，且接入VNN信号；
所述vbias信号用于控制对应的所述第十晶体管(N2)和第十一晶体管(N3)，使得在数据写入数据锁存电路时，vbias信号降低到N型晶体管阈值电压附近，限制数据锁存电路翻转时所述第十晶体管(N2)和第十一晶体管(N3)的电流；在不进行数据写入或数据写入结束时，vbias信号为VDD电位；
当数据锁存电路处于编程阶段时：VNN信号缓慢降低到负压，主锁存电路输出高电压的信号out或outb，用于维持VDD电位；输出信号为低电平的信号out或outb跟随VNN信号缓慢降到负压，用于控制闪存存储器编程时存储阵列的位线电位，编程阶段结束后恢复到待机阶段。
2.如权利要求1所述的用于闪存页编程的数据锁存电路，其特征在于，
所述n组主锁存电路中的n＝2N-1，式中，N取整数且N≥2。
3.如权利要求2所述的用于闪存页编程的数据锁存电路，其特征在于，
所述pa_b信号和所述pb_b信号为低电平有效的选择控制信号，所述pb_b信号用于选择数据输入电路；所述pa_b信号用于选择主锁存电路。
4.一种页数据锁存器，其特征在于，包含：m组如权利要求1～3中任意一项所述的数据锁存电路；m组数据锁存电路包括：m组所述数据输入电路；m*n组主锁存电路；向m组所述数据输入电路反相输入pb_b<m-1:0>组pb_b信号，用于选择执行数据输入操作的数据输入电路；向m*n组主锁存电路输入反相输pa_b<n-1:0*m>组pa_b信号，用于选择执行数据写入操作的主锁存电路；所述m*n组主锁存电路对应输出数据写入的outb<m*n-1:0>和out<m*n-1:0>组outb和out信号。
5.如权利要求4所述的页数据锁存器，其特征在于，每组主锁存电路与闪存存储器中的位线对应，在闪存页编程时，各组所述主锁存电路中的数据同时写入闪存存储器设有的存储阵列中。
6.一种基于如权利要求1～3中任意一项所述的用于闪存页编程的数据锁存电路的控制方法，其特征在于，包含：
当数据锁存电路处于待机阶段时，
向所述第五晶体管(P4)和第六晶体管(P5)的门极输入pb_b信号；
分别向所述第三晶体管(P2)的门极和第四晶体管(P3)的门极输入反相的pa_b<n-1:0>信号；
向各个所述第十晶体管(N2)的门极和第十一晶体管(N3)的门极输入vbias信号；
向各个所述第十晶体管(N2)的门极和第十一晶体管(N3)的源极输入VNN信号；
各个所述第一晶体管(P0)和第三晶体管(P2)的漏极输出outb信号；
各个所述第二晶体管(P1)和第四晶体管(P3)的漏极输出out信号；
pa_b<n-1:0>信号、pb_b信号和vbias信号设置为高电平，VNN＝0V，outb信号和out信号维持不变。
7.如权利要求6所述数据锁存电路的控制方法，其特征在于，
当数据锁存电路处于数据锁存阶段时：数据Din置为待写入数据，eq信号置高，vbias信号降低到第十晶体管(N2)和第十一晶体管(N3)的阈值电压附近，用于控制第十晶体管(N2)和第十一晶体管(N3)管的电流能力，VNN＝0V；选中执行数据写入操作的主锁存电路对应的pa_b和pb_b信号同时置低，其他不执行数据写入操作的主锁存电路的pa_b和pb_b信号置高，数据din、dinb写入到选中主锁存电路的out、outb信号中，不选中的主锁存电路维持不变；数据锁存阶段结束后，所述主锁存电路恢复到所述待机阶段。
8.如权利要求7所述数据锁存电路的控制方法，其特征在于，
当数据锁存电路处于编程阶段时：VNN信号缓慢降低到负压，主锁存电路输出高电压的信号out或outb，用于维持VDD电位；输出信号为低电平的信号out或outb跟随VNN信号缓慢降到负压，用于控制闪存存储器编程时存储阵列的位线电位，编程阶段结束后恢复到待机阶段。
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Non-Patent Citations (2)
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|---|
| An 8-ns 1-Mbit ECL BiCMOS SRAM with Double-Latch ECL-to-CMOS-Level Converters;MASATAKA MATSUI;《IEEE JOURNAL OF SOLID-STATE CIRCUITS》;19891031;第24卷(第5期);1226-1232页 * |
| 一种 40 ns 16 kb EEPROM的设计与实现;徐飞;《微电子学》;20050430;第35卷(第2期);133-137页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109102834A (zh) | 2018-12-28 |
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Legal Events
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| GR01 | Patent grant | ||
| GR01 | Patent grant |