WO2022075002A1 - 不揮発性メモリ - Google Patents

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WO2022075002A1
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transistors
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省治 竹中
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ローム株式会社
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Definitions

  • This disclosure relates to non-volatile memory.
  • non-volatile memory that uses hot carrier injection into a transistor.
  • This type of non-volatile memory includes first and second transistors having the same characteristics in the initial state as memory elements, and hot carriers are injected into only one of the transistors to change the characteristics of the transistors.
  • "0" data is stored or "1" data is stored based on the magnitude relationship of the drain current when a common gate voltage is supplied to the first and second transistors. Read if it is. For example, a state in which the drain current of the first transistor is smaller (a state in which the characteristics of the first transistor are changed) corresponds to a state in which "0" data is stored, and the drain current of the second transistor is smaller. The state (the state in which the characteristic of the second transistor is changed) corresponds to the state in which the data of "1" is stored.
  • the stored data (stored value) in the initial state is undefined. In this case, it is necessary to perform processing for dealing with the indefinite storage data in another peripheral circuit, which may be inconvenient from the viewpoint of circuit scale and the like.
  • a non-volatile memory configured so that a larger drain current flows through the second transistor among the first and second transistors in the initial state so that the stored data in the initial state is not indefinite has also been proposed.
  • the stored data can be fixed to "0" in the initial state, and the stored data can be set to "1" after hot carrier injection into the second transistor.
  • the present disclosure aims to provide a non-volatile memory that is less susceptible to mismatches.
  • the non-volatile memory according to the present disclosure includes a first transistor, a second transistor, a third transistor having a gate commonly connected to the gate of the second transistor, and a gate commonly connected to the gate of the first transistor.
  • a fourth transistor having a And the read operation is performed in the lead current supply state in which the drain current of the fourth transistor is supplied by the supply circuit and the drain current larger than the drain current of the fourth transistor is supplied to the third transistor.
  • the signal output circuit executes the signal associated with the first value or the signal associated with the second value based on the drain currents of the first and second transistors in the read operation. Configured to output.
  • Is a block diagram of the storage circuit according to the embodiment of the present disclosure Is a diagram showing a lead current supply state in a storage circuit according to an embodiment of the present disclosure. Is a diagram showing the characteristics of the transistor before and after the program operation according to the embodiment of the present disclosure. Is a diagram showing a configuration of a storage circuit according to the first embodiment belonging to the embodiment of the present disclosure. Is a diagram showing a configuration of a storage circuit according to the first embodiment belonging to the embodiment of the present disclosure. Is a diagram showing the structure of the MOSFET. Is a timing chart of the read operation before the program operation according to the first embodiment belonging to the embodiment of the present disclosure.
  • a line refers to a wiring to which an electric signal is propagated or applied.
  • the ground refers to a reference conductive portion having a reference potential of 0 V (zero volt) or refers to the potential of 0 V itself.
  • the reference conductive portion is formed of a conductor such as metal.
  • the potential of 0V may be referred to as a ground potential.
  • the voltage shown without any particular reference represents the potential seen from ground.
  • Level refers to the level of potential, where a high level has a higher potential than a low level for any signal or voltage of interest.
  • a signal or voltage at a high level means that the signal or voltage level is at a high level
  • a signal or voltage at a low level means that the signal or voltage level is at a low level. It means being at a low level.
  • a level for a signal is sometimes referred to as a signal level
  • a level for a voltage is sometimes referred to as a voltage level.
  • the on state refers to the state in which the drain and source of the transistor are conducting, and the off state means the drain and source of the transistor. Refers to a state in which the interval is non-conducting (blocked state).
  • MOSFETs are understood to be enhancement-type MOSFETs.
  • MOSFET is an abbreviation for "metal-oxide-semiconductor field-effect transistor".
  • the electrical characteristics of the MOSFET include the gate threshold voltage.
  • the gate potential of the transistor is higher than the source potential of the transistor, and the gate-source voltage of the transistor (gate potential seen from the source potential).
  • the transistor is turned on, and when not, the transistor is turned off.
  • the gate potential of the transistor is lower than the source potential of the transistor, and the gate-source voltage of the transistor (gate potential seen from the source potential).
  • the transistor is turned on, and when not, the transistor is turned off.
  • Any switch can be configured with one or more FETs (Field Effect Transistors), and when a switch is on, both ends of the switch conduct, while when a switch is off, the switch There is no conduction between both ends.
  • FETs Field Effect Transistors
  • the on state and the off state may be simply expressed as on and off.
  • the period when the level of the signal becomes high level is called the high level period
  • the period when the level of the signal becomes low level is called the low level period.
  • the same is true for any voltage that has a high or low level voltage level.
  • FIG. 1 is a block diagram of a main part of the storage circuit 1 according to the embodiment of the present disclosure.
  • the storage circuit 1 is a non-volatile memory that stores 1-bit data, and includes a memory unit 10, a gate voltage generation unit 12, a current / voltage supply circuit 20, a signal output circuit 30, and a program circuit 40.
  • the storage circuit 1 may be configured by a semiconductor integrated circuit.
  • the memory unit 10 includes memory elements M1 and M2, and stores "0" data or "1" data in the memory unit 10.
  • the gate voltage generation unit 12 includes a memory M4 equivalent to the memory element M1 and a memory element M3 equivalent to the memory element M2.
  • Each of the memory elements M1 to M4 is a transistor. Therefore, the memory elements M1 to M4 are also referred to as transistors M1 to M4 (first, second, third, fourth transistors).
  • Each of the transistors M1 to M4 is configured as an N-channel type MOSFET.
  • the gate voltage of the transistor M2 is generated by the transistor M3 according to the drain current of the transistor M3.
  • the transistor M4 generates a gate voltage of the transistor M1 according to the drain current of the transistor M4.
  • the gates of the transistors M2 and M3 are commonly connected to each other.
  • the gates of the transistors M1 and M4 are commonly connected to each other.
  • Each source of the transistors M1 to M4 is connected to a common line.
  • the common line may basically have a ground potential of 0 V, but may have a potential different from the ground potential when the program operation described later is executed.
  • the drains of the transistors M1 and M2 are connected to the signal output circuit 30 via different lines.
  • the drains of the transistors M3 and M4 are connected to the supply circuit 20 via different lines. In the configuration of FIG. 1, the gate and drain of the transistor M3 are short-circuited. However, another element such as a switch may be interposed between the gate of the transistor M3 and the drain of the transistor M3.
  • the gate and drain of the transistor M4 are short-circuited.
  • another element such as a switch may be interposed between the gate of the transistor M4 and the drain of the transistor M4.
  • the drain currents of the transistors M1, M2, M3, and M4 may be referred to by the symbols “ ID1 ”, “ ID2 ”, “ ID3 ”, and “ ID4 ”, respectively.
  • the transistors M2 and M3 have the same structure as each other, and have the same electrical characteristics as each other before the execution of the program operation by the program circuit 40.
  • the transistor to be programmed is the transistor M2. Therefore, before the program operation by the program circuit 40 is executed, the transistors M2 and M3 have the same gate threshold voltage.
  • the transistors M2 and M3 form a first current mirror circuit in which the transistor M3 is a current input side transistor and the transistor M2 is a current output side transistor, and the drain current I D3 of the transistor M3 is formed.
  • the ratio of the transistor M2 to the drain current I D2 is 1: 1 (however, the error is ignored).
  • the transistors M1 and M4 have the same structure as each other, and have the same electrical characteristics before and after the execution of the program operation by the program circuit 40. Therefore, the transistors M1 and M4 have the same gate threshold voltage before and after the execution of the program operation by the program circuit 40. Execution of the program operation does not affect the electrical characteristics of the transistors M1 and M4. Before and after the execution of the program operation, the transistors M1 and M4 form a second current mirror circuit in which the transistor M4 is a current input side transistor and the transistor M1 is a current output side transistor, and the transistor M4 is formed. The ratio of the drain current I D4 to the drain current I D1 of the transistor M1 is 1: 1 (however, the error is ignored).
  • the structure is a concept including the size of the transistor, and therefore, for any plurality of transistors, the same structure means that the sizes of the plurality of transistors are also the same. means.
  • the electrical characteristics (gate threshold) of the plurality of transistors are not performed. (Including voltage etc.) are also the same as each other.
  • the same structural or electrical characteristics means that they are the same in design and may actually include an error (ie,).
  • the same is understood to be a concept that includes errors).
  • the same applies to the ratio of currents. For example, a ratio of one current to another current of 1: 1 means that the ratio is 1: 1 by design, and actually causes an error. Can include.
  • a read operation for reading the data stored in the memory unit 10 and a program operation (write operation) for rewriting the data stored in the memory unit 10 from “0" to "1" can be executed.
  • the expression “before the execution of the program operation” and the expression “before the program operation” have the same meaning
  • the expression “after the execution of the program operation” and the expression “after the program operation” have the same meaning.
  • the ratio of the drain current I D4 to the drain current I D1 is 1: 1 regardless of before and after the program operation, and before the program operation, the drain current I D3 and the drain current I D2
  • the program operation is realized by the program circuit 40.
  • the program circuit 40 changes the electrical characteristics of the transistor M2 by injecting hot carriers into the transistor M2 in the program operation. Due to this change, the gate threshold voltage of the transistor M2 increases (rises). See FIG. In FIG. 3, the solid line waveform 800M2 INI represents the gate-source voltage dependence of the drain current of the transistor M2 before the execution of the program operation (that is, in the initial state of the storage circuit 1), and the solid line waveform 800M2 PRG is It represents the gate-source voltage dependence of the drain current of the transistor M2 after the execution of the program operation.
  • the signal output circuit 30 outputs a signal D OUT corresponding to the value of the data stored in the memory unit 10 based on the magnitude relationship of the drain currents of the transistors M1 and M2 in the read operation.
  • the state in which the drain current I D2 is larger than the drain current I D1 corresponds to the state in which the data of "0" is stored in the memory unit 10. Therefore, in the read operation, when the drain current I D2 is larger than the drain current I D1 , the signal output circuit 30 outputs a signal D OUT (for example, a low level signal D OUT ) corresponding to the data of “0”. do.
  • the gate threshold voltage of the transistor M2 increases.
  • the gate threshold voltage of the transistor M2 may be higher than the gate-source voltage of the transistor M3 in the lead current supply state, and in this case, the drain of the transistor M2 in the read operation in the lead current supply state.
  • the current I D2 is substantially zero.
  • the drain current ID1 becomes larger than the drain current ID2 in the read current supply state after the program operation.
  • the state in which the drain current I D1 is larger than the drain current I D2 corresponds to the state in which the data of "1" is stored in the memory unit 10. Therefore, in the read operation, when the drain current I D1 is larger than the drain current I D2 , the signal output circuit 30 outputs a signal D OUT (for example, a high level signal D OUT ) corresponding to the data of “1”. do.
  • the ratio of drain currents I D1 to I D4 can be expressed as follows. That is, in the read operation (lead operation in the lead current supply state) executed before the program operation, the ratio of the drain current I D3 to the drain current I D4 (n: 1) and the drain current I to the drain current I D1 .
  • the above configuration it is possible to configure a storage circuit that is not easily affected by the above mismatch, and it is possible to perform an optimum design to eliminate the influence of the mismatch. That is, for example, if it is expected that a difference of up to 10 mV will occur in the gate threshold voltage of the transistors M1 and M2 before the program operation due to a manufacturing error, correct data will be read from the memory unit 10 even if there is a mismatch of 10 mV.
  • the value of "n” may be determined as follows. There is a merit that the value of "n” can be freely designed according to the assumed mismatch. Further, if the configuration of the storage circuit 1 is adopted, the margin inspection can be easily realized. Margin inspection will be described later.
  • connection relationship of each element shown in FIG. 1 represents the connection relationship when the read operation is executed, and the source and drain of the transistor M2 may be exchanged when the program operation is executed (however, this is the case). Not required). That is, of the first and second electrodes of the transistor M2, the electrode on the high potential side functions as a drain and the electrode on the low potential side functions as a source, but the first electrode and the second electrode of the transistor M2 have. Of the electrodes, each circuit is connected using a switch or the like (not shown in FIG. 1) so that the electrode connected to the ground in the lead operation (the electrode that functions as a source) functions as a drain when the program operation is executed. The relationship may be changed (detailed circuit examples to achieve this will be described later).
  • FIG. 4 shows the configuration of the storage circuit 1A according to the first embodiment.
  • the storage circuit 1A is an example of the storage circuit 1 of FIG.
  • the storage circuit 1A includes transistors M1 to M5, M11 to M15, M21 to M25, switches SW1 to SW6, SW7a, SW7b, SW8 to SW13, inverters INV1 to INV4, and a control circuit 60.
  • the storage circuit 1A may be configured by a semiconductor integrated circuit.
  • the control circuit 60 can control the on / off of the switches SW1 to SW6, SW7a, SW7b, and SW8 to SW13, and can also control the gate voltage of the transistors M23 to M25.
  • Transistors M1 to M5 and M11 to M15 are N-channel MOSFETs, and transistors M21 to M25 are P-channel MOSFETs.
  • switches SW1 to SW6, SW7a, SW7b, and SW8 to SW13 are controlled based on the signals output from the control circuit 60 including the signals XRST and PRG, but it is assumed that all the switches are in the off state in FIG. The state when this is done is shown (the same applies to FIG. 5 described later). However, the switch SW13 may be fixed to ON.
  • a positive power supply voltage VDD is applied to the power supply line LN VDD .
  • the power supply voltage VDD has a predetermined positive DC voltage value.
  • the ground line LN GND has a ground potential of 0 V.
  • Each source of the transistors M21 to M25 and one end of each of the switches SW3 and SW4 are connected to the power supply line LN VDD .
  • the other end of the switch SW3 is connected to the gate of the transistor M21, and the other end of the switch SW4 is connected to the gate of the transistor M22.
  • the wiring connected to the gate of the transistor M21 is referred to as a line LN2, and the voltage applied to the line LN2 is referred to as a voltage V2.
  • the wiring connected to the gate of the transistor M22 is referred to as a line LN1, and the voltage applied to the line LN1 is referred to as a voltage V1.
  • the drain of the transistor M21 is connected to the line LN1, and the drain of the transistor M22 is connected to the line LN2.
  • the input terminal of the inverter INV1 is connected to the line LN1.
  • the output terminal of the inverter INV1 is connected to the input terminal of the inverter INV2.
  • the output terminal of the inverter INV2 is connected to the input terminal of the inverter INV3.
  • the input terminal of the inverter INV4 is connected to the line LN2.
  • One end of the switch SW5 is connected to the line LN1, and the other end of the switch SW5 is connected to one end of the switch SW1.
  • the other end of the switch SW1 is connected to the ground line LN GND .
  • One end of the switch SW6 is connected to the line LN2, and the other end of the switch SW6 is connected to one end of the switch SW2.
  • the other end of the switch SW2 is connected to the ground line LN GND .
  • Each gate of the transistors M11 to M15 and the drain of the transistor M15 are commonly connected to the gate line LN IG .
  • the voltage applied to the gate line LN IG is called the gate voltage V IG .
  • the transistor M1 is composed of a series circuit of the transistors M1a and M1b.
  • the transistors M1a and M1b are N-channel MOSFETs having the same structure as each other.
  • the source of the transistor M1a is connected to the drain of the transistor M1b, and the gates of the transistors M1a and M1b are connected to each other. Therefore, the drain of the transistor M1a functions as the drain of the transistor M1, the source of the transistor M1b functions as the source of the transistor M1, and the gates of the transistors M1a and M1b function as the gate of the transistor M1.
  • the transistor M4 is composed of a series circuit of the transistors M4a and M4b.
  • the transistors M4a and M4b are N-channel MOSFETs having the same structure as each other.
  • the source of the transistor M4a is connected to the drain of the transistor M4b, and the gates of the transistors M4a and M4b are connected to each other. Therefore, the drain of the transistor M4a functions as the drain of the transistor M4, the source of the transistor M4b functions as the source of the transistor M4, and the gates of the transistors M4a and M4b function as the gate of the transistor M4.
  • Each gate of the transistors M2 and M3 is commonly connected to the gate line LN OTPG0 .
  • the voltage applied to the gate line LN OTPG0 is referred to as a gate voltage V OTPG0 .
  • Each gate of the transistors M1 and M4 (hence each gate of the transistors M1a, M1b, M4a and M4b) is commonly connected to the gate line LN OTPG1 .
  • the voltage applied to the gate line LN OTPG1 is referred to as a gate voltage V OTPG1 .
  • the drain of the transistor M11 is connected to the line LN1 and the source of the transistor M11 is connected to the drain of the transistor M1 (hence the drain of the transistor M1a).
  • the source of the transistor M1 (hence the source of the transistor M1b) is connected to the line LN COM .
  • the drain of the transistor M12 is connected to the line LN2, and the source of the transistor M12 is connected to the electrode E1 of the transistor M2.
  • a switch SW9 is inserted in series between the electrode E1 of the transistor M2 and the ground line LN GND .
  • the electrode E2 of the transistor M2 is connected to the line LN COM , and the switch SW10 is inserted in series between the line LN COM and the ground line LN GND .
  • the switch SW11 is inserted in series between the line LN COM and the power supply line LN VDD .
  • the electrode on the high potential side functions as a drain and the electrode on the low potential side functions as a source.
  • the switches SW9, SW10, and SW11 are turned off, on, and off, respectively, so that the electrode E1 functions as a drain, and in the program operation, the switch SW9, When SW10 and SW11 are turned on, off, and on, respectively, the electrode E2 functions as a drain.
  • a switch SW12 is inserted in series between the gate line LN OTPG0 and the drain of the transistor M13.
  • the source of the transistor M13 is connected to the drain of the transistor M3.
  • a switch SW13 is inserted in series between the gate line LN OTPG1 and the drain of the transistor M14.
  • the source of the transistor M14 is connected to the drain of the transistor M4 (hence the drain of the transistor M4a).
  • the source of the transistor M3 and the source of the transistor M4 are commonly connected to the line LN COM .
  • the switch SW7a is inserted in series between the gate line LN OTPG0 and the ground line LN GND .
  • the switch SW7b is inserted in series between the gate line LN OTPG1 and the ground line LN GND .
  • a switch SW8 is inserted in series between the gate line LN IG and the ground line LN GND .
  • the drain of the transistor M15 is connected to the gate line LN IG , and the source of the transistor M15 is connected to the drain of the transistor M5.
  • the gate and drain of the transistor M5 are connected to each other.
  • the source of the transistor M5 is connected to the ground line LN GND .
  • the drains of the transistors M23, M24, and M25 are connected to the gate lines LN OTPG0 , LN OTPG1 , and LN IG , respectively.
  • the gates of the transistors M23 to M25 are connected to each other.
  • the control circuit 60 can supply a common gate voltage to each gate of the transistors M23 to M25.
  • the inverter which is any of the inverters INV1 to INV4, outputs an inverted signal of the input signal to its own input terminal from its own output terminal. Specifically, when the input voltage to its input terminal is less than a predetermined threshold voltage, the inverter outputs a high-level signal sufficiently higher than the threshold voltage from its output terminal to its own input terminal. When the input voltage of is equal to or higher than a predetermined threshold voltage, a low-level signal sufficiently lower than the threshold voltage is output from its own output terminal.
  • the inverters INV1 to INV4 are driven based on the power supply voltage VDD, and the threshold voltage of each inverter is approximately half of the power supply voltage VDD.
  • the output signal of the inverter INV3 is the output signal D OUT of the storage circuit 1A.
  • a signal corresponding to the value of the data stored in the memory unit 10 composed of the transistors M1 and M2 is output as an output signal D OUT through a read operation.
  • the control terminal of the switch SW5 is connected to the output terminal of the inverter INV1.
  • the switch SW5 is turned on and off, respectively, when the output signal of the inverter INV1 is high level and low level.
  • the control terminal of the switch SW6 is connected to the output terminal of the inverter INV4.
  • the switch SW6 is turned on and off, respectively, when the output signal of the inverter INV4 is high level and low level.
  • the currents flowing from the power supply line LN VDD to the gate lines LN OTPG0 , LN OTPG1 , and LN IG through the transistors M23, M24, and M25 are referred to by the currents OTPG0, OTPG1, and IG, respectively.
  • Each circuit element of the storage circuit 1 (storage circuit 1A in this embodiment) is integrated and formed on a semiconductor substrate, and the structure of any transistor formed as a MOSFET on the semiconductor substrate has a gate width W and a gate length L. Characterized by.
  • FIG. 6 schematically shows the structure of the MOSFET. Any transistor formed as a MOSFET is provided with a gate electrode GG that functions as a gate.
  • the gate width W and the gate length L represent the size of the gate electrode GG in the direction parallel to the surface (front surface and back surface) of the semiconductor substrate.
  • the gate length L represents the distance between the drain and the source of the transistor (the length of the gate electrode GG in the direction connecting the drain and the source).
  • the gate width W is in a direction orthogonal to the direction in which the gate length L is defined (the direction connecting the drain and the source) and also to the normal direction of the semiconductor substrate (the direction orthogonal to the front surface and the back surface of the semiconductor substrate). Represents the length of the gate electrode GG.
  • the drain current increases as the gate width W increases under certain conditions, and the drain current is approximately proportional to the gate width W when the gate length L is reasonably large.
  • transistors M1 to M4, M11 to M24, and M23 to M25 are configured as follows (see FIG. 5).
  • Each of the transistors M1a, M1b, M4a and M4b is composed of one first unit MOSFET, and each of the transistors M2 and M3 is composed of a parallel circuit of two first unit MOSFETs.
  • the gate width W of the first unit MOSFET has a length of “ WA ”.
  • Each of the transistors M11 and M14 is composed of one second unit MOSFET, and the gate width W of the second unit MOSFET has a length of " WA ".
  • the second unit MOSFET may be a MOSFET having the same structure as the first unit MOSFET.
  • the gate length L may be different between the first and second unit MOSFETs.
  • Each of the transistors M12 and M13 is composed of a parallel circuit of two third unit MOSFETs, and the gate width W of the third unit MOSFET has a length of " WB ".
  • the transistor M24 is composed of one 4th unit MOSFET, and the gate width W of the 4th unit MOSFET has a length of “ WA ”.
  • the transistor M23 is composed of a parallel circuit of two fifth unit MOSFETs, and the transistor M25 is composed of a parallel circuit of three fifth unit MOSFETs.
  • the gate width W of the fifth unit MOSFET has a length of “ WB ”.
  • the gate length L of the fourth and fifth unit MOSFETs forming the transistors M23 to M25 is considerably larger than the gate length L of each first unit MOSFET forming the transistors M1 to M4. This is to obtain the current ratio of the current mirror circuit by the transistors M23 to M25 (the ratio of the drain currents of the transistors M23 to M25) in a stable manner as designed, and to reduce the size of the transistors M1 to M4 (particularly, the transistors M1 and M2). This is to plan.
  • WB is set to twice or substantially twice WA, and as a result, the transistor M23 is in a state where the switches SW7a , SW7b, and SW8 are off and the switches SW12 and SW13 are on.
  • the ratio of the current OTPG1 to the current OTPG0 is "1: 4"
  • the ratio of the current OTPG0 to the current IG is "2: 3".
  • Read operation before program operation RD INI the read operation executed before the program operation may be referred to as a read operation RD INI
  • the read operation executed after the program operation may be referred to as a read operation RD PRG .
  • a read operation it refers to a read operation before or after the execution of the program operation.
  • FIG. 7 is a timing chart of the read operation RD INI .
  • the low level period of the signal XRST is referred to as a precharge period, and the period in which both the switches SW5 and SW6 are in the off state among the high level periods of the signal XRST is referred to as a read period.
  • the read operation is realized in the read period after the precharge period has passed.
  • the signal PRG is maintained at a low level during the period when no program operation is performed (including the precharge period and the read period). Assuming that the signal PRG is at low level, the signal XRST is switched from low level to high level to transition from the precharge period to the read period, and the signal corresponding to the data stored in the memory unit 10 is generated. After the read period, it is output as an output signal D OUT .
  • the switches SW3, SW4, SW7a, SW7b and SW8 are turned on while the switches SW1 and SW2 are turned off as shown in FIG. 8 based on the low level signals XRST and PRG.
  • the gate voltage of the transistors M23 to M25 is set to the power supply voltage VDD by the control circuit 60, and the transistors M23 to M25 are turned off.
  • the switches SW9 and SW11 are turned off and the switch SW10 is turned on. Therefore, in the period in which the program operation is not performed (including the precharge period and the read period), the electrode E1 functions as a drain and the electrode E2 functions as a source in the transistor M2.
  • the switches SW12 and SW13 are fixed to ON during the precharge period and the read period, and the switches SW12 and SW13 remain ON even after the read period.
  • the dashed line waveform INI V1 represents the waveform of the voltage V1 in the lead operation RD INI
  • the solid line waveform INI V2 represents the waveform of the voltage V2 in the lead operation RD INI .
  • the waveforms INI V1 and INI V2 overlap each other.
  • the specific voltage values of the gate voltages VOTPG0 and VOTPG1 are different from each other, but the behavior of those voltages is the same with respect to the read operation.
  • the waveform of any one of the gate voltages VOTPG0 and VOTPG1 is shown as a representative (the same applies to FIG. 11 described later).
  • the voltages V IG , VOTPG0 and VOTPG1 are 0V, and therefore the transistors M1 to M5 and M11 to M15 are all in the off state.
  • the signal XRST switches from the low level to the high level to transition from the precharge period to the read period.
  • the switches SW1 and SW2 are turned on while the switches SW3, SW4, SW7a, SW7b and SW8 are turned off, as shown in FIG. ..
  • the control circuit 60 sets the gate voltage of the transistors M23 to M25 to a low level (a voltage even lower when viewed from a voltage lower than the power supply voltage VDD by each gate threshold voltage of the transistors M23 to M25). Then, a drain current flows through the transistors M23 to M25.
  • the gate voltages V IG , VOTPG0 , and VOTPG1 increase due to the currents IG, OTPG0, and OTPG1.
  • the gate voltage V IG rises faster than the gate voltages VOTPG0 and VOTPG1 , and the gate voltage VOTPG0 becomes the gate threshold of the transistors M2 and M3.
  • the transistors M11 to M14 can be left on before the voltage is reached and before the gate voltage VOTPG1 reaches the gate threshold voltage of the transistors M1 and M4.
  • the transistors M5 and M11 to M15 are turned on as the gate voltages VIG, VOTPG0 and VOTPG1 increase, and a drain current flows through the transistors M1 to M4.
  • the drain currents flowing through the transistors M1, M2, M3, and M4 during the read period are referred to by the symbols “ ID1 ", “ ID2 ", “ ID3 “, and “ ID4 “, respectively (see FIG. 9). ..
  • the current OTPG0 flows as the drain current ID3 of the transistor M3 and the current OTPG1 flows as the drain current ID4 of the transistor M4, and as described above, the ratio of the current OTPG1 to the current OTPG0 is “1: n”.
  • the ratio of the drain current I D1 to the drain current I D2 is also “1: 4” (that is, if the error is ignored, the drain current I D2 is drained. 4 times the current I D1 ).
  • the voltage V2 drops faster than the voltage V1.
  • the drain current flows through the transistor M21 in the process of lowering the voltage V2, the lowering of the voltage V1 stops at the stage where the voltage V2 drops to some extent, and the voltage V1 rises to the level of the power supply voltage VDD.
  • the signal END is a logical sum signal of the output signal of the inverter INV1 and the output signal of the inverter INV4. Therefore, when at least one of the output signals of the inverters INV1 and INV4 becomes a high level, the signal END Will be at a high level.
  • the signal END may be understood as an internal signal generated in the control circuit 60.
  • the control circuit 60 sets the gate voltage of the transistors M23 to M25 to the power supply voltage VDD and turns off the transistors M23 to M25. Further, in response to the signal END becoming high level, the control circuit 60 reduces the gate voltage VOTPG0 , VOTPG1 and VIG to 0V by switching the switches SW7a , SW7b and SW8 from off to on. ..
  • the signal D OUT after the signal END becomes high level in the read operation is particularly referred to as a read confirmation signal D OUT .
  • the read confirmation signal D OUT represents the value of the data stored in the memory unit 10 (the value of the data read from the memory unit 10), and the low level of the read confirmation signal D OUT indicates that the data is at a low level. It means that the value is "0", and that the read confirmation signal D OUT is at a high level means that the value of the data is "1".
  • the read confirmation signal D OUT In the read operation RD INI , since the output signal of the inverter INV1 is maintained at a low level, the read confirmation signal D OUT also becomes a low level, and “0” data (that is, initial value data) is read out.
  • the read confirmation signal D OUT representing the data of “0” continues to be output after the signal END becomes high level in the read operation RD INI , it is not necessary to provide a latch circuit in the subsequent stage, and the read confirmation signal D OUT is required.
  • the read confirmation signal D OUT can be directly supplied to the circuit (for example, a trimming switch that is turned on / off according to the stored data of the memory unit 10).
  • FIG. 11 is a timing chart of the read operation RD PRG (that is, the read operation performed after the execution of the program operation).
  • the broken line waveform PRG V1 represents the waveform of the voltage V1 in the lead operation RD PRG
  • the solid line waveform PRG V2 represents the waveform of the voltage V2 in the lead operation RD PRG . From the precharge period to the first half of the read period, the waveforms PRG V1 and PRG V2 overlap each other.
  • the control circuit 60 sets the gate voltage of the transistors M23 to M25 to the power supply voltage VDD and turns off the transistors M23 to M25. Further, in response to the signal END becoming high level, the control circuit 60 reduces the gate voltage VOTPG0 , VOTPG1 and VIG to 0V by switching the switches SW7a , SW7b and SW8 from off to on. ..
  • the signal D OUT after the signal END becomes high level in the read operation is particularly referred to as a read confirmation signal D OUT as described above.
  • the read confirmation signal D OUT becomes high level and represents the data of “1”. Since the read confirmation signal D OUT representing the data of “1” continues to be output after the signal END becomes high level in the read operation RD PRG , it is not necessary to provide a latch circuit in the subsequent stage, and the read confirmation signal D OUT is required.
  • the read confirmation signal D OUT can be directly supplied to the circuit (for example, a trimming switch that is turned on / off according to the stored data of the memory unit 10).
  • the state in which the drain current ID 2 is larger than the drain current ID 1 in the read operation (read period) corresponds to the state in which the data of “0” is stored in the memory unit 10, and FIG.
  • the read confirmation signal D OUT (here, the low level signal D OUT ) corresponding to the data of “0” is output. ..
  • the state in which the drain current I D1 is larger than the drain current I D2 in the read operation (read period) corresponds to the state in which the data of "1” is stored in the memory unit 10, and is corresponding to the state in which the data of "1” is stored in FIG.
  • the read confirmation signal D OUT since the drain current I D1 is larger than the drain current I D2 , the read confirmation signal D OUT (here, the high level signal D OUT ) corresponding to the data of “1” is output.
  • the program operation that causes the change from the read operation RD INI of FIG. 7 to the read operation RD PRG of FIG. 11 is realized as follows.
  • FIG. 12 shows the state of each switch in the storage circuit 1A during the period in which the program operation is executed (hereinafter referred to as the program period).
  • the signal XRST is set to low level and the signal PRG is set to high level, and the switches SW1, SW2, SW7a, SW7b, SW10 and SW12 are turned off based on those signals XRST and PRG, while the switches SW3 and SW4 are turned off. , SW8, SW9 and SW11 are turned on.
  • the switch SW13 may be fixed on regardless of the signals XRST and PRG.
  • the gate voltage of the transistors M23 to M25 is set to a low level by the control circuit 60 (a voltage further lower than the power supply voltage VDD when viewed from a voltage lower by each gate threshold voltage of the transistors M23 to M25). Therefore, the power supply voltage VDD is applied to the electrode E2 of the transistor M2 through the switch SW11, and the power supply voltage VDD is applied to the gate of the transistor M2 through the transistor M23. Further, the potential of the electrode E1 of the transistor M2 becomes 0V. Further, when the switch SW8 is turned on, all the transistors M11 to M15 are turned off.
  • the electrode E2 functions as a drain of the transistor M2 and the electrode E1 functions as a source of the transistor M2, and a current flows from the electrode E2 toward the electrode E1.
  • a current flowing hot carriers are injected into the transistor M2, the characteristics of the transistor M2 change, and the gate threshold voltage of the transistor M2 increases.
  • the program operation is completed by switching the signal PRG from the high level to the low level.
  • the above-mentioned program operation may be modified as follows. That is, by inserting a switch (not shown) between the power supply line LN VDD and the gate of the transistor M2 and turning the switch on only during the program period, the power supply voltage VDD is sent to the gate of the transistor M2 during the program period. Supply.
  • the transistors M23 to M25 may be turned off by applying the power supply voltage VDD to the gates of the transistors M23 to M25 during the program period.
  • any circuit modification may be performed during the program period as long as the gate threshold voltage of the transistor M2 can be increased by hot carrier injection into the transistor M2.
  • a non-volatile memory having a plurality of memory units 10 can be configured, and in the non-volatile memory having a plurality of memory units 10, the above-mentioned description is performed only on the transistor M2 of the memory unit 10 to which the data of "1" is to be written.
  • the hot carrier is injected by the program operation, and the hot carrier is not injected into the transistor M2 of the memory unit 10 (the memory unit 10 that keeps the stored data at “0”) otherwise.
  • FIG. 13 shows the configuration of the storage circuit 1B according to the second embodiment.
  • the storage circuit 1B is an example of the storage circuit 1 of FIG.
  • the storage circuit 1B is obtained by adding an additional circuit (current distribution circuit) 70 to the storage circuit 1A according to the first embodiment.
  • the transistors M32 and M33 provided in the storage circuit 1B correspond to the switches SW12 and SW13 in FIG. 4, respectively, and the control circuit 60 supplies the gate signal MARG to the gate of the switch SW32. Except for these points, the configuration of the storage circuit 1B in FIG. 13 is the same as the configuration of the storage circuit 1A in FIG.
  • the transistors M32 and M33 are N-channel MOSFETs.
  • the drain is connected to the line LN OTPG0
  • the source is connected to the drain of the transistor M13
  • the gate signal MARG is received at the gate.
  • the drain is connected to the line LN OTPG1 and the source is connected to the drain of the transistor M14.
  • the gate of the transistor M33 is connected to the power supply line LN VDD . Therefore, the transistor M33 is always on.
  • the on / off of the switches SW1 to SW6, SW7a, SW7b, SW8 to SW11 and SW71 is controlled based on the signal output from the control circuit 60 including the signals XRST and PRG, but all the switches are in the off state in FIG. The situation when assuming that is shown.
  • the switch SW71 is kept on during the period (program period) in which the program operation according to the switch state shown in FIG. 12 is executed.
  • the additional circuit 70 includes transistors M71 to M74 and a switch SW71.
  • the transistor M71 is a P-channel type MOSFET, and the transistors M72 to M74 are N-channel type MOSFETs.
  • the source of the transistor M71 is connected to the power supply line LN VDD .
  • the gate of the transistor M71 is commonly connected to each gate of the transistors M23 to M25.
  • the drain of the transistor M71, the drain and the gate of the transistor M73, and the gate of the transistor M74 are connected to each other.
  • Each source of the transistors M73 and M74 is connected to the ground line LN GND .
  • the drain is connected to the line LN OTPG0 and the gate is connected to the line LN IG .
  • the source of the transistor M72 and the drain of the transistor M74 are connected to each other.
  • One end of the switch SW71 is connected to the gates of the transistors M73 and M74, and the other end of the switch SW71 is connected to the ground line LN GND .
  • the transistor M71 has the same structure as the transistor M24. That is, the transistor M71 is composed of one fourth unit MOSFET like the transistor M24, and the gate width W of the fourth unit MOSFET has a length of “ WA ” as described above (see FIG. 5). A current mirror circuit is formed by the transistors M23 to M25 and M71.
  • the gate length of the 4th unit MOSFET constituting the transistor M24 is equivalent to the gate length L of each 1st unit MOSFET forming the transistors M1 to M4, like the 4th and 5th unit MOSFETs forming the transistors M23 to M25. Is big.
  • the current having the same current value as the current OTPG1 is the transistor M73.
  • the non-volatile memory including the storage circuit 1 may operate in any of a plurality of operation modes including a normal mode (first mode) and an inspection mode (second mode).
  • the control circuit 60 is provided with an operation mode setting unit (not shown) for setting the operation mode of the non-volatile memory.
  • the control circuit 60 sets the operation mode of the non-volatile memory to the normal mode in principle, but a predetermined inspection signal is sent to the non-volatile memory.
  • the control circuit 60 exceptionally sets the operation mode of the non-volatile memory to the inspection mode.
  • the inspection signal may be input to the non-volatile memory from an external inspection device (not shown).
  • the inspection mode is an operation mode mainly used in the shipping inspection of the non-volatile memory, and the control circuit 60 can execute the first or second margin processing in the inspection mode.
  • the first or second margin processing may be performed at any stage other than the shipping inspection.
  • Margin inspection can be performed by the first or second margin processing.
  • the additional circuit 70 is a circuit that functions significantly in the first margin processing.
  • the second margin processing will be described in another embodiment described later, and the first margin processing will be described here.
  • the first margin process is a process for inspecting whether or not a value of "0" can be read from the memory unit 10 with a margin in the normal mode in which the program operation is not executed in the memory unit 10. Therefore, the first margin process is executed only for the memory unit 10 in which the program operation is not executed, or functions significantly only for the memory unit 10 in which the program operation is not executed. Therefore, when the non-volatile memory includes a plurality of memory units 10, it is sufficient to perform the first margin processing only on the memory unit 10 for which the program operation has not been executed. Here, attention is paid to one memory unit 10 in which the program operation is not executed.
  • the read operation executed before the program operation is particularly referred to as the read operation RD INI .
  • the read operation RD INI in the normal mode is as described in the first embodiment.
  • the read operation RD INI is performed with the switch SW71 turned off. That is, in the read operation RD INI by the first margin processing (in other words, in the read operation RD INI in the inspection mode), the switch SW71 is turned off during the read period.
  • the read operation RD INI in the inspection mode is the same as the read operation RD INI in the normal mode, except that the switch SW71 is turned off during the read period.
  • the current OTPG0 is divided into a current flowing on the transistor M3 side and a current (I 70 ) flowing on the transistor M74 side.
  • the ratio of the drain current of the transistor M4 to the drain current of the transistor M3 during the read period is represented by “1: n A ".
  • the ratio of the drain current of the transistor M1 to the drain current of the transistor M2 also becomes “1: n A ” during the read period.
  • the ratio of the drain current of the transistor M4 to the drain current of the transistor M3 during the read period is represented by “1: n B ".
  • n A and n B are “n” in the normal mode and “n” in the inspection mode, both of which are larger than 1.
  • the drain current of the transistor M3 is reduced by 70 minutes of the current I as compared with the normal mode. Therefore, "n A > n B ".
  • the read operation RD INI is executed with the switch SW71 turned off, and it is confirmed whether or not the value of the data read from the memory unit 10 by the read operation RD INI is "0". This confirmation is performed based on the level of the read confirmation signal D OUT described above. Then, if the value of the data read from the memory unit 10 in the first margin processing is "0", the first margin normal signal is output, and if not, the first margin defective signal is output.
  • the above-mentioned confirmation operation and output operation of the first margin normal signal or the first margin defective signal may be performed in a circuit in the non-volatile memory (not shown) or in a circuit outside the non-volatile memory (not shown). It may be done.
  • the first margin normal signal means that the value of "0" can be read out from the memory unit 10 with a margin in the normal mode in which the program operation is not executed in the memory unit 10. (N A ⁇ n B ) corresponds to the margin.
  • the first margin failure signal means that the value of "0" cannot be read from the memory unit 10 with a margin in the normal mode in which the program operation is not executed in the memory unit 10. For example, it is possible to take measures such as excluding the non-volatile memory from which the first margin defective signal is obtained as a defective product from the shipping target.
  • the ratio of the drain current of the transistor M3 to the drain current of the transistor M4 is set to the first ratio (n A : 1) during the read period, and the first margin processing is performed.
  • the ratio of the drain current of the transistor M3 to the drain current of the transistor M4 is set to the second ratio (n B : 1) during the read period.
  • both the value of the first ratio (n A ) and the value of the second ratio (n B ) are set to be larger than 1, and the value of the second ratio (n B ) is set to the value of the first ratio. Set smaller than the value (n A ).
  • the non-volatile memory including the storage circuit 1 can operate in any of a plurality of operation modes including the normal mode and the inspection mode, and the second embodiment with respect to the normal mode and the inspection mode.
  • the matters described in the example also apply to the third embodiment.
  • the second margin processing that can be executed in the inspection mode will be described.
  • the second margin process is a process of checking whether the value of "1" can be read from the memory unit 10 with a margin in the normal mode after the program operation is executed in the memory unit 10. Therefore, the second margin process is executed only for the memory unit 10 after the program operation is executed, or functions significantly only for the memory unit 10 after the program operation is executed. Therefore, when the non-volatile memory includes a plurality of memory units 10, it is sufficient to perform the second margin processing only on the memory unit 10 after the program operation is executed. Here, attention is paid to one memory unit 10 after the program operation is executed.
  • the second margin processing can be executed in any of the configuration of the storage circuit 1A according to the first embodiment and the configuration of the storage circuit 1B according to the second embodiment. However, here, refer to FIG. It is considered that the second margin processing is executed for the configuration of the storage circuit 1A (it may be considered that the illustration of the additional circuit 70 is simply omitted in FIG. 14).
  • the read operation executed after the program operation is particularly referred to as the read operation RD PRG .
  • the read operation RD PRG in the normal mode is as described in the first embodiment.
  • the switch SW12 is turned on during the read period.
  • the read operation RD PRG is performed with the switch SW12 turned off. That is, in the read operation RD PRG by the second margin processing (in other words, in the read operation RD PRG in the inspection mode), as shown in FIG. 14, the switch SW12 is turned off during the read period.
  • the read operation RD PRG in the inspection mode is the same as the read operation RD PRG in the normal mode, except that the switch SW12 is turned off during the read period.
  • the gate voltage of the transistor M2 during the read period is higher in the read operation RD PRG in the inspection mode than in the read operation RD PRG in the normal mode.
  • the drain current of the transistor M2 during the read period tends to be larger or larger in the read operation RD PRG in the inspection mode than in the read operation RD PRG in the normal mode.
  • the gate threshold voltage of the transistor M2 is sufficiently high due to the program operation, the drain current of the transistor M2 during the read period becomes substantially zero even in the read operation RD PRG in the inspection mode.
  • the read operation RD PRG is executed with the switch SW12 turned off, and it is confirmed whether or not the value of the data read from the memory unit 10 by the read operation RD PRG is "1". This confirmation is performed based on the level of the read confirmation signal D OUT described above. Then, if the value of the data read from the memory unit 10 in the second margin processing is "1", the second margin normal signal is output, and if not, the second margin defective signal is output.
  • the above-mentioned confirmation operation and output operation of the second margin normal signal or the second margin defective signal may be performed in a circuit in the non-volatile memory (not shown) or in a circuit outside the non-volatile memory (not shown). It may be done.
  • the second margin normal signal means that the value of "1" can be read out from the memory unit 10 with a margin in the normal mode after the program operation is executed in the memory unit 10.
  • the second margin failure signal means that the value of "1" cannot be read from the memory unit 10 with a margin in the normal mode after the program operation is executed in the memory unit 10. For example, it is possible to take measures such as excluding the non-volatile memory from which the second margin defective signal is obtained as a defective product from the shipping target. Alternatively, when the second margin defective signal is obtained, it is possible to execute the program operation again for the corresponding memory unit 10.
  • the drain current ID4 (drain current having the same current value as the drain current ID4 in the normal mode) is applied only to the transistor M4 among the transistors M3 and M4 during the read period. While supplying, a predetermined voltage is supplied to the gate of the transistor M2.
  • the predetermined voltage is set higher than the gate voltage of the transistor M2 in the lead current supply state (that is, the voltage VTPG0 during the read period in the read operation RD PRG in the normal mode).
  • the power supply voltage VDD is used as the predetermined voltage, but the predetermined voltage may be different from the power supply voltage VDD.
  • the second margin processing is it possible to read the value of "1" from the memory unit 10 that should hold the value of "1" with a margin (that is, is there a sufficient margin for holding the value of "1"? ) Can be easily confirmed.
  • the second margin process may be modified as follows.
  • the modified second margin processing will be described.
  • the switch SW12 is fixed on as described in the first embodiment.
  • a first additional circuit (not shown) that reduces the drain current of the transistor M4 during the read period in the read operation RD PRG in the inspection mode compared to the normal mode, or during the read period in the read operation RD PRG .
  • a second additional circuit (not shown) that increases the drain current of the transistor M3 in the inspection mode as compared with the normal mode is added to the storage circuit 1A.
  • it is the first additional circuit it can be realized by the same circuit configuration as the additional circuit 70 of FIG.
  • n A the ratio of the drain current of the transistor M4 to the drain current of the transistor M3 during the read period.
  • the ratio of the drain current of the transistor M4 to the drain current of the transistor M3 during the read period is represented by “1: n B ". Both n A and n B are greater than 1.
  • the ratio of the drain current of the transistor M3 to the drain current of the transistor M4 is set to the first ratio (n A : 1) during the read period, and the first ratio is modified.
  • the ratio of the drain current of the transistor M3 to the drain current of the transistor M4 is set to the second ratio (n B : 1) during the read period.
  • both the value of the first ratio (n A ) and the value of the second ratio (n B ) are set to be larger than 1, and the value of the second ratio (n B ) is set to the value of the first ratio.
  • FIG. 1 A fourth embodiment relating to the storage circuit 1 will be described.
  • the description of the correspondence between the storage circuit 1 of FIG. 1 and the storage circuit 1A of FIG. 4 or the storage circuit 1B of FIG. 13 is supplemented. Since the storage circuit 1B of FIG. 13 is merely a storage circuit 1A to which an additional circuit 70 is added, the relationship between the storage circuits 1 and 1A will be described.
  • the memory unit 10 is composed of the transistors M1 and M2.
  • the voltage / current supply circuit 20 of FIG. 1 is mainly composed of transistors M23 and M24 in the storage circuit 1A of FIG. Further, when the optional additional circuit (additional circuit 70 in FIG. 13) described in the second or third embodiment is provided in the storage circuit 1, the additional circuit is also included in the components of the supply circuit 20.
  • the value of the ratio ( ID3 : ID4 ), that is, the value of n, is set by the supply circuit 20 in cooperation with the transistors M3 and M4.
  • the above-mentioned first ratio value (n A ) and second ratio value (n B ) are examples of ratio ( ID3 : ID4 ) values.
  • a power supply circuit (not shown) that generates and outputs a power supply voltage VDD is also included in the components of the supply circuit 20. The same applies to the signal output circuit 30 and the program circuit 40.
  • the storage circuit 1A of FIG. 4 is provided with a drain current control circuit for permitting or cutting off the supply of drain currents ( ID1 to ID4 ) to the transistors M1 to M4, and the drain current control thereof.
  • the circuit includes transistors M5, M11 to M15 and M25, and a switch SW8.
  • the signal output circuit 30 of FIG. 1 is mainly composed of transistors M21 and M22, switches SW1 to SW6, and inverters INV1 to INV4 in the storage circuit 1A of FIG.
  • the program circuit 40 of FIG. 1 includes switches SW9 to SW12 in the storage circuit 1A of FIG.
  • control circuit 60 of FIG. 4 is a circuit that controls the operation of the supply circuit 20, the signal output circuit 30, and the program circuit 40 (furthermore, a circuit that controls the operation of the drain current control circuit described above). ..
  • control circuit 60 is a circuit that is also used as the circuits 20, 30 and 40 for realizing the read operation and the program operation as each part of the circuits 20, 30 and 40. be.
  • the storage circuits 1, 1A or 1B shown in FIGS. 1, 4 or 13 are first non-volatile memories for storing one bit of data, but include a plurality of storage circuits 1, 1A or 1B as unit cells. It is also possible to configure a second non-volatile memory for storing data for a plurality of bits.
  • a unit cell may be configured by a set of the memory unit 10 and the signal output circuit 30, and a third non-volatile memory provided with a plurality of the unit cells may be configured.
  • the gate In the third non-volatile memory, the gate may be formed.
  • the voltage generation unit 12, the supply circuit 20, and the program circuit 40 are shared among a plurality of unit cells. That is, for example, in the third non-volatile memory, a shared circuit including transistors M3 to M5, M13 to M15 and M23 to M25 shown in FIG. 4, and a set of switches SW7a, SW7b, SW8 and SW10 to SW13 is provided.
  • One shared circuit is shared by a plurality of unit cells.
  • the gate of the single transistor M3 in the shared circuit is connected to the gate of each transistor M2 in the plurality of unit cells, and the gate of the single transistor M4 in the shared circuit becomes the gate of each transistor M1 in the plurality of unit cells.
  • the gate voltage VOTPG0 applied to the gate of the single transistor M3 is commonly supplied to the gate of each transistor M2 of the plurality of unit cells and the gate voltage VOTPG1 applied to the gate of the single transistor M4. Is commonly supplied to the gate of each transistor M1 of the plurality of unit cells.
  • the transistors M11 and M12 and the switch SW9 are provided for each unit cell.
  • the program circuit 40 in the third non-volatile memory injects hot carriers only into the transistor M2 of the unit cell to which "1" should be written among the plurality of unit cells.
  • the number of bits of the stored data is arbitrary as long as it is 1 or more, and the memory unit 10 is provided for the number of bits of the stored data.
  • ⁇ 6th Example A sixth embodiment relating to the storage circuit 1 will be described.
  • the non-volatile memory according to the present disclosure can be incorporated into any circuit or device that realizes a predetermined functional operation.
  • the circuit or device When a power supply voltage is supplied to a circuit or device in which the non-volatile memory is incorporated and the circuit or device is started, the circuit or device reads out the data stored in the non-volatile memory by a read operation. A predetermined functional operation is realized according to the read data.
  • a non-volatile memory is incorporated in an amplifier circuit (not shown) that can change the amplification factor according to the trimming data, and one or more data stored in the non-volatile memory is supplied to the amplifier circuit as trimming data. It is possible to optimally adjust the amplification factor of the amplifier circuit.
  • non-volatile memory can be incorporated into a semiconductor integrated circuit for various purposes such as a semiconductor integrated circuit for a DC / DC converter and a semiconductor integrated circuit for a motor driver.
  • the amplifier circuit is an example of a circuit provided in these semiconductor integrated circuits.
  • the types of FET (field effect transistors) channels shown in each embodiment are examples, so that the N-channel type FET is changed to a P-channel type FET, or the P-channel type FET is an N-channel.
  • the configuration of the circuit containing the FET can be modified so that it is changed to a type FET.
  • the above-mentioned arbitrary transistor may be any kind of transistor as long as no inconvenience occurs.
  • any transistor described above as a MOSFET can be replaced with a junction FET, an IGBT (Insulated Gate Bipolar Transistor) or a bipolar transistor as long as no inconvenience occurs.
  • Any transistor has a first electrode, a second electrode and a control electrode.
  • the FET one of the first and second electrodes is a drain, the other is a source, and the control electrode is a gate.
  • the IGBT one of the first and second electrodes is a collector, the other is an emitter, and the control electrode is a gate.
  • a bipolar transistor that does not belong to an IGBT one of the first and second electrodes is a collector, the other is an emitter, and the control electrode is a base.
  • the non-volatile memory according to the present disclosure includes a first transistor, a second transistor, a third transistor having a gate commonly connected to the gate of the second transistor, and a gate commonly connected to the gate of the first transistor.
  • a fourth transistor having a And the read operation is performed in the lead current supply state in which the drain current of the fourth transistor is supplied by the supply circuit and the drain current larger than the drain current of the fourth transistor is supplied to the third transistor.
  • the signal output circuit executes the signal associated with the first value or the signal associated with the second value based on the drain currents of the first and second transistors in the read operation. It is a configuration (first configuration) configured to output.
  • the signal output circuit corresponds to the first value when the drain current of the second transistor is larger than the drain current of the first transistor in the read operation.
  • a configuration configured to output a signal associated with the second value when the drain current of the first transistor is larger than the drain current of the second transistor so as to output the attached signal (second). 2) may be used.
  • the non-volatile memory according to the second configuration it is possible to execute a program operation for increasing the gate threshold voltage of the second transistor by injecting a hot carrier into the second transistor, and the program operation is executed before the program operation.
  • the drain current of the second transistor is larger than the drain current of the first transistor, and in the read operation executed after the program operation, the gate threshold of the second transistor due to the program operation.
  • the drain current of the first transistor may be larger than the drain current of the second transistor (third configuration).
  • the ratio of the drain current of the third transistor to the drain current of the fourth transistor and the drain of the first transistor in the read operation executed before the program operation, the ratio of the drain current of the third transistor to the drain current of the fourth transistor and the drain of the first transistor.
  • the ratio of the drain current of the second transistor to the current matches, and the value of the latter ratio may be reduced to less than 1 in the read operation through the program operation (fourth configuration).
  • the second and third transistors have the same structure as each other, and the first and fourth transistors have the same structure as each other, and the program operation. Before and after, the first and fourth transistors have the same gate threshold voltage as each other, and before the program operation, the second and third transistors have the same gate threshold voltage as each other (fifth configuration). There may be.
  • the non-volatile memory can be operated in the first mode or the second mode, and the supply circuit is the first before the program operation.
  • the ratio of the drain current of the third transistor to the drain current of the fourth transistor is set to the first ratio
  • the drain of the fourth transistor is set.
  • the ratio of the drain current of the third transistor to the current is set to the second ratio, the value of the first ratio and the value of the second ratio are both larger than 1, and the value of the second ratio is the above.
  • the configuration may be smaller than the value of the first ratio (sixth configuration).
  • the non-volatile mode can be operated in the first mode or the second mode, and the supply circuit is the first after the program operation.
  • the lead current supply state is realized, and in the read operation of the second mode, the drain current is supplied only to the fourth transistor among the third and fourth transistors.
  • a predetermined voltage may be supplied to the gate of the second transistor, and the predetermined voltage may be higher than the gate voltage of the second transistor in the lead current supply state (seventh configuration). ..
  • the non-volatile mode can be operated in the first mode or the second mode, and the supply circuit is the first after the program operation.
  • the ratio of the drain current of the third transistor to the drain current of the fourth transistor is set to the first ratio
  • the drain of the fourth transistor is set.
  • the ratio of the drain current of the third transistor to the current is set to the second ratio, the value of the first ratio and the value of the second ratio are both larger than 1, and the value of the second ratio is the above.
  • the configuration may be larger than the value of the first ratio (eighth configuration).
  • the other non-volatile memory according to the present disclosure is commonly connected to the first transistor, the second transistor, the third transistor having a gate commonly connected to the gate of the second transistor, and the gate of the first transistor.
  • a fourth transistor having a gate, a line to which each source of the first to fourth transistors is commonly connected, a supply circuit configured to be able to supply a drain current to the third and fourth transistors, and a signal output.
  • the supply circuit comprises a circuit, and the drain current of the fourth transistor is supplied by the supply circuit and a drain current larger than the drain current of the fourth transistor is supplied to the third transistor.
  • the signal output circuit is configured to be operable, and when the read operation is executed, the signal output circuit is associated with a first value based on the drain currents of the first and second transistors in the read operation. It is a configuration (nineth configuration) configured to be able to output a signal or a signal associated with a second value.
  • Storage circuit 10 Memory unit 20 Read voltage supply circuit 30 Signal output circuit 40 Program circuit

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Abstract

ゲート同士が共通接続された第２及び第３トランジスタと、ゲート同士が共通接続された第１及び第４トランジスタと、を備える。第１～第４トランジスタの各ソースは共通接続される。第４トランジスタにドレイン電流を供給し且つ第３トランジスタに第４トランジスタよりも大きなドレイン電流を供給した状態で、リード動作を実行する。リード動作において、第１及び第２トランジスタのドレイン電流に基づき、第１又は第２の値に対応付けられた信号を出力する。

Description

不揮発性メモリ
　本開示は、不揮発性メモリに関する。
　トランジスタへのホットキャリア注入を利用した不揮発性メモリがある。この種の不揮発性メモリは、初期状態において特性が揃えられた第１及び第２トランジスタをメモリ素子として備え、何れか一方のトランジスタに対してのみホットキャリアを注入してトランジスタの特性を変化させる。その後のリード動作では、第１及び第２トランジスタに共通のゲート電圧を供給したときのドレイン電流の大小関係に基づき、“０”のデータが記憶されているのか、“１”のデータが記憶されているのかを読み出す。例えば、第１トランジスタのドレイン電流の方が小さい状態（第１トランジスタの特性が変化した状態）は“０”のデータが記憶されている状態に相当し、第２トランジスタのドレイン電流の方が小さい状態（第２トランジスタの特性が変化した状態）は“１”のデータが記憶されている状態に相当する。
　但し、上記の不揮発性メモリでは初期状態での記憶データ（記憶値）が不定となる。この場合、記憶データが不定であることに対応するための処理を他の周辺回路にて行う必要があり、回路規模の観点等から都合が悪いこともある。初期状態での記憶データが不定とならないよう、初期状態において、第１及び第２トランジスタの内、第２トランジスタにより多くのドレイン電流が流れるよう構成された不揮発性メモリも提案されている。この種の不揮発性メモリでは、初期状態において記憶データを“０”に確定させることができ、第２トランジスタへのホットキャリア注入を経て記憶データを“１”とすることができる。
特開２０１１－１０３１５８号公報
　一方、回路全体のサイズ縮小のためにメモリ素子（第１及び第２トランジスタ）のサイズ縮小が求められることも多く、メモリ素子のサイズが小さくなるとメモリ素子間で特性のミスマッチが大きくなる。特性を揃えることを目指して形成された複数のトランジスタの特性が実際には大きくずれることもあり、このずれがミスマッチに相当する。このようなミスマッチは、正しいデータの記憶及び読み出しを阻害するなどの不都合を招く（これについては、後に詳説される）。ミスマッチの影響を受け難い不揮発性メモリの開発が期待される。
　本開示は、ミスマッチの影響を受け難い不揮発性メモリを提供することを目的とする。
　本開示に係る不揮発性メモリは、第１トランジスタと、第２トランジスタと、前記第２トランジスタのゲートに共通接続されたゲートを有する第３トランジスタと、前記第１トランジスタのゲートに共通接続されたゲートを有する第４トランジスタと、前記第１～第４トランジスタの各ソースが共通接続されるラインと、前記第３及び第４トランジスタにドレイン電流を供給可能に構成される供給回路と、信号出力回路と、を備え、前記供給回路により前記第４トランジスタのドレイン電流が供給され且つ前記第４トランジスタのドレイン電流よりも大きなドレイン電流が前記第３トランジスタに供給されるリード用電流供給状態において、リード動作を実行し、前記信号出力回路は、前記リード動作において、前記第１及び第２トランジスタの各ドレイン電流に基づき、第１の値に対応付けられた信号又は第２の値に対応付けられた信号を出力するよう構成される。
　本開示によれば、ミスマッチの影響を受け難い不揮発性メモリを提供することが可能となる。
は、本開示の実施形態に係る記憶回路の構成図である。 は、本開示の実施形態に係り、記憶回路におけるリード用電流供給状態を示す図である。 は、本開示の実施形態に係り、プログラム動作の前後におけるトランジスタの特性を示す図である。 は、本開示の実施形態に属する第１実施例に係り、記憶回路の構成を示す図である。 は、本開示の実施形態に属する第１実施例に係り、記憶回路の構成を示す図である。 は、ＭＯＳＦＥＴの構造を示す図である。 は、本開示の実施形態に属する第１実施例に係り、プログラム動作前のリード動作のタイミングチャートである。 は、本開示の実施形態に属する第１実施例に係り、リード動作におけるプリチャージ期間の状態（スイッチ状態）を示す図である。 は、本開示の実施形態に属する第１実施例に係り、リード動作におけるリード期間の状態（スイッチ状態）を示す図である。 は、本開示の実施形態に属する第１実施例に係り、複数の信号間の関係を示す図である。 は、本開示の実施形態に属する第１実施例に係り、プログラム動作後のリード動作のタイミングチャートである。 は、本開示の実施形態に属する第１実施例に係り、プログラム期間の状態（スイッチ状態）を示す図である。 は、本開示の実施形態に属する第２実施例に係り、記憶回路の構成を示す図である。 は、本開示の実施形態に属する第３実施例に係り、第２マージン処理が実行されるときのスイッチ状態を示す図である。
　以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“２０”によって参照される電流／電圧供給回路は（図１参照）、電流／電圧供給回路２０と表記されることもあるし、供給回路２０と略記されることもあり得るが、それらは全て同じものを指す。
　まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ラインとは電気信号が伝播又は印加される配線を指す。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体にて形成される。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。
　ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor　field-effect　transistor”の略称である。
　ＭＯＳＦＥＴの電気的特性にはゲート閾電圧が含まれる。Ｎチャネル型且つエンハンスメント型のＭＯＳＦＥＴである任意のトランジスタについて、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも高く、且つ、当該トランジスタのゲート－ソース間電圧（ソース電位から見たゲート電位）の大きさが当該トランジスタのゲート閾電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。Ｐチャネル型且つエンハンスメント型のＭＯＳＦＥＴである任意のトランジスタについて、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも低く、且つ、当該トランジスタのゲート－ソース間電圧（ソース電位から見たゲート電位）の大きさが当該トランジスタのゲート閾電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。
　任意のスイッチを１以上のＦＥＴ（電界効果トランジスタ）にて構成することができ、或るスイッチがオン状態のときには当該スイッチの両端間が導通する一方で或るスイッチがオフ状態のときには当該スイッチの両端間が非導通となる。以下、任意のトランジスタ又はスイッチについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。
　ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる期間をハイレベル期間と称し、当該信号のレベルがローレベルとなる期間をローレベル期間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。
　図１は本開示の実施形態に係る記憶回路１の要部の構成図である。記憶回路１は、１ビットのデータを記憶する不揮発性メモリであり、メモリ部１０、ゲート電圧生成部１２、電流／電圧供給回路２０、信号出力回路３０及びプログラム回路４０を備える。記憶回路１は半導体集積回路にて構成されて良い。
　メモリ部１０はメモリ素子Ｍ１及びＭ２を備え、メモリ部１０において“０”のデータ又は“１”のデータを記憶する。ゲート電圧生成部１２は、メモリ素子Ｍ１と同等のメモリＭ４及びメモリ素子Ｍ２と同等のメモリ素子Ｍ３を備える。メモリ素子Ｍ１～Ｍ４の夫々はトランジスタである。故に、メモリ素子Ｍ１～Ｍ４をトランジスタＭ１～Ｍ４（第１、第２、第３、第４トランジスタ）とも称する。トランジスタＭ１～Ｍ４の夫々はＮチャネル型のＭＯＳＦＥＴとして構成されている。トランジスタＭ３によりトランジスタＭ３のドレイン電流に応じてトランジスタＭ２のゲート電圧が生成される。トランジスタＭ４によりトランジスタＭ４のドレイン電流に応じてトランジスタＭ１のゲート電圧が生成される。
　トランジスタＭ２及びＭ３のゲート同士は互いに共通接続される。トランジスタＭ１及びＭ４のゲート同士は互いに共通接続される。トランジスタＭ１～Ｍ４の各ソースは共通のラインに接続される。当該共通のラインは基本的には０Ｖのグランド電位を有していて良いが、後述のプログラム動作の実行時にはグランド電位と異なる電位を有し得る。トランジスタＭ１及びＭ２のドレインは互いに異なるラインを介して信号出力回路３０に接続される。トランジスタＭ３及びＭ４のドレインは互いに異なるラインを介して供給回路２０に接続される。図１の構成においてトランジスタＭ３のゲート及びドレインは短絡される。但し、トランジスタＭ３のゲートとトランジスタＭ３のドレインとの間にスイッチ等の他の素子が介在していても良い。図１の構成においてトランジスタＭ４のゲート及びドレインは短絡される。但し、トランジスタＭ４のゲートとトランジスタＭ４のドレインとの間にスイッチ等の他の素子が介在していても良い。以下、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のドレイン電流を、夫々、記号“ＩＤ１”、“ＩＤ２”、　“ＩＤ３”、“ＩＤ４”にて参照することがある。
　トランジスタＭ２及びＭ３は、互いに同じ構造を有し、プログラム回路４０によるプログラム動作の実行前においては互いに同じ電気的特性を有する。後述されるよう、プログラム動作の対象となるトランジスタはトランジスタＭ２である。従って、プログラム回路４０によるプログラム動作の実行前においては、トランジスタＭ２及びＭ３は互いに同じゲート閾電圧を有する。プログラム動作の実行前においては、トランジスタＭ２及びＭ３により、トランジスタＭ３を電流の入力側トランジスタとし且つトランジスタＭ２を電流の出力側トランジスタとした第１カレントミラー回路が形成され、トランジスタＭ３のドレイン電流ＩＤ３とトランジスタＭ２のドレイン電流ＩＤ２との比は１：１となる（但し、誤差を無視）。
　加えて、トランジスタＭ１及びＭ４は、互いに同じ構造を有し、プログラム回路４０によるプログラム動作の実行前及び実行後の夫々において、互いに同じ電気的特性を有する。従って、プログラム回路４０によるプログラム動作の実行前及び実行後の夫々において、トランジスタＭ１及びＭ４は互いに同じゲート閾電圧を有する。プログラム動作の実行はトランジスタＭ１及びＭ４の電気的特性に影響を与えない。プログラム動作の実行前及び実行後の夫々において、トランジスタＭ１及びＭ４により、トランジスタＭ４を電流の入力側トランジスタとし且つトランジスタＭ１を電流の出力側トランジスタとした第２カレントミラー回路が形成され、トランジスタＭ４のドレイン電流ＩＤ４とトランジスタＭ１のドレイン電流ＩＤ１との比は１：１となる（但し、誤差を無視）。
　ここで、トランジスタについて、構造とは、トランジスタの大きさを含む概念であり、従って、任意の複数のトランジスタについて、構造が互いに同じであるとは、複数のトランジスタの大きさも互いに同じであることを意味する。或る複数のトランジスタの構造が互いに同じであるとき、複数のトランジスタの一部又は全部に対しプログラム動作によるホットキャリア注入が行われていないのであれば、当該複数のトランジスタの電気的特性（ゲート閾電圧などを含む）も互いに同じとなる。但し、任意の複数のトランジスタの構造及び電気的特性について、構造又は電気的特性が同じであるとは、設計上、それらが同じであることを意味し、実際には誤差を含みうる（即ち、同じとは誤差を含む概念であると解される）。電流の比に関しても同様であり、例えば或る電流と他の電流との比が１：１であるとは、設計上、その比が１：１であることを意味し、実際には誤差を含みうる。
　記憶回路１では、メモリ部１０に記憶されたデータを読み出すためのリード動作と、メモリ部１０に記憶されるデータを“０”から“１”に書き換えるプログラム動作（ライト動作）を実行できる。尚、本実施形態において、表現“プログラム動作の実行前”と表現“プログラム動作前”は同じ意味であり、表現“プログラム動作の実行後”と表現“プログラム動作後”は同じ意味である。
　供給回路２０は、リード動作において、図２に示す如く、トランジスタＭ４のドレイン電流ＩＤ４とトランジスタＭ３のドレイン電流ＩＤ３との比が１：ｎとなるようにトランジスタＭ３及びＭ４にドレイン電流を供給することができる。ｎは１よりも大きな任意の実数であり、例えば“ｎ＝４”である。ｎの値は整数でなくても構わない（例えば“ｎ＝４．５”でも良い）。即ち、供給回路２０は、リード動作が行われるとき、“ＩＤ４＜ＩＤ３＝ＩＤ４×ｎ”となるようにトランジスタＭ３及びＭ４にドレイン電流を供給するリード用電流供給状態を実現できる。但し、詳細は後述されるが、リード用電流供給状態が実現されることなくリード動作が行われる例外もある（図１４参照）。
　リード用電流供給状態において、プログラム動作の前後に関わらずドレイン電流ＩＤ４とドレイン電流ＩＤ１との比は１：１であり、且つ、プログラム動作前ではドレイン電流ＩＤ３とドレイン電流ＩＤ２との比はｋ：ｋである（ｋは任意の実数）。故に、ドレイン電流ＩＤ４とドレイン電流ＩＤ３との比が１：ｎであるとき（即ち“ＩＤ４：ＩＤ３＝１：ｎ”であるとき）、プログラム動作前においてはドレイン電流ＩＤ１とドレイン電流ＩＤ２との比も１：ｎとなる（即ち“ＩＤ１：ＩＤ２＝１：ｎ”となる）。
　プログラム動作はプログラム回路４０により実現される。プログラム回路４０は、プログラム動作において、トランジスタＭ２にホットキャリアを注入することでトランジスタＭ２の電気的特性を変化させる。この変化によりトランジスタＭ２のゲート閾電圧が増大（上昇）する。図３を参照する。図３において、実線波形８００Ｍ２ＩＮＩは、プログラム動作の実行前における（即ち記憶回路１の初期状態における）トランジスタＭ２のドレイン電流のゲート－ソース間電圧依存性を表しており、実線波形８００Ｍ２ＰＲＧは、プログラム動作の実行後におけるトランジスタＭ２のドレイン電流のゲート－ソース間電圧依存性を表している。
　信号出力回路３０は、リード動作においてトランジスタＭ１及びＭ２のドレイン電流の大小関係に基づきメモリ部１０に記憶されるデータの値に対応する信号ＤＯＵＴを出力する。ドレイン電流ＩＤ２の方がドレイン電流ＩＤ１よりも大きい状態は、メモリ部１０にて“０”のデータが記憶されている状態に相当する。このため、リード動作において、ドレイン電流ＩＤ２の方がドレイン電流ＩＤ１よりも大きいとき、信号出力回路３０は“０”のデータに対応する信号ＤＯＵＴ（例えばローレベルの信号ＤＯＵＴ）を出力する。プログラム動作前のリード用電流供給状態において、図２に示す如く、ドレイン電流ＩＤ２の方がドレイン電流ＩＤ１よりも大きくなる（“ＩＤ２：ＩＤ１＝ｎ：１”となる）。
　プログラム動作の実行によりトランジスタＭ２にホットキャリアが注入されることで、トランジスタＭ２のゲート閾電圧が増大する。プログラム動作後において、トランジスタＭ２のゲート閾電圧はリード用電流供給状態でのトランジスタＭ３のゲート－ソース間電圧よりも高くて良く、この場合、リード用電流供給状態でのリード動作においてトランジスタＭ２のドレイン電流ＩＤ２は実質的にゼロとなる。少なくとも、プログラム動作によるトランジスタＭ２のゲート閾電圧の増大に伴い、プログラム動作後のリード用電流供給状態において、ドレイン電流ＩＤ１の方がドレイン電流ＩＤ２よりも大きくなる。ドレイン電流ＩＤ１の方がドレイン電流ＩＤ２よりも大きい状態は、メモリ部１０にて“１”のデータが記憶されている状態に相当する。このため、リード動作において、ドレイン電流ＩＤ１の方がドレイン電流ＩＤ２よりも大きいとき、信号出力回路３０は　“１”のデータに対応する信号ＤＯＵＴ（例えばハイレベルの信号ＤＯＵＴ）を出力する。
　ドレイン電流ＩＤ１～ＩＤ４に関する比について以下のように表現することができる。即ち、プログラム動作前に実行されるリード動作（リード用電流供給状態でのリード動作）において、ドレイン電流ＩＤ４に対するドレイン電流ＩＤ３の比（ｎ：１）と、ドレイン電流ＩＤ１に対するドレイン電流ＩＤ２の比（ｎ：１）と、は一致する。それらの比の値は“ｎ／１＝ｎ”である。但し、ドレイン電流ＩＤ１に対するドレイン電流ＩＤ２の比の値は、プログラム動作を経たリード動作（リード用電流供給状態でのリード動作）において１未満に低下する。結果、プログラム動作後では、リード用電流供給状態で“ＩＤ２＜ＩＤ１”となるので、リード動作により“１”のデータに対応する信号ＤＯＵＴ（例えばハイレベルの信号ＤＯＵＴ）が出力される。
　上記構成により上記ミスマッチの影響を受け難い記憶回路を構成することができ、ミスマッチの影響を受けなくするための最適設計が可能となる。即ち例えば、製造誤差により、プログラム動作前においてトランジスタＭ１及びＭ２のゲート閾電圧に最大１０ｍＶの差が生じることが見込まれるのであれば、１０ｍＶのミスマッチがあってもメモリ部１０から正しいデータが読み出されるように“ｎ”の値を決めれば良い。想定されるミスマッチに応じて“ｎ”の値を自由に設計できる点にメリットがある。また、記憶回路１の構成を採用すればマージン検査も容易に実現できる。マージン検査については後述される。
　尚、図１に示される各素子の接続関係はリード動作が実行されるときの接続関係を表しており、プログラム動作の実行時には、トランジスタＭ２のソース及びドレインが入れ替わっても良い（但し、これは必須ではない）。即ち、トランジスタＭ２が有する第１電極及び第２電極の内、高電位側の電極がドレインとして且つ低電位側の電極がソースとして機能することになるが、トランジスタＭ２が有する第１電極及び第２電極の内、リード動作ではグランドに接続される電極（ソースとして機能する電極）が、プログラム動作の実行時にはドレインとして機能するように、スイッチ等（図１では不図示）を用いて各回路の接続関係を変更しても良い（これを実現する詳細な回路例は後述）。
　以下、複数の実施例の中で、記憶回路１に関わる幾つかの具体的な構成例、動作例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
＜＜第１実施例＞＞
　記憶回路１に関わる第１実施例を説明する。図４に第１実施例に係る記憶回路１Ａの構成を示す。記憶回路１Ａは図１の記憶回路１の例である。記憶回路１Ａは、トランジスタＭ１～Ｍ５、Ｍ１１～Ｍ１５及びＭ２１～Ｍ２５と、スイッチＳＷ１～ＳＷ６、ＳＷ７ａ、ＳＷ７ｂ、ＳＷ８～ＳＷ１３と、インバータＩＮＶ１～ＩＮＶ４と、制御回路６０と、を備える。記憶回路１Ａは半導体集積回路にて構成されて良い。制御回路６０はスイッチＳＷ１～ＳＷ６、ＳＷ７ａ、ＳＷ７ｂ、ＳＷ８～ＳＷ１３のオン／オフを制御できる他、トランジスタＭ２３～Ｍ２５のゲート電圧も制御できる。
　トランジスタＭ１～Ｍ５及びＭ１１～Ｍ１５はＮチャネル型のＭＯＳＦＥＴであり、トランジスタＭ２１～Ｍ２５はＰチャネル型のＭＯＳＦＥＴである。信号ＸＲＳＴ及びＰＲＧを含む制御回路６０から出力される信号に基づきスイッチＳＷ１～ＳＷ６、ＳＷ７ａ、ＳＷ７ｂ、ＳＷ８～ＳＷ１３のオン／オフが制御されるが、図４では全スイッチがオフ状態であると仮定したときの様子が示されている（後述の図５でも同様）。但し、スイッチＳＷ１３はオンに固定されていて良い。
　記憶回路１Ａの各構成要素の接続関係を説明する。電源ラインＬＮＶＤＤには正の電源電圧ＶＤＤが加わる。電源電圧ＶＤＤは所定の正の直流電圧値を有する。グランドラインＬＮＧＮＤは０Ｖのグランド電位を持つ。
　トランジスタＭ２１～Ｍ２５の各ソース並びにスイッチＳＷ３及びＳＷ４の各一端は、電源ラインＬＮＶＤＤに接続される。スイッチＳＷ３の他端はトランジスタＭ２１のゲートに接続され、スイッチＳＷ４の他端はトランジスタＭ２２のゲートに接続される。トランジスタＭ２１のゲートに接続される配線をラインＬＮ２と称し、ラインＬＮ２に加わる電圧を電圧Ｖ２と称する。トランジスタＭ２２のゲートに接続される配線をラインＬＮ１と称し、ラインＬＮ１に加わる電圧を電圧Ｖ１と称する。トランジスタＭ２１のドレインはラインＬＮ１に接続され、トランジスタＭ２２のドレインはラインＬＮ２に接続される。
　インバータＩＮＶ１の入力端子はラインＬＮ１に接続される。インバータＩＮＶ１の出力端子はインバータＩＮＶ２の入力端子に接続される。インバータＩＮＶ２の出力端子はインバータＩＮＶ３の入力端子に接続される。インバータＩＮＶ４の入力端子はラインＬＮ２に接続される。
　スイッチＳＷ５の一端はラインＬＮ１に接続され、スイッチＳＷ５の他端はスイッチＳＷ１の一端に接続される。スイッチＳＷ１の他端はグランドラインＬＮＧＮＤに接続される。スイッチＳＷ６の一端はラインＬＮ２に接続され、スイッチＳＷ６の他端はスイッチＳＷ２の一端に接続される。スイッチＳＷ２の他端はグランドラインＬＮＧＮＤに接続される。
　トランジスタＭ１１～Ｍ１５の各ゲート及びトランジスタＭ１５のドレインはゲートラインＬＮＩＧに共通接続される。ゲートラインＬＮＩＧに加わる電圧をゲート電圧ＶＩＧと称する。
　記憶回路１Ａでは、トランジスタＭ１がトランジスタＭ１ａ及びＭ１ｂの直列回路にて構成される。トランジスタＭ１ａ及びＭ１ｂは互いに同じ構造を持つＮチャネル型のＭＯＳＦＥＴである。トランジスタＭ１ａのソースはトランジスタＭ１ｂのドレインに接続され、トランジスタＭ１ａ及びＭ１ｂのゲート同士は互いに接続される。このため、トランジスタＭ１ａのドレインがトランジスタＭ１のドレインとして、且つ、トランジスタＭ１ｂのソースがトランジスタＭ１のソースとして、且つ、トランジスタＭ１ａ及びＭ１ｂのゲートがトランジスタＭ１のゲートとして機能する。また記憶回路１Ａでは、トランジスタＭ４がトランジスタＭ４ａ及びＭ４ｂの直列回路にて構成される。トランジスタＭ４ａ及びＭ４ｂは互いに同じ構造を持つＮチャネル型のＭＯＳＦＥＴである。トランジスタＭ４ａのソースはトランジスタＭ４ｂのドレインに接続され、トランジスタＭ４ａ及びＭ４ｂのゲート同士は互いに接続される。このため、トランジスタＭ４ａのドレインがトランジスタＭ４のドレインとして、且つ、トランジスタＭ４ｂのソースがトランジスタＭ４のソースとして、且つ、トランジスタＭ４ａ及びＭ４ｂのゲートがトランジスタＭ４のゲートとして機能する。
　トランジスタＭ２及びＭ３の各ゲートはゲートラインＬＮＯＴＰＧ０に共通接続される。ゲートラインＬＮＯＴＰＧ０に加わる電圧をゲート電圧ＶＯＴＰＧ０と称する。トランジスタＭ１及びＭ４の各ゲート（従ってトランジスタＭ１ａ、Ｍ１ｂ、Ｍ４ａ及びＭ４ｂの各ゲート）はゲートラインＬＮＯＴＰＧ１に共通接続される。ゲートラインＬＮＯＴＰＧ１に加わる電圧をゲート電圧ＶＯＴＰＧ１と称する。
　トランジスタＭ１１のドレインはラインＬＮ１に接続され、トランジスタＭ１１のソースはトランジスタＭ１のドレイン（従ってトランジスタＭ１ａのドレイン）に接続される。トランジスタＭ１のソース（従ってトランジスタＭ１ｂのソース）はラインＬＮＣＯＭに接続される。トランジスタＭ１２のドレインはラインＬＮ２に接続され、トランジスタＭ１２のソースはトランジスタＭ２の電極Ｅ１に接続される。トランジスタＭ２の電極Ｅ１とグランドラインＬＮＧＮＤとの間に直列にスイッチＳＷ９が挿入される。トランジスタＭ２の電極Ｅ２はラインＬＮＣＯＭに接続され、ラインＬＮＣＯＭとグランドラインＬＮＧＮＤとの間に直列にスイッチＳＷ１０が挿入される。また、ラインＬＮＣＯＭと電源ラインＬＮＶＤＤとの間に直列にスイッチＳＷ１１が挿入される。トランジスタＭ２において、電極Ｅ１及びＥ２の内、高電位側の電極がドレインとして機能し且つ低電位側の電極がソースとして機能する。後述の説明から明らかとなるが、リード動作においては、スイッチＳＷ９、ＳＷ１０、ＳＷ１１が、夫々、オフ、オン、オフとされることで電極Ｅ１がドレインとして機能し、プログラム動作においては、スイッチＳＷ９、ＳＷ１０、ＳＷ１１が、夫々、オン、オフ、オンとされることで電極Ｅ２がドレインとして機能する。
　ゲートラインＬＮＯＴＰＧ０とトランジスタＭ１３のドレインとの間に直列にスイッチＳＷ１２が挿入される。トランジスタＭ１３のソースはトランジスタＭ３のドレインに接続される。ゲートラインＬＮＯＴＰＧ１とトランジスタＭ１４のドレインとの間に直列にスイッチＳＷ１３が挿入される。トランジスタＭ１４のソースはトランジスタＭ４のドレイン（従ってトランジスタＭ４ａのドレイン）に接続される。トランジスタＭ３のソース及びトランジスタＭ４のソース（従ってトランジスタＭ４ｂのソース）はラインＬＮＣＯＭに共通接続される。
　ゲートラインＬＮＯＴＰＧ０とグランドラインＬＮＧＮＤとの間にスイッチＳＷ７ａが直列に挿入される。ゲートラインＬＮＯＴＰＧ１とグランドラインＬＮＧＮＤとの間にスイッチＳＷ７ｂが直列に挿入される。ゲートラインＬＮＩＧとグランドラインＬＮＧＮＤとの間にスイッチＳＷ８が直列に挿入される。トランジスタＭ１５のドレインはゲートラインＬＮＩＧに接続され、トランジスタＭ１５のソースはトランジスタＭ５のドレインに接続される。トランジスタＭ５のゲート及びドレインは互いに接続される。トランジスタＭ５のソースはグランドラインＬＮＧＮＤに接続される。
　トランジスタＭ２３、Ｍ２４、Ｍ２５のドレインは、夫々、ゲートラインＬＮＯＴＰＧ０、ＬＮＯＴＰＧ１、ＬＮＩＧに接続される。トランジスタＭ２３～Ｍ２５の各ゲートは互いに接続される。トランジスタＭ２３～Ｍ２５によりカレントミラー回路が形成され、トランジスタＭ２３～Ｍ２５にドレイン電流が流れるとき、それらのドレイン電流は互いに比例関係にある。制御回路６０はトランジスタＭ２３～Ｍ２５の各ゲートに共通のゲート電圧を供給することができる。
　インバータＩＮＶ１～ＩＮＶ４の何れかであるインバータは、自身の入力端子への入力信号の反転信号を自身の出力端子から出力する。詳細には、インバータは、自身の入力端子への入力電圧が所定の閾電圧未満であるときには当該閾電圧よりも十分に高いハイレベルの信号を自身の出力端子から出力し、自身の入力端子への入力電圧が所定の閾電圧以上であるときには当該閾電圧よりも十分に低いローレベルの信号を自身の出力端子から出力する。インバータＩＮＶ１～ＩＮＶ４は電源電圧ＶＤＤを元に駆動し、各インバータの閾電圧は概ね電源電圧ＶＤＤの半分である。但し、各インバータの閾電圧にはヒステリシス特性が付与されていて良い。インバータＩＮＶ３の出力信号が記憶回路１Ａの出力信号ＤＯＵＴである。トランジスタＭ１及びＭ２から成るメモリ部１０にて記憶されているデータの値に応じた信号が、リード動作を経て、出力信号ＤＯＵＴとして出力される。
　スイッチＳＷ５の制御端子はインバータＩＮＶ１の出力端子に接続される。スイッチＳＷ５は、インバータＩＮＶ１の出力信号がハイレベル、ローレベルであるときに、夫々、オン状態、オフ状態となる。スイッチＳＷ６の制御端子はインバータＩＮＶ４の出力端子に接続される。スイッチＳＷ６は、インバータＩＮＶ４の出力信号がハイレベル、ローレベルであるときに、夫々、オン状態、オフ状態となる。
　電源ラインＬＮＶＤＤからトランジスタＭ２３、Ｍ２４、Ｍ２５を通じ、ゲートラインＬＮＯＴＰＧ０、ＬＮＯＴＰＧ１、ＬＮＩＧに流れる電流を、夫々、電流ＯＴＰＧ０、ＯＴＰＧ１、ＩＧにて参照する。
　図５を参照して、トランジスタＭ１～Ｍ４、Ｍ１１～Ｍ２４及びＭ２３～Ｍ２５のゲート幅Ｗについて説明する。記憶回路１（本実施例では記憶回路１Ａ）の各回路素子は半導体基板上に集積化して形成され、当該半導体基板上にＭＯＳＦＥＴとして形成された任意のトランジスタの構造はゲート幅Ｗ及びゲート長Ｌにて特徴付けられる。図６にＭＯＳＦＥＴの構造を模式的に示す。ＭＯＳＦＥＴとして形成された任意のトランジスタにはゲートとして機能するゲート電極ＧＧが設けられる。ゲート幅Ｗ及びゲート長Ｌは、半導体基板の面（表面及び裏面）に平行な方向におけるゲート電極ＧＧの大きさを表す。この内、ゲート長Ｌは、当該トランジスタのドレイン及びソース間の距離（ドレイン及びソース間を結ぶ方向におけるゲート電極ＧＧの長さ）を表す。ゲート幅Ｗは、ゲート長Ｌが定義される方向（ドレイン及びソース間を結ぶ方向）に直交し且つ半導体基板の法線方向（半導体基板の表面及び裏面に直交する方向）にも直交する方向におけるゲート電極ＧＧの長さを表す。任意のＭＯＳＦＥＴについて、或る一定の条件の下、ゲート幅Ｗが増加すればドレイン電流が増大し、ゲート長Ｌが相応に大きい場合にはドレイン電流は概ねゲート幅Ｗに比例する。
　記憶回路１Ａでは、以下のようにトランジスタＭ１～Ｍ４、Ｍ１１～Ｍ２４及びＭ２３～Ｍ２５が構成される（図５参照）。
　トランジスタＭ１ａ、Ｍ１ｂ、Ｍ４ａ及びＭ４ｂの夫々は１つの第１単位ＭＯＳＦＥＴにて構成され、トランジスタＭ２及びＭ３の夫々は２つの第１単位ＭＯＳＦＥＴの並列回路にて構成される。第１単位ＭＯＳＦＥＴのゲート幅Ｗは“ＷＡ”の長さを持つ。
　トランジスタＭ１１及びＭ１４の夫々は１つの第２単位ＭＯＳＦＥＴにて構成され、第２単位ＭＯＳＦＥＴのゲート幅Ｗは“ＷＡ”の長さを持つ。第２単位ＭＯＳＦＥＴは第１単位ＭＯＳＦＥＴと同じ構造を持つＭＯＳＦＥＴであって良い。但し、第１及び第２単位ＭＯＳＦＥＴ間でゲート長Ｌが互いに異なっていても良い。
　トランジスタＭ１２及びＭ１３の夫々は２つの第３単位ＭＯＳＦＥＴの並列回路にて構成され、第３単位ＭＯＳＦＥＴのゲート幅Ｗは“ＷＢ”の長さを持つ。
　トランジスタＭ２４は１つの第４単位ＭＯＳＦＥＴにて構成され、第４単位ＭＯＳＦＥＴのゲート幅Ｗは“ＷＡ”の長さを持つ。
　トランジスタＭ２３は２つの第５単位ＭＯＳＦＥＴの並列回路にて構成され、トランジスタＭ２５は３つの第５単位ＭＯＳＦＥＴの並列回路にて構成される。第５単位ＭＯＳＦＥＴのゲート幅Ｗは“ＷＢ”の長さを持つ。
　トランジスタＭ２３～Ｍ２５を形成する第４及び第５単位ＭＯＳＦＥＴのゲート長Ｌは、トランジスタＭ１～Ｍ４を形成する各第１単位ＭＯＳＦＥＴのゲート長Ｌよりも相当に大きい。トランジスタＭ２３～Ｍ２５によるカレントミラー回路の電流比（トランジスタＭ２３～Ｍ２５のドレイン電流の比）を概ね設計通りに安定して得るためであり、またトランジスタＭ１～Ｍ４の小型化（特にトランジスタＭ１及びＭ２）を図るためである。本実施例では、ＷＢがＷＡの２倍又は実質的に２倍に設定され、結果、スイッチＳＷ７ａ、ＳＷ７ｂ、及びＳＷ８がオフであって且つスイッチＳＷ１２及びＳＷ１３がオンである状態においてトランジスタＭ２３～Ｍ２５にドレイン電流が流れるとき、電流ＯＴＰＧ１と電流ＯＴＰＧ０との比は“１：４”となり、また電流ＯＴＰＧ０と電流ＩＧとの比は“２：３”となる。
－－－プログラム動作前のリード動作ＲＤＩＮＩ－－－
　以下、説明の便宜上、プログラム動作前に実行されるリード動作を特にリード動作ＲＤＩＮＩと称することがあり、プログラム動作後に実行されるリード動作をリード動作ＲＤＰＲＧと称することがある。単にリード動作と述べた場合、それは、プログラム動作の実行前又は実行後のリード動作を指す。尚、後の実施例においてマージン処理が実施される検査モードが説明されるが、本実施例（第１実施例）ではマージン処理の存在を無視し、マージン処理が実施されない通常モードでのリード動作を説明する。
　図７はリード動作ＲＤＩＮＩのタイミングチャートである。リード動作において、信号ＸＲＳＴのローレベル期間をプリチャージ期間と称し、信号ＸＲＳＴのハイレベル期間の内、スイッチＳＷ５及びＳＷ６の双方がオフ状態である期間をリード期間と称する。プリチャージ期間を経た後のリード期間にてリード動作が実現される。プログラム動作が行われない期間（プリチャージ期間及びリード期間を含む）では信号ＰＲＧがローレベルに維持される。信号ＰＲＧがローレベルであることを前提に、信号ＸＲＳＴがローレベルからハイレベルに切り替わることでプリチャージ期間からリード期間に遷移し、メモリ部１０にて記憶されているデータに応じた信号が、リード期間を経て、出力信号ＤＯＵＴとして出力される。
　プリチャージ期間では、ローレベルの信号ＸＲＳＴ及びＰＲＧに基づき、図８に示す如く、スイッチＳＷ１及びＳＷ２がオフとされる一方でスイッチＳＷ３、ＳＷ４、ＳＷ７ａ、ＳＷ７ｂ及びＳＷ８がオンとされる。また、プリチャージ期間では制御回路６０によりトランジスタＭ２３～Ｍ２５のゲート電圧が電源電圧ＶＤＤに設定されてトランジスタＭ２３～Ｍ２５はオフとされる。また、信号ＰＲＧのローレベル期間ではスイッチＳＷ９及びＳＷ１１がオフ且つスイッチＳＷ１０がオンとされる。このため、プログラム動作が行われない期間（プリチャージ期間及びリード期間を含む）では、トランジスタＭ２において、電極Ｅ１がドレインとして機能し、電極Ｅ２がソースとして機能する。またプリチャージ期間及びリード期間においてスイッチＳＷ１２及びＳＷ１３はオンに固定され、リード期間後もスイッチＳＷ１２及びＳＷ１３はオンのままとされる。
　図７において、破線波形ＩＮＩＶ１はリード動作ＲＤＩＮＩにおける電圧Ｖ１の波形を表し、実線波形ＩＮＩＶ２はリード動作ＲＤＩＮＩにおける電圧Ｖ２の波形を表す。プリチャージ期間からリード期間の前半にかけて波形ＩＮＩＶ１及びＩＮＩＶ２は互いに重なり合っている。ゲート電圧ＶＯＴＰＧ０及びＶＯＴＰＧ１の具体的な電圧値は互いに相違するが、リード動作に関して、それらの電圧の挙動は同様である。図７では、ゲート電圧ＶＯＴＰＧ０及びＶＯＴＰＧ１の内、何れか一方の電圧の波形を代表して図示している（後述の図１１でも同様）。プリチャージ期間において電圧ＶＩＧ、ＶＯＴＰＧ０及びＶＯＴＰＧ１は０Ｖであり、故に、トランジスタＭ１～Ｍ５及びＭ１１～Ｍ１５は全てオフ状態にある。
　また、プリチャージ期間においてスイッチＳＷ４及びＳＷ３を通じラインＬＮ１及びＬＮ２に正の電荷が供給され、電圧Ｖ１及びＶ２は電源電圧ＶＤＤのレベルに達する。このため、プリチャージ期間において、インバータＩＮＶ１及びＩＮＶ４の出力信号はローレベルであり、結果、スイッチＳＷ５及びＳＷ６はオフである。
　信号ＸＲＳＴがローレベルからハイレベルに切り替わることでプリチャージ期間からリード期間に遷移する。リード期間では、ハイレベルの信号ＸＲＳＴ及びローレベルの信号ＰＲＧに基づき、図９に示す如く、スイッチＳＷ１及びＳＷ２がオンとされる一方でスイッチＳＷ３、ＳＷ４、ＳＷ７ａ、ＳＷ７ｂ及びＳＷ８がオフとされる。更に、リード期間では、制御回路６０によりトランジスタＭ２３～Ｍ２５のゲート電圧がローレベル（電源電圧ＶＤＤよりトランジスタＭ２３～Ｍ２５の各ゲート閾電圧だけ低い電圧から見て、更に低い電圧）に設定されることで、トランジスタＭ２３～Ｍ２５にドレイン電流が流れる。結果、リード期間では、電流ＩＧ、ＯＴＰＧ０、ＯＴＰＧ１により、ゲート電圧ＶＩＧ、ＶＯＴＰＧ０、ＶＯＴＰＧ１が上昇してゆく。この際、電流ＩＩＧを電流ＩＯＴＰＧ０及びＩＯＴＰＧ１より大きくしておくことでゲート電圧ＶＩＧがゲート電圧ＶＯＴＰＧ０及びＶＯＴＰＧ１よりも速く上昇し、ゲート電圧ＶＯＴＰＧ０がトランジスタＭ２及びＭ３のゲート閾電圧に達する前に且つゲート電圧ＶＯＴＰＧ１がトランジスタＭ１及びＭ４のゲート閾電圧に達する前に、トランジスタＭ１１～Ｍ１４をオン状態にしておくことができる。
　リード期間において、ゲート電圧ＶＩＧ、ＶＯＴＰＧ０及びＶＯＴＰＧ１の上昇に伴い、トランジスタＭ５及びＭ１１～Ｍ１５がオン状態となり、トランジスタＭ１～Ｍ４にドレイン電流が流れる。リード期間において、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４に流れるドレイン電流は、夫々、記号“ＩＤ１”、“ＩＤ２”、“ＩＤ３”、“ＩＤ４”にて参照される（図９参照）。リード期間では電流ＯＴＰＧ０がトランジスタＭ３のドレイン電流ＩＤ３として且つ電流ＯＴＰＧ１がトランジスタＭ４のドレイン電流ＩＤ４として流れ、上述したよう、電流ＯＴＰＧ１と電流ＯＴＰＧ０との比は“１：ｎ”であって、ここでは“１：４”である。このため、プログラム動作が実行される前のリード期間においては、ドレイン電流ＩＤ１とドレイン電流ＩＤ２との比も“１：４”となる（つまり、誤差を無視すればドレイン電流ＩＤ２はドレイン電流ＩＤ１の４倍となる）。結果、電圧Ｖ２が電圧Ｖ１よりも速く低下する。また、電圧Ｖ２が低下する過程でトランジスタＭ２１にドレイン電流が流れるようになるため、電圧Ｖ２がある程度低下した段階で電圧Ｖ１の低下は停止し、電圧Ｖ１は電源電圧ＶＤＤのレベルへと上昇する。
　“Ｖ１＞Ｖ２”の状態で電圧Ｖ２がインバータＩＮＶ４の閾電圧を下回ることによりインバータＩＮＶ４の出力信号がローレベルからハイレベルに切り替わり、スイッチＳＷ６がオフ状態からオン状態に切り替わる。信号ＥＮＤは、図１０に示す如く、インバータＩＮＶ１の出力信号とインバータＩＮＶ４の出力信号の論理和信号であり、従って、インバータＩＮＶ１及びＩＮＶ４の出力信号の内、少なくとも一方がハイレベルとなると、信号ＥＮＤはハイレベルとなる。信号ＥＮＤは制御回路６０内で生成される内部信号であると解して良い。
　信号ＥＮＤがハイレベルになったことを受けて、制御回路６０は、トランジスタＭ２３～Ｍ２５のゲート電圧を電源電圧ＶＤＤに設定してトランジスタＭ２３～Ｍ２５をオフとする。更に、信号ＥＮＤがハイレベルになったことを受けて、制御回路６０は、スイッチＳＷ７ａ、ＳＷ７ｂ及びＳＷ８をオフからオンに切り替えることによりゲート電圧ＶＯＴＰＧ０、ＶＯＴＰＧ１及びＶＩＧを０Ｖにまで低下させる。
　リード動作において信号ＥＮＤがハイレベルとなった後の信号ＤＯＵＴを、特に、リード確定信号ＤＯＵＴと称する。リード確定信号ＤＯＵＴは、メモリ部１０にて記憶されているデータの値（メモリ部１０から読み出されたデータの値）を表し、リード確定信号ＤＯＵＴがローレベルであることは当該データの値が“０”であることを意味し、リード確定信号ＤＯＵＴがハイレベルであることは当該データの値が“１”であることを意味する。リード動作ＲＤＩＮＩにおいては、インバータＩＮＶ１の出力信号がローレベルで維持されるが故にリード確定信号ＤＯＵＴもローレベルとなり、“０”のデータ（即ち初期値のデータ）が読み出されることになる。リード動作ＲＤＩＮＩにおいて信号ＥＮＤがハイレベルとなった後には“０”のデータを表すリード確定信号ＤＯＵＴが出力され続けるので、後段にラッチ回路を設ける必要もなく、リード確定信号ＤＯＵＴを必要とする回路（例えば、メモリ部１０の記憶データに応じてオン／オフされるトリミング用スイッチ）にリード確定信号ＤＯＵＴを直接供給することができる。
－－－プログラム動作後のリード動作ＲＤＰＲＧ－－－
　図１１は、リード動作ＲＤＰＲＧ（即ちプログラム動作の実行後に行われるリード動作）のタイミングチャートである。図１１において、破線波形ＰＲＧＶ１はリード動作ＲＤＰＲＧにおける電圧Ｖ１の波形を表し、実線波形ＰＲＧＶ２はリード動作ＲＤＰＲＧにおける電圧Ｖ２の波形を表す。プリチャージ期間からリード期間の前半にかけて波形ＰＲＧＶ１及びＰＲＧＶ２は互いに重なり合っている。
　プリチャージ期間及びリード期間における各スイッチの状態制御を含むリード動作の内容は、プログラム動作の実行前とプログラム動作の実行後とで相違は無い。但し、リード動作ＲＤＰＲＧの前に実行されたプログラム動作により、トランジスタＭ１及びＭ２の内、トランジスタＭ２のみの特性が変化して、トランジスタＭ２のゲート閾電圧のみが大きく増大している。このため、リード動作ＲＤＰＲＧにおけるリード期間においては、ドレイン電流ＩＤ１の方がドレイン電流ＩＤ２よりも大きくなり、結果、電圧Ｖ１が電圧Ｖ２よりも速く低下する。また、電圧Ｖ１が低下する過程でトランジスタＭ２２にドレイン電流が流れるようになるため、電圧Ｖ１がある程度低下した段階で電圧Ｖ２の低下は停止し、電圧Ｖ２は電源電圧ＶＤＤのレベルへと上昇する。
　“Ｖ１＜Ｖ２”の状態で電圧Ｖ１がインバータＩＮＶ１の閾電圧を下回ることによりインバータＩＮＶ１の出力信号がローレベルからハイレベルに切り替わり、スイッチＳＷ５がオフ状態からオン状態に切り替わる。また、インバータＩＮＶ１の出力信号がローレベルからハイレベルに切り替わると信号ＥＮＤもローレベルからハイレベルに切り替わる（図１０参照）。信号ＥＮＤがハイレベルになったことを受けて制御回路６０は、トランジスタＭ２３～Ｍ２５のゲート電圧を電源電圧ＶＤＤに設定してトランジスタＭ２３～Ｍ２５をオフとする。更に、信号ＥＮＤがハイレベルになったことを受けて、制御回路６０は、スイッチＳＷ７ａ、ＳＷ７ｂ及びＳＷ８をオフからオンに切り替えることによりゲート電圧ＶＯＴＰＧ０、ＶＯＴＰＧ１及びＶＩＧを０Ｖにまで低下させる。
　リード動作において信号ＥＮＤがハイレベルとなった後の信号ＤＯＵＴは、上述したように特にリード確定信号ＤＯＵＴと称される。リード動作ＲＤＰＲＧにおいては、電圧Ｖ１の低下を受けてインバータＩＮＶ１の出力信号がハイレベルとなるため、リード確定信号ＤＯＵＴはハイレベルとなり、“１”のデータを表すことになる。リード動作ＲＤＰＲＧにおいて信号ＥＮＤがハイレベルとなった後には“１”のデータを表すリード確定信号ＤＯＵＴが出力され続けるので、後段にラッチ回路を設ける必要もなく、リード確定信号ＤＯＵＴを必要とする回路（例えば、メモリ部１０の記憶データに応じてオン／オフされるトリミング用スイッチ）にリード確定信号ＤＯＵＴを直接供給することができる。
－－－プログラム動作－－－
　このように、リード動作（リード期間）においてドレイン電流ＩＤ２の方がドレイン電流ＩＤ１よりも大きい状態は、メモリ部１０にて“０”のデータが記憶されている状態に相当し、図７のリード動作ＲＤＩＮＩでは、ドレイン電流ＩＤ２の方がドレイン電流ＩＤ１よりも大きくなるため“０”のデータに対応するリード確定信号ＤＯＵＴ（ここではローレベルの信号ＤＯＵＴ）が出力される。逆に、リード動作（リード期間）においてドレイン電流ＩＤ１の方がドレイン電流ＩＤ２よりも大きい状態は、メモリ部１０にて“１”のデータが記憶されている状態に相当し、図１１のリード動作ＲＤＰＲＧでは、ドレイン電流ＩＤ１の方がドレイン電流ＩＤ２よりも大きくなるため“１”のデータに対応するリード確定信号ＤＯＵＴ（ここではハイレベルの信号ＤＯＵＴ）が出力される。
　図４の記憶回路１Ａにおいて、図７のリード動作ＲＤＩＮＩから図１１のリード動作ＲＤＰＲＧへの変化をもたらすプログラム動作は、以下のように実現される。
　図１２に、プログラム動作が実行される期間（以下、プログラム期間と称する）における、記憶回路１Ａ内の各スイッチの状態を示す。プログラム期間では、信号ＸＲＳＴがローレベル且つ信号ＰＲＧがハイレベルとされ、それらの信号ＸＲＳＴ及びＰＲＧに基づき、スイッチＳＷ１、ＳＷ２、ＳＷ７ａ、ＳＷ７ｂ、ＳＷ１０及びＳＷ１２がオフとされる一方、スイッチＳＷ３、ＳＷ４、ＳＷ８、ＳＷ９及びＳＷ１１がオンとされる。スイッチＳＷ１３は信号ＸＲＳＴ及びＰＲＧに関係なくオンに固定されていて良い。また、プログラム期間では、制御回路６０によりトランジスタＭ２３～Ｍ２５のゲート電圧がローレベル（電源電圧ＶＤＤよりトランジスタＭ２３～Ｍ２５の各ゲート閾電圧だけ低い電圧から見て、更に低い電圧）に設定される。このため、スイッチＳＷ１１を通じてトランジスタＭ２の電極Ｅ２に電源電圧ＶＤＤが加わると共にトランジスタＭ２３を通じてトランジスタＭ２のゲートに電源電圧ＶＤＤが加わる。更にトランジスタＭ２の電極Ｅ１の電位は０Ｖとなる。またスイッチＳＷ８のオンによりトランジスタＭ１１～Ｍ１５は全てオフする。
　プログラム期間では、電極Ｅ２がトランジスタＭ２のドレインとして機能すると共に電極Ｅ１がトランジスタＭ２のソースとして機能し、電極Ｅ２から電極Ｅ１に向けて電流が流れる。この電流が流れる過程で、トランジスタＭ２にホットキャリアが注入されてトランジスタＭ２の特性が変化してゆき、トランジスタＭ２のゲート閾電圧が増大してゆく。トランジスタＭ２のゲート閾電圧を十分に増大させるだけの時間分、図１２の状態を維持した後、信号ＰＲＧをハイレベルからローレベルに切り替えることでプログラム動作を終える。
　尚、上述のプログラム動作を以下のように変形しても良い。即ち、電源ラインＬＮＶＤＤとトランジスタＭ２のゲートとの間に図示されないスイッチを挿入しておき、そのスイッチをプログラム期間においてのみオンとすることで、プログラム期間中に電源電圧ＶＤＤをトランジスタＭ２のゲートに供給する。この場合、プログラム期間ではトランジスタＭ２３～Ｍ２５のゲートに電源電圧ＶＤＤを加えることでトランジスタＭ２３～Ｍ２５をオフとして良い。この他、プログラム期間において、トランジスタＭ２へのホットキャリア注入によりトランジスタＭ２のゲート閾電圧を増大させることができる限り、任意の回路変形を行って良い。
　また、ここでは、１つのメモリ部１０に注目し、プログラム動作において、注目したメモリ部１０のトランジスタＭ２にホットキャリアが注入されることを想定した。しかしながら、メモリ部１０を複数備えた不揮発性メモリを構成することができ、メモリ部１０を複数備えた不揮発性メモリでは、“１”のデータが書き込まれるべきメモリ部１０のトランジスタＭ２にのみ上述のプログラム動作によりホットキャリアが注入され、そうでないメモリ部１０（記憶データを“０”に維持しておくメモリ部１０）のトランジスタＭ２にはホットキャリアは注入されない。
＜＜第２実施例＞＞
　記憶回路１に関わる第２実施例を説明する。図１３に第２実施例に係る記憶回路１Ｂの構成を示す。記憶回路１Ｂは図１の記憶回路１の例である。記憶回路１Ｂは、第１実施例に係る記憶回路１Ａに対して追加回路（分流回路）７０を付加したものである。記憶回路１Ｂに設けられたトランジスタＭ３２及びＭ３３は夫々図４のスイッチＳＷ１２及びＳＷ１３に相当し、制御回路６０はスイッチＳＷ３２のゲートに対してゲート信号ＭＡＲＧを供給する。これらの点を除き、図１３の記憶回路１Ｂの構成は図４の記憶回路１Ａの構成と同じである。
　トランジスタＭ３２及びＭ３３はＮチャネル型のＭＯＳＦＥＴである。トランジスタＭ３２において、ドレインはラインＬＮＯＴＰＧ０に接続され、ソースはトランジスタＭ１３のドレインに接続され、ゲートにてゲート信号ＭＡＲＧを受ける。トランジスタＭ３３において、ドレインはラインＬＮＯＴＰＧ１に接続され、ソースはトランジスタＭ１４のドレインに接続される。トランジスタＭ３３のゲートは電源ラインＬＮＶＤＤに接続される。このため、トランジスタＭ３３は常時オンである。信号ＸＲＳＴ及びＰＲＧを含む制御回路６０から出力される信号に基づきスイッチＳＷ１～ＳＷ６、ＳＷ７ａ、ＳＷ７ｂ、ＳＷ８～ＳＷ１１及びＳＷ７１のオン／オフが制御されるが、図１３では全スイッチがオフ状態であると仮定したときの様子が示されている。尚、スイッチＳＷ７１は、図１２のスイッチ状態によるプログラム動作が実行される期間（プログラム期間）ではオンに維持される。
　追加回路７０は、トランジスタＭ７１～Ｍ７４及びスイッチＳＷ７１を備える。トランジスタＭ７１はＰチャネル型のＭＯＳＦＥＴであり、トランジスタＭ７２～Ｍ７４はＮチャネル型のＭＯＳＦＥＴである。トランジスタＭ７１のソースは電源ラインＬＮＶＤＤに接続される。トランジスタＭ７１のゲートはトランジスタＭ２３～Ｍ２５の各ゲートに共通接続される。トランジスタＭ７１のドレインと、トランジスタＭ７３のドレイン及びゲートと、トランジスタＭ７４のゲートと、は互いに接続される。トランジスタＭ７３の及びＭ７４の各ソースはグランドラインＬＮＧＮＤに接続される。トランジスタＭ７２において、ドレインはラインＬＮＯＴＰＧ０に接続され、ゲートはラインＬＮＩＧに接続される。トランジスタＭ７２のソースとトランジスタＭ７４のドレインは互いに接続される。スイッチＳＷ７１の一端はトランジスタＭ７３及びＭ７４のゲートに接続され、スイッチＳＷ７１の他端はグランドラインＬＮＧＮＤに接続される。
　トランジスタＭ７１はトランジスタＭ２４と同じ構造を有する。即ち、トランジスタＭ７１はトランジスタＭ２４と同じく、１つの第４単位ＭＯＳＦＥＴにて構成され、第４単位ＭＯＳＦＥＴのゲート幅Ｗは上述したように“ＷＡ”の長さを持つ（図５参照）。トランジスタＭ２３～Ｍ２５及びＭ７１によりカレントミラー回路が形成される。トランジスタＭ２４を構成する第４単位ＭＯＳＦＥＴのゲート長は、トランジスタＭ２３～Ｍ２５を形成する第４及び第５単位ＭＯＳＦＥＴと同様、トランジスタＭ１～Ｍ４を形成する各第１単位ＭＯＳＦＥＴのゲート長Ｌよりも相当に大きい。トランジスタＭ２３～Ｍ２５及びＭ７１によるカレントミラー回路の電流比（トランジスタＭ２３～Ｍ２５及びＭ７１のドレイン電流の比）を概ね設計通りに安定して得るためであり、またトランジスタＭ１～Ｍ４の小型化（特にトランジスタＭ１及びＭ２）を図るためである。
　スイッチＳＷ７ａ、ＳＷ７ｂ、ＳＷ８及びＳＷ７１がオフであって且つトランジスタＭ３２及びＭ３３がオンである状態においてトランジスタＭ２３～Ｍ２５及びＭ７１にドレイン電流が流れるとき、電流ＯＴＰＧ１と同じ電流値を有する電流がトランジスタＭ７３のドレインに流れ、トランジスタＭ７３のドレイン電流と同じ電流値を有する電流が電流Ｉ７０として、トランジスタＭ７２及びＭ７４のドレインに流れる。
　ところで、記憶回路１（本実施例では記憶回路１Ｂ）を含む不揮発性メモリは、通常モード（第１モード）及び検査モード（第２モード）を含む複数の動作モードの何れかで動作することができる。制御回路６０に、不揮発性メモリの動作モードを設定する動作モード設定部（不図示）が設けられていると考えて良い。記憶回路１（本実施例では記憶回路１Ｂ）を含む不揮発性メモリが起動すると、原則として制御回路６０は不揮発性メモリの動作モードを通常モードに設定するが、所定の検査信号が不揮発性メモリに入力されると例外的に制御回路６０は不揮発性メモリの動作モードを検査モードに設定する。検査信号は図示されない検査用外部装置から不揮発性メモリに入力されて良い。検査モードは、主に、不揮発性メモリの出荷検査にて利用される動作モードであり、検査モードにおいて制御回路６０は第１又は第２マージン処理を実行することができる。但し、第１又は第２マージン処理は出荷検査以外の任意の段階で行われて良い。第１又は第２マージン処理によりマージン検査を行うことができる。追加回路７０は第１マージン処理において有意に機能する回路である。第２マージン処理については後述の他の実施例で説明するものとし、ここでは第１マージン処理を説明する。
　第１マージン処理は、メモリ部１０にプログラム動作が実行されていない状態での通常モードにおいて、当該メモリ部１０から余裕をもって“０”の値を読み出すことができるかを検査する処理である。このため、第１マージン処理は、プログラム動作が実行されていないメモリ部１０に対してのみ実行される、或いは、プログラム動作が実行されていないメモリ部１０に対してのみ有意に機能する。故に、不揮発性メモリがメモリ部１０を複数備えている場合、プログラム動作が実行されていないメモリ部１０に対してのみ第１マージン処理を行えば足る。ここでは、プログラム動作が実行されていない１つのメモリ部１０に注目する。
　第１実施例で述べたように、プログラム動作前に実行されるリード動作は特にリード動作ＲＤＩＮＩと称される。通常モードにおけるリード動作ＲＤＩＮＩは第１実施例で述べた通りである。通常モードにおけるリード動作ＲＤＩＮＩでは制御回路６０によりスイッチＳＷ７１がオンとされ、トランジスタＭ７２及びＭ７４に電流は流れない（即ち“Ｉ７０＝０”である）。故に、通常モードのリード動作ＲＤＩＮＩにおけるリード期間では、電流ＯＴＰＧ０が全てトランジスタＭ３に流れる。
　検査モードにおける第１マージン処理では、スイッチＳＷ７１をオフとした状態でリード動作ＲＤＩＮＩを行う。即ち、第１マージン処理によるリード動作ＲＤＩＮＩでは（換言すれば検査モードにおけるリード動作ＲＤＩＮＩでは）、リード期間においてスイッチＳＷ７１がオフとされる。リード期間においてスイッチＳＷ７１がオフとされる点を除き、検査モードにおけるリード動作ＲＤＩＮＩは、通常モードにおけるリード動作ＲＤＩＮＩと同様である。検査モードのリード動作ＲＤＩＮＩにおけるリード期間では、電流ＯＴＰＧ０がトランジスタＭ３側に流れる電流とトランジスタＭ７４側に流れる電流（Ｉ７０）とに分流される。
　通常モードのリード動作ＲＤＩＮＩについて、リード期間におけるトランジスタＭ４のドレイン電流とトランジスタＭ３のドレイン電流との比を“１：ｎＡ”にて表す。そうすると、通常モードのリード動作ＲＤＩＮＩについて、リード期間ではトランジスタＭ１のドレイン電流とトランジスタＭ２のドレイン電流との比も“１：ｎＡ”となる。検査モードのリード動作ＲＤＩＮＩについて、リード期間におけるトランジスタＭ４のドレイン電流とトランジスタＭ３のドレイン電流との比を“１：ｎＢ”にて表す。そうすると、通常モードのリード動作ＲＤＩＮＩについて、リード期間ではトランジスタＭ１のドレイン電流とトランジスタＭ２のドレイン電流との比も“１：ｎＢ”となる。ｎＡ、ｎＢは、通常モードの“ｎ”、検査モードの“ｎ”であって、共に１より大きい。検査モードでは通常モードと比べて、電流Ｉ７０分だけ、トランジスタＭ３のドレイン電流が減少する。このため“ｎＡ＞ｎＢ”である。ここでは、“ｎＡ＝４”及び“ｎＢ＝３”である。
　第１マージン処理では、スイッチＳＷ７１をオフとした状態でリード動作ＲＤＩＮＩを実行し、そのリード動作ＲＤＩＮＩでメモリ部１０から読み出されるデータの値が“０”であるか否かを確認する。この確認は、上述のリード確定信号ＤＯＵＴのレベルに基づいて行われる。そして、第１マージン処理にてメモリ部１０から読み出されたデータの値が“０”であれば第１マージン正常信号を出力し、そうでなければ第１マージン不良信号を出力する。上述の確認動作、第１マージン正常信号又は第１マージン不良信号の出力動作は、不揮発性メモリ内の回路（不図示）で行われても良いし、不揮発性メモリ外の回路（不図示）で行われても良い。
　第１マージン正常信号は、メモリ部１０にプログラム動作が実行されていない状態での通常モードにおいて、当該メモリ部１０から余裕をもって“０”の値を読み出すことができることを意味する。（ｎＡ－ｎＢ）が余裕分に相当する。第１マージン不良信号は、メモリ部１０にプログラム動作が実行されていない状態での通常モードにおいて、当該メモリ部１０から余裕をもって“０”の値を読み出すことができないことを意味する。例えば、第１マージン不良信号が得られた不揮発性メモリを不良品として出荷の対象から外す、といった処置が可能である。
　このように、通常モードでのリード動作ＲＤＩＮＩでは、リード期間にてトランジスタＭ４のドレイン電流に対するトランジスタＭ３のドレイン電流の比を第１の比（ｎＡ：１）に設定し、第１マージン処理に係る検査モードでのリード動作ＲＤＩＮＩでは、リード期間にてトランジスタＭ４のドレイン電流に対するトランジスタＭ３のドレイン電流の比を第２の比（ｎＢ：１）に設定する。この際、第１の比の値（ｎＡ）及び第２の比の値（ｎＢ）を共に１より大きく設定し、且つ、第２の比の値（ｎＢ）を第１の比の値（ｎＡ）よりも小さく設定する。
　第１マージン処理により、“０”の値を保持すべきメモリ部１０から余裕をもって“０”の値を読み出すことができるか（即ち“０”の値の保持に対して十分なマージンがあるか）を容易に確認することができる。
　第１の比の値（ｎＡ）及び第２の比の値（ｎＢ）の具体例として“４”及び“３”を挙げたが、“ｎＡ＞１”、“ｎＢ＞１”及び“ｎＡ＞ｎＢ”が満たされる限り、それらの値は任意であって良い。“ｎＡ＞１”、“ｎＢ＞１”及び“ｎＡ＞ｎＢ”が満たされるのであれば、第１マージン処理の実現方法も様々に変形可能である。例えば、リード動作ＲＤＩＮＩでのリード期間中におけるトランジスタＭ４のドレイン電流を、検査モードにおいて、通常モードに比べて増大させる他の追加回路（不図示）を、追加回路７０の代わりに記憶回路１Ａに付加しても良い。他の追加回路によるトランジスタＭ４のドレイン電流の増大により、トランジスタＭ４のドレイン電流から見てトランジスタＭ３のドレイン電流が相対的に小さくなり、“ｎＡ＞ｎＢ”を実現できる。
＜＜第３実施例＞＞
　記憶回路１に関わる第３実施例を説明する。第２実施例で述べたように、記憶回路１を含む不揮発性メモリは、通常モード及び検査モードを含む複数の動作モードの何れかで動作することができ、通常モード及び検査モードに関して第２実施例で述べた事項は第３実施例にも適用される。第３実施例では、検査モードで実行可能な第２マージン処理を説明する。
　第２マージン処理は、メモリ部１０にプログラム動作が実行された後の通常モードにおいて、当該メモリ部１０から余裕をもって“１”の値を読み出すことができるかを検査する処理である。このため、第２マージン処理は、プログラム動作が実行された後のメモリ部１０に対してのみ実行される、或いは、プログラム動作が実行された後のメモリ部１０に対してのみ有意に機能する。故に、不揮発性メモリがメモリ部１０を複数備えている場合、プログラム動作が実行された後のメモリ部１０に対してのみ第２マージン処理を行えば足る。ここでは、プログラム動作が実行された後の１つのメモリ部１０に注目する。尚、第２マージン処理を、第１実施例に係る記憶回路１Ａの構成及び第２実施例に係る記憶回路１Ｂの構成の何れにおいても実行可能であるが、ここでは、図１４を参照し、記憶回路１Ａの構成に対して第２マージン処理が実行されると考える（図１４では追加回路７０の図示が単に省略されていると考えても良い）。
　第１実施例で述べたように、プログラム動作後に実行されるリード動作は特にリード動作ＲＤＰＲＧと称される。通常モードにおけるリード動作ＲＤＰＲＧは第１実施例で述べた通りである。第１実施例で述べたように、通常モードのリード動作ＲＤＰＲＧにおいて、リード期間ではスイッチＳＷ１２がオンとされる。
　検査モードにおける第２マージン処理では、スイッチＳＷ１２をオフとした状態でリード動作ＲＤＰＲＧを行う。即ち、第２マージン処理によるリード動作ＲＤＰＲＧでは（換言すれば検査モードにおけるリード動作ＲＤＰＲＧでは）、図１４に示す如く、リード期間においてスイッチＳＷ１２がオフとされる。リード期間においてスイッチＳＷ１２がオフとされる点を除き、検査モードにおけるリード動作ＲＤＰＲＧは、通常モードにおけるリード動作ＲＤＰＲＧと同様である。
　通常モードのリード動作ＲＤＰＲＧについて、リード期間では、スイッチＳＷ１２がオンであるが故に、電流ＯＴＰＧ１のｎ倍の電流が電流ＯＴＰＧ０としてトランジスタＭ２３、Ｍ１３及びＭ３に流れ、その電流に応じたゲート電圧ＶＯＴＰＧ０がトランジスタＭ２のゲートに加わる。このゲート電圧ＶＯＴＰＧ０は、少なくとも電源電圧ＶＤＤよりも低い。
　これに対し、検査モードのリード動作ＲＤＰＲＧ（即ち第２マージン処理におけるリード動作ＲＤＰＲＧ）について、リード期間では、スイッチＳＷ１２がオフであるが故に、トランジスタＭ１３及びＭ３に電流が流れない。このとき、トランジスタＭ２３のゲートにはローレベルの信号が加わっているので、トランジスタＭ２３はオンであり、故に、電源電圧ＶＤＤが略そのままトランジスタＭ２のゲートに加わることになる（即ち実質的に“ＶＯＴＰＧ０＝ＶＤＤ”となる）。
　故に、リード期間中のトランジスタＭ２のゲート電圧は、通常モードのリード動作ＲＤＰＲＧにおいてよりも検査モードのリード動作ＲＤＰＲＧにおいての方が高くなる。結果、リード期間中のトランジスタＭ２のドレイン電流は、通常モードのリード動作ＲＤＰＲＧにおいてよりも検査モードのリード動作ＲＤＰＲＧにおいての方が大きくなる又は大きくなり易い。但し、プログラム動作によってトランジスタＭ２のゲート閾電圧が十分に高くなっている場合には、検査モードのリード動作ＲＤＰＲＧにおいても、リード期間中のトランジスタＭ２のドレイン電流は実質的にゼロとなる。
　第２マージン処理では、スイッチＳＷ１２をオフとした状態でリード動作ＲＤＰＲＧを実行し、そのリード動作ＲＤＰＲＧでメモリ部１０から読み出されるデータの値が“１”であるか否かを確認する。この確認は、上述のリード確定信号ＤＯＵＴのレベルに基づいて行われる。そして、第２マージン処理にてメモリ部１０から読み出されたデータの値が“１”であれば第２マージン正常信号を出力し、そうでなければ第２マージン不良信号を出力する。上述の確認動作、第２マージン正常信号又は第２マージン不良信号の出力動作は、不揮発性メモリ内の回路（不図示）で行われても良いし、不揮発性メモリ外の回路（不図示）で行われても良い。
　第２マージン正常信号は、メモリ部１０にプログラム動作が実行された後の通常モードにおいて、当該メモリ部１０から余裕をもって“１”の値を読み出すことができることを意味する。第２マージン不良信号は、メモリ部１０にプログラム動作が実行された後の通常モードにおいて、当該メモリ部１０から余裕をもって“１”の値を読み出すことができないことを意味する。例えば、第２マージン不良信号が得られた不揮発性メモリを不良品として出荷の対象から外す、といった処置が可能である。或いは、第２マージン不良信号が得られたとき、対応するメモリ部１０に対しプログラム動作を再度実行するといった処理も可能である。
　このように、通常モードでのリード動作ＲＤＰＲＧでは、リード期間にて“ＩＤ４：ＩＤ３＝１：ｎ”を満たすドレイン電流ＩＤ４及びＩＤ３をトランジスタＭ４及びＭ３に供給する状態（リード用電流供給状態）を実現する。一方、検査モードでのリード動作ＲＤＰＲＧでは、リード期間にてトランジスタＭ３及びＭ４の内、トランジスタＭ４にのみドレイン電流ＩＤ４（通常モードでのドレイン電流ＩＤ４と同じ電流値を持つドレイン電流）を供給しつつ、トランジスタＭ２のゲートに対し所定電圧を供給する。この際、当該所定電圧を、リード用電流供給状態でのトランジスタＭ２のゲート電圧（即ち通常モードのリード動作ＲＤＰＲＧにおけるリード期間中の電圧ＶＯＴＰＧ０）よりも高く設定する。ここでは、電源電圧ＶＤＤを上記所定電圧として用いているが、上記所定電圧は電源電圧ＶＤＤと異なっていても良い。
　第２マージン処理により、“１”の値を保持すべきメモリ部１０から余裕をもって“１”の値を読み出すことができるか（即ち“１”の値の保持に対して十分なマージンがあるか）を容易に確認することができる。
　尚、第２マージン処理を以下のように変形しても良い。変形された第２マージン処理を説明する。まず変形された第２マージン処理では、第１実施例で述べたようにスイッチＳＷ１２がオンで固定される。代わりに、リード動作ＲＤＰＲＧでのリード期間中におけるトランジスタＭ４のドレイン電流を検査モードにおいて通常モードに比べて減少させる第１追加回路（不図示）、又は、リード動作ＲＤＰＲＧでのリード期間中におけるトランジスタＭ３のドレイン電流を検査モードにおいて通常モードに比べて増大させる第２追加回路（不図示）を、記憶回路１Ａに付加する。例えば、第１追加回路であれば、図１３の追加回路７０と同様の回路構成にて実現できる。
　通常モードのリード動作ＲＤＰＲＧについて、リード期間におけるトランジスタＭ４のドレイン電流とトランジスタＭ３のドレイン電流との比を“１：ｎＡ”にて表す。検査モードのリード動作ＲＤＰＲＧについて、リード期間におけるトランジスタＭ４のドレイン電流とトランジスタＭ３のドレイン電流との比を“１：ｎＢ”にて表す。ｎＡ及びｎＢは共に１より大きい。変形された第２マージン処理を用いる場合、第１又は第２追加回路により、“ｎＡ＜ｎＢ”が成立する。例えば、“ｎＡ＝４”であるならば“ｎＢ＝６”や“ｎＢ＝８”に設定できる。“ｎＡ＞１”、“ｎＢ＞１”及び“ｎＡ＜ｎＢ”が満たされる限り、それらの値は任意であって良い。
　このように、通常モードでのリード動作ＲＤＰＲＧでは、リード期間にてトランジスタＭ４のドレイン電流に対するトランジスタＭ３のドレイン電流の比を第１の比（ｎＡ：１）に設定し、変形された第２マージン処理に係る検査モードでのリード動作ＲＤＰＲＧでは、リード期間にてトランジスタＭ４のドレイン電流に対するトランジスタＭ３のドレイン電流の比を第２の比（ｎＢ：１）に設定する。この際、第１の比の値（ｎＡ）及び第２の比の値（ｎＢ）を共に１より大きく設定し、且つ、第２の比の値（ｎＢ）を第１の比の値（ｎＡ）よりも大きく設定する。これによっても、“１”の値の保持に対するマージン確認が可能である。
＜＜第４実施例＞＞
　記憶回路１に関わる第４実施例を説明する。第４実施例では、図１の記憶回路１と図４の記憶回路１Ａ又は図１３の記憶回路１Ｂとの対応関係について説明を補足する。図１３の記憶回路１Ｂは記憶回路１Ａに追加回路７０を付加したものに過ぎないので、記憶回路１及び１Ａ間の関係を説明する。まず、トランジスタＭ１及びＭ２によりメモリ部１０が構成されることは、記憶回路１及び１Ａ間で共通である。
　図１の電圧／電流供給回路２０は、図４の記憶回路１Ａでは、主として、トランジスタＭ２３及びＭ２４により構成される。また、第２又は第３実施例で述べた任意の追加回路（図１３では追加回路７０）が記憶回路１に設けられる場合には、当該追加回路も供給回路２０の構成要素に含まれる。比（ＩＤ３：ＩＤ４）の値、即ちｎの値は、トランジスタＭ３及びＭ４と協働して供給回路２０により設定される。上述の第１の比の値（ｎＡ）及び第２の比の値（ｎＢ）は、比（ＩＤ３：ＩＤ４）の値の例である。電流又は電圧の供給には電流源又は電圧源が必要となるため、電源電圧ＶＤＤを生成及び出力する電源回路（不図示）も供給回路２０の構成要素に含まれる、と解することもできる。これについては信号出力回路３０及びプログラム回路４０においても同様である。
　また、図４の記憶回路１Ａでは、トランジスタＭ１～Ｍ４へのドレイン電流（ＩＤ１～ＩＤ４）の供給を許可又は遮断するためのドレイン電流制御回路が設けられていると言え、当該ドレイン電流制御回路は、トランジスタＭ５、Ｍ１１～Ｍ１５及びＭ２５、並びに、スイッチＳＷ８を含んで構成される。
　図１の信号出力回路３０は、図４の記憶回路１Ａでは、主として、トランジスタＭ２１及びＭ２２、スイッチＳＷ１～ＳＷ６並びにインバータＩＮＶ１～ＩＮＶ４により構成される。
　図１のプログラム回路４０は、図４の記憶回路１ＡではスイッチＳＷ９～ＳＷ１２を含んで構成される。
　図４の制御回路６０は、供給回路２０、信号出力回路３０及びプログラム回路４０の動作を制御する回路（更に上述のドレイン電流制御回路の動作を制御する回路）である、と解することができる。或いは、制御回路６０は、回路２０、３０及び４０の各一部として、リード動作及びプログラム動作の実現のために、回路２０、３０及び４０に兼用される回路である、と考えることも可能である。
　尚、記憶回路１、１Ａ及び１Ｂでは、リード動作において、“ＩＤ２＞ＩＤ１”であるときには第１の値に対応付けられた信号ＤＯＵＴ（リード確定信号ＤＯＵＴ）が出力され、“ＩＤ２＜ＩＤ１”であるときには第２の値に対応付けられた信号ＤＯＵＴ（リード確定信号ＤＯＵＴ）が出力される。上述の動作例では、第１の値が“０”であって且つ第２の値が“１”であるが、第１及び第２の値が相違する限り、第１及び第２の値は任意である。また、第１の値に対応付けられた信号ＤＯＵＴがハイレベルの信号となるように且つ第２の値に対応付けられた信号ＤＯＵＴがローレベルの信号となるように、回路構成を変形しても良い。
＜＜第５実施例＞＞
　記憶回路１に関わる第５実施例を説明する。図１、図４又は図１３に示される記憶回路１、１Ａ又は１Ｂは１ビット分のデータを記憶する第１の不揮発性メモリであるが、記憶回路１、１Ａ又は１Ｂを単位セルとして複数備えて複数ビット分のデータを記憶する第２の不揮発性メモリを構成することもできる。
　或いは、メモリ部１０及び信号出力回路３０の組にて単位セルを構成し、当該単位セルを複数設けた第３の不揮発性メモリを構成しても良く、第３の不揮発性メモリにおいては、ゲート電圧生成部１２、供給回路２０及びプログラム回路４０が複数の単位セル間で共用される。即ち例えば、第３の不揮発性メモリでは、図４に示されるトランジスタＭ３～Ｍ５、Ｍ１３～Ｍ１５及びＭ２３～Ｍ２５、並びに、スイッチＳＷ７ａ、ＳＷ７ｂ、ＳＷ８及びＳＷ１０～ＳＷ１３の組から成る共用回路が設けられ、１つの共用回路が複数の単位セルに共用される。従って、共用回路における単一のトランジスタＭ３のゲートが複数の単位セルの各トランジスタＭ２のゲートに接続されると共に共用回路における単一のトランジスタＭ４のゲートが複数の単位セルの各トランジスタＭ１のゲートに接続され、結果、単一のトランジスタＭ３のゲートに加わるゲート電圧ＶＯＴＰＧ０が複数の単位セルの各トランジスタＭ２のゲートに共通して供給されると共に単一のトランジスタＭ４のゲートに加わるゲート電圧ＶＯＴＰＧ１が複数の単位セルの各トランジスタＭ１のゲートに共通して供給される。第３の不揮発性メモリにおいてトランジスタＭ１１及びＭ１２並びにスイッチＳＷ９は単位セルごとに設けられる。第３の不揮発性メモリにおけるプログラム回路４０は、プログラム動作において、複数の単位セルの内、“１”が書き込まれるべき単位セルのトランジスタＭ２にのみホットキャリアを注入する。
　何れにせよ、本開示に係る不揮発性メモリにおいて、記憶データのビット数は１以上であれば任意であり、記憶データのビット数分だけメモリ部１０が設けられる。
＜＜第６実施例＞＞
　記憶回路１に関わる第６実施例を説明する。本開示に係る不揮発性メモリを、所定の機能動作を実現する任意の回路又は装置に組み込むことができる。
　不揮発性メモリが組み込まれた回路又は装置に対して電源電圧が供給されて当該回路又は当該装置が起動すると、当該回路又は当該装置は、不揮発性メモリに記憶されたデータをリード動作により読み出して、読み出したデータに応じて所定の機能動作を実現する。
　例えば、トリミングデータに応じて増幅率を可変させることのできる増幅回路（不図示）に不揮発性メモリを組み込み、不揮発性メモリにて記憶される１以上のデータをトリミングデータとして増幅回路に供給することで当該増幅回路の増幅率を最適に調整する、といったことができる。
　また、ＤＣ／ＤＣコンバータ用の半導体集積回路、モータドライバ用の半導体集積回路など、様々な用途の半導体集積回路に本実施形態に係る不揮発性メモリを組み込むことができる。上記増幅回路は、これらの半導体集積回路に設けられる回路の例である。
＜＜変形等＞＞
　本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
　任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。
　各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示であり、Ｎチャネル型のＦＥＴがＰチャネル型のＦＥＴに変更されるように、或いは、Ｐチャネル型のＦＥＴがＮチャネル型のＦＥＴに変更されるように、ＦＥＴを含む回路の構成は変形され得る。
　不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
＜＜付記＞＞
　上述の実施形態にて具体化された技術的思想について考察する。
　本開示に係る不揮発性メモリは、第１トランジスタと、第２トランジスタと、前記第２トランジスタのゲートに共通接続されたゲートを有する第３トランジスタと、前記第１トランジスタのゲートに共通接続されたゲートを有する第４トランジスタと、前記第１～第４トランジスタの各ソースが共通接続されるラインと、前記第３及び第４トランジスタにドレイン電流を供給可能に構成される供給回路と、信号出力回路と、を備え、前記供給回路により前記第４トランジスタのドレイン電流が供給され且つ前記第４トランジスタのドレイン電流よりも大きなドレイン電流が前記第３トランジスタに供給されるリード用電流供給状態において、リード動作を実行し、前記信号出力回路は、前記リード動作において、前記第１及び第２トランジスタの各ドレイン電流に基づき、第１の値に対応付けられた信号又は第２の値に対応付けられた信号を出力するよう構成される構成（第１の構成）である。
　上記第１の構成に係る不揮発性メモリにおいて、前記信号出力回路は、前記リード動作において、前記第２トランジスタのドレイン電流が前記第１トランジスタのドレイン電流よりも大きいとき、前記第１の値に対応付けられた信号を出力するよう、前記第１トランジスタのドレイン電流が前記第２トランジスタのドレイン電流よりも大きいとき、前記第２の値に対応付けられた信号を出力するよう構成される構成（第２の構成）であっても良い。
　上記第２の構成に係る不揮発性メモリにおいて、前記第２トランジスタにホットキャリアを注入することで前記第２トランジスタのゲート閾電圧を増大させるプログラム動作を実行可能であり、前記プログラム動作前に実行される前記リード動作においては、前記第２トランジスタのドレイン電流が前記第１トランジスタのドレイン電流よりも大きく、前記プログラム動作後に実行される前記リード動作においては、前記プログラム動作による前記第２トランジスタのゲート閾電圧の増大に伴い、前記第１トランジスタのドレイン電流が前記第２トランジスタのドレイン電流よりも大きい構成（第３の構成）であっても良い。
　上記第３の構成に係る不揮発性メモリにおいて、前記プログラム動作前に実行される前記リード動作において、前記第４トランジスタのドレイン電流に対する前記第３トランジスタのドレイン電流の比と、前記第１トランジスタのドレイン電流に対する前記第２トランジスタのドレイン電流の比と、が一致し、後者の比の値は前記プログラム動作を経た前記リード動作において１未満に低下する構成（第４の構成）であっても良い。
　上記第３又は第４の構成に係る不揮発性メモリにおいて、前記第２及び第３トランジスタは互いに同じ構造を有し、且つ、前記第１及び第４トランジスタは互いに同じ構造を有し、前記プログラム動作前及び後において、前記第１及び第４トランジスタは互いに同じゲート閾電圧を持ち、前記プログラム動作前において、前記第２及び第３トランジスタは互いに同じゲート閾電圧を持つ構成（第５の構成）であっても良い。
　上記第３～第５の構成の何れかに係る不揮発性メモリにおいて、当該不揮発性メモリは、第１モード又は第２モードで動作可能であり、前記供給回路は、前記プログラム動作前において、前記第１モードの前記リード動作では、前記第４トランジスタのドレイン電流に対する前記第３トランジスタのドレイン電流の比を第１の比に設定し、前記第２モードの前記リード動作では、前記第４トランジスタのドレイン電流に対する前記第３トランジスタのドレイン電流の比を第２の比に設定し、前記第１の比の値及び前記第２の比の値は共に１より大きく、前記第２の比の値は前記第１の比の値よりも小さい構成（第６の構成）であっても良い。
　上記第３～第５の構成の何れかに係る不揮発性メモリにおいて、当該不揮発性モードは、第１モード又は第２モードで動作可能であり、前記供給回路は、前記プログラム動作後において、前記第１モードの前記リード動作では、前記リード用電流供給状態を実現し、前記第２モードの前記リード動作では、前記第３及び第４トランジスタの内、前記第４トランジスタにのみドレイン電流を供給しつつ、前記第２トランジスタのゲートに対し所定電圧を供給し、前記所定電圧は、前記リード用電流供給状態での前記第２トランジスタのゲート電圧よりも高い構成（第７の構成）であっても良い。
　上記第３～第５の構成の何れかに係る不揮発性メモリにおいて、当該不揮発性モードは、第１モード又は第２モードで動作可能であり、前記供給回路は、前記プログラム動作後において、前記第１モードの前記リード動作では、前記第４トランジスタのドレイン電流に対する前記第３トランジスタのドレイン電流の比を第１の比に設定し、前記第２モードの前記リード動作では、前記第４トランジスタのドレイン電流に対する前記第３トランジスタのドレイン電流の比を第２の比に設定し、前記第１の比の値及び前記第２の比の値は共に１より大きく、前記第２の比の値は前記第１の比の値よりも大きい構成（第８の構成）であっても良い。
　本開示に係る他の不揮発性メモリは、第１トランジスタと、第２トランジスタと、前記第２トランジスタのゲートに共通接続されたゲートを有する第３トランジスタと、前記第１トランジスタのゲートに共通接続されたゲートを有する第４トランジスタと、前記第１～第４トランジスタの各ソースが共通接続されるラインと、前記第３及び第４トランジスタにドレイン電流を供給可能に構成される供給回路と、信号出力回路と、を備え、前記供給回路により前記第４トランジスタのドレイン電流が供給され且つ前記第４トランジスタのドレイン電流よりも大きなドレイン電流が前記第３トランジスタに供給されるリード用電流供給状態において、リード動作を実行可能に構成され、前記信号出力回路は、前記リード動作が実行される場合、当該リード動作において、前記第１及び第２トランジスタの各ドレイン電流に基づき、第１の値に対応付けられた信号又は第２の値に対応付けられた信号を出力可能に構成される構成（第９の構成）である。
　　１　記憶回路
　１０　メモリ部
　２０　リード用電圧供給回路
　３０　信号出力回路
　４０　プログラム回路

Claims (9)

  1. 　第１トランジスタと、
    　第２トランジスタと、
    　前記第２トランジスタのゲートに共通接続されたゲートを有する第３トランジスタと、
    　前記第１トランジスタのゲートに共通接続されたゲートを有する第４トランジスタと、
    　前記第１～第４トランジスタの各ソースが共通接続されるラインと、
    　前記第３及び第４トランジスタにドレイン電流を供給可能に構成される供給回路と、
    　信号出力回路と、を備え、
    　前記供給回路により前記第４トランジスタのドレイン電流が供給され且つ前記第４トランジスタのドレイン電流よりも大きなドレイン電流が前記第３トランジスタに供給されるリード用電流供給状態において、リード動作を実行し、
    　前記信号出力回路は、前記リード動作において、前記第１及び第２トランジスタの各ドレイン電流に基づき、第１の値に対応付けられた信号又は第２の値に対応付けられた信号を出力するよう構成される
    、不揮発性メモリ。
  2. 　前記信号出力回路は、前記リード動作において、前記第２トランジスタのドレイン電流が前記第１トランジスタのドレイン電流よりも大きいとき、前記第１の値に対応付けられた信号を出力するよう、前記第１トランジスタのドレイン電流が前記第２トランジスタのドレイン電流よりも大きいとき、前記第２の値に対応付けられた信号を出力するよう構成される
    、請求項１に記載の不揮発性メモリ。
  3. 　前記第２トランジスタにホットキャリアを注入することで前記第２トランジスタのゲート閾電圧を増大させるプログラム動作を実行可能であり、
    　前記プログラム動作前に実行される前記リード動作においては、前記第２トランジスタのドレイン電流が前記第１トランジスタのドレイン電流よりも大きく、
    　前記プログラム動作後に実行される前記リード動作においては、前記プログラム動作による前記第２トランジスタのゲート閾電圧の増大に伴い、前記第１トランジスタのドレイン電流が前記第２トランジスタのドレイン電流よりも大きい
    、請求項２に記載の不揮発性メモリ。
  4. 　前記プログラム動作前に実行される前記リード動作において、前記第４トランジスタのドレイン電流に対する前記第３トランジスタのドレイン電流の比と、前記第１トランジスタのドレイン電流に対する前記第２トランジスタのドレイン電流の比と、が一致し、後者の比の値は前記プログラム動作を経た前記リード動作において１未満に低下する
    、請求項３に記載の不揮発性メモリ。
  5. 　前記第２及び第３トランジスタは互いに同じ構造を有し、且つ、前記第１及び第４トランジスタは互いに同じ構造を有し、
    　前記プログラム動作前及び後において、前記第１及び第４トランジスタは互いに同じゲート閾電圧を持ち、
    　前記プログラム動作前において、前記第２及び第３トランジスタは互いに同じゲート閾電圧を持つ
    、請求項３又は４に記載の不揮発性メモリ。
  6. 　当該不揮発性メモリは、第１モード又は第２モードで動作可能であり、
    　前記供給回路は、前記プログラム動作前において、
    　前記第１モードの前記リード動作では、前記第４トランジスタのドレイン電流に対する前記第３トランジスタのドレイン電流の比を第１の比に設定し、
    　前記第２モードの前記リード動作では、前記第４トランジスタのドレイン電流に対する前記第３トランジスタのドレイン電流の比を第２の比に設定し、
    　前記第１の比の値及び前記第２の比の値は共に１より大きく、
    　前記第２の比の値は前記第１の比の値よりも小さい
    、請求項３～５の何れかに記載の不揮発性メモリ。
  7. 　当該不揮発性モードは、第１モード又は第２モードで動作可能であり、
    　前記供給回路は、前記プログラム動作後において、
    　前記第１モードの前記リード動作では、前記リード用電流供給状態を実現し、
    　前記第２モードの前記リード動作では、前記第３及び第４トランジスタの内、前記第４トランジスタにのみドレイン電流を供給しつつ、前記第２トランジスタのゲートに対し所定電圧を供給し、
    　前記所定電圧は、前記リード用電流供給状態での前記第２トランジスタのゲート電圧よりも高い
    、請求項３～５の何れかに記載の不揮発性メモリ。
  8. 　当該不揮発性モードは、第１モード又は第２モードで動作可能であり、
    　前記供給回路は、前記プログラム動作後において、
    　前記第１モードの前記リード動作では、前記第４トランジスタのドレイン電流に対する前記第３トランジスタのドレイン電流の比を第１の比に設定し、
    　前記第２モードの前記リード動作では、前記第４トランジスタのドレイン電流に対する前記第３トランジスタのドレイン電流の比を第２の比に設定し、
    　前記第１の比の値及び前記第２の比の値は共に１より大きく、
    　前記第２の比の値は前記第１の比の値よりも大きい
    、請求項３～５の何れかに記載の不揮発性メモリ。
  9. 　第１トランジスタと、
    　第２トランジスタと、
    　前記第２トランジスタのゲートに共通接続されたゲートを有する第３トランジスタと、
    　前記第１トランジスタのゲートに共通接続されたゲートを有する第４トランジスタと、
    　前記第１～第４トランジスタの各ソースが共通接続されるラインと、
    　前記第３及び第４トランジスタにドレイン電流を供給可能に構成される供給回路と、
    　信号出力回路と、を備え、
    　前記供給回路により前記第４トランジスタのドレイン電流が供給され且つ前記第４トランジスタのドレイン電流よりも大きなドレイン電流が前記第３トランジスタに供給されるリード用電流供給状態において、リード動作を実行可能に構成され、
    　前記信号出力回路は、前記リード動作が実行される場合、当該リード動作において、前記第１及び第２トランジスタの各ドレイン電流に基づき、第１の値に対応付けられた信号又は第２の値に対応付けられた信号を出力可能に構成される
    、不揮発性メモリ。
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