JP2529305B2 - 中間レベル設定回路 - Google Patents
中間レベル設定回路Info
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- JP2529305B2 JP2529305B2 JP62291218A JP29121887A JP2529305B2 JP 2529305 B2 JP2529305 B2 JP 2529305B2 JP 62291218 A JP62291218 A JP 62291218A JP 29121887 A JP29121887 A JP 29121887A JP 2529305 B2 JP2529305 B2 JP 2529305B2
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- Japan
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- terminal
- channel mos
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- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【発明の詳細な説明】 〔概要〕 出力信号レベルをハイレベルとローレベルとの中間レ
ベルに設定する中間レベル設定回路に関し、 中間レベル解除時のノイズの発生がなく、出力レベル
の立上がり時間が短縮化されることを目的とし、 ゲートに制御信号を供給され、ドレインに第１の電源
電圧を印加されたＰチャンネルMOSトランジスタと、ゲ
ートに該制御信号と逆相の反転制御信号を供給され、ド
レインに該第１の電源電圧より高い第２の電源電圧を印
加され、ソースを該ＰチャンネルMOSトランジスタのソ
ースと共通接続されたＮチャンネルMOSトランジスタと
よりなり、制御信号により該ＰチャンネルMOSトランジ
スタ及びＮチャンネルMOSトランジスタを共に導通させ
て共通接続されたソースより該第１の電源電圧と第２の
電源電圧との中間レベルを出力するよう構成する。
ベルに設定する中間レベル設定回路に関し、 中間レベル解除時のノイズの発生がなく、出力レベル
の立上がり時間が短縮化されることを目的とし、 ゲートに制御信号を供給され、ドレインに第１の電源
電圧を印加されたＰチャンネルMOSトランジスタと、ゲ
ートに該制御信号と逆相の反転制御信号を供給され、ド
レインに該第１の電源電圧より高い第２の電源電圧を印
加され、ソースを該ＰチャンネルMOSトランジスタのソ
ースと共通接続されたＮチャンネルMOSトランジスタと
よりなり、制御信号により該ＰチャンネルMOSトランジ
スタ及びＮチャンネルMOSトランジスタを共に導通させ
て共通接続されたソースより該第１の電源電圧と第２の
電源電圧との中間レベルを出力するよう構成する。
本発明は中間レベル設定回路に関し、出力信号レベル
をハイレベルとローレベルとの中間レベルに設定する中
間レベル設定回路に関する。
をハイレベルとローレベルとの中間レベルに設定する中
間レベル設定回路に関する。
第５図はメモリ回路の一例の回路構成図を示す。図
中、メモリセル１はワード線２が選択されたとき記憶状
態に応じた電圧をビット線3a,3bに出力する。Ｙアドレ
スによりFET4a,4bが導通すると上記ビット線3a,3b夫々
の電圧はセンスアンプ５に供給され、センスアンプ５は
ビット線3a,3bの電圧に応じて出力端子６をハイレベル
又はローレベルとしてメモリセル１の記憶内容を読み出
す。
中、メモリセル１はワード線２が選択されたとき記憶状
態に応じた電圧をビット線3a,3bに出力する。Ｙアドレ
スによりFET4a,4bが導通すると上記ビット線3a,3b夫々
の電圧はセンスアンプ５に供給され、センスアンプ５は
ビット線3a,3bの電圧に応じて出力端子６をハイレベル
又はローレベルとしてメモリセル１の記憶内容を読み出
す。
上記のメモリ回路においては、センスアンプ回路５が
信号の出力を開始するとき、端子６のレベルが短時間で
ハイレベル又はローレベルとなるようセンスアンプ５に
中間レベル設定回路を設け、センスアンプ回路５の出力
停止時に端子６をハイレベルとローレベルとの中間レベ
ルに設定している。
信号の出力を開始するとき、端子６のレベルが短時間で
ハイレベル又はローレベルとなるようセンスアンプ５に
中間レベル設定回路を設け、センスアンプ回路５の出力
停止時に端子６をハイレベルとローレベルとの中間レベ
ルに設定している。
第６図（Ａ），（Ｂ）は従来の中間レベル設定回路の
各例の回路図を示す。
各例の回路図を示す。
同図（Ａ）において、端子10にはセンスアンプの出力
停止時にハイレベルとなる制御信号が入来し、このとき
ＮチャンネルNOSトランジスタN1,N2が導通し、端子11の
レベルは電源電圧VccとVss（＝GND）の中間レベルとな
る。この端子11がセンスアンプ５の出力端子６に接続さ
れている。
停止時にハイレベルとなる制御信号が入来し、このとき
ＮチャンネルNOSトランジスタN1,N2が導通し、端子11の
レベルは電源電圧VccとVss（＝GND）の中間レベルとな
る。この端子11がセンスアンプ５の出力端子６に接続さ
れている。
また、同図（Ｂ）の回路は中間レベル出力時の消費電
流を減少させるために抵抗としてのＮチャンネルMOSト
ランジスタN3を付加している。
流を減少させるために抵抗としてのＮチャンネルMOSト
ランジスタN3を付加している。
上記の中間レベル設定回路において、端子10の制御信
号がハイレベルからローレベルに立下がったとき、MOS
トランジスタの特性から電源電圧Vss側のトランジスタN
2のオフとなるタイミングがトランジスタN1のオフより
も多少遅れる。
号がハイレベルからローレベルに立下がったとき、MOS
トランジスタの特性から電源電圧Vss側のトランジスタN
2のオフとなるタイミングがトランジスタN1のオフより
も多少遅れる。
このため、端子11即ち端子６のレベルは中間レベルよ
り低くなり、動作開始後のセンスアンプ５の出力レベル
がハイレベルのときノイズを発生し、かつその立上がり
時間が長くなるという問題点があった。
り低くなり、動作開始後のセンスアンプ５の出力レベル
がハイレベルのときノイズを発生し、かつその立上がり
時間が長くなるという問題点があった。
本発明は上記の点に鑑みてなされたもので、中間レベ
ル解除時のノイズの発生がなく、出力レベルの立上がり
時間が短縮化される中間レベル設定回路を提供すること
を目的とする。
ル解除時のノイズの発生がなく、出力レベルの立上がり
時間が短縮化される中間レベル設定回路を提供すること
を目的とする。
第１図は本発明の原理回路図を示す。同図中、端子20
にはローレベルで中間レベル設定を指示する制御信号が
入来する。この制御信号はＰチャンネルMOSトランジス
タP10のゲートに供給される。また端子21には上記制御
信号と逆相の反転制御信号が入来し、ＮチャンネルMOS
トランジスタN10のゲートに供給される。
にはローレベルで中間レベル設定を指示する制御信号が
入来する。この制御信号はＰチャンネルMOSトランジス
タP10のゲートに供給される。また端子21には上記制御
信号と逆相の反転制御信号が入来し、ＮチャンネルMOS
トランジスタN10のゲートに供給される。
トランジスタN10,P10夫々のソースは共通接続されて
端子22に接続され、トランジスタN10のドレインは電源
電圧Vcc（例えば4.5V）を印加され、トランジスタP10の
ドレインは電源電圧Vss（例えば0V）を印加されてい
る。
端子22に接続され、トランジスタN10のドレインは電源
電圧Vcc（例えば4.5V）を印加され、トランジスタP10の
ドレインは電源電圧Vss（例えば0V）を印加されてい
る。
端子20がローレベルで端子21がハイレベルのときトラ
ンジスタN10,P10は共に導通し端子22は電源電圧VccとVs
sの中間のレベルとなる。
ンジスタN10,P10は共に導通し端子22は電源電圧VccとVs
sの中間のレベルとなる。
第２図（Ａ），（Ｂ）に示す如く端子20がハイレベル
に立上がると共に端子21がローレベルに立下がると、ト
ランジスタN10が遮断し、これより僅かに遅れてトラン
ジスタP10が遮断する。しかし、トランジスタP10はＰチ
ャンネルであるために、トランジスタP10のソース電位V
1は、トランジスタP10のスレッショルド電圧をVTHとす
るとV1≧Vss＋VTHの関係にあり、端子22の中間レベルは
第２図（Ｃ）に示す如くほとんど低下しない。
に立上がると共に端子21がローレベルに立下がると、ト
ランジスタN10が遮断し、これより僅かに遅れてトラン
ジスタP10が遮断する。しかし、トランジスタP10はＰチ
ャンネルであるために、トランジスタP10のソース電位V
1は、トランジスタP10のスレッショルド電圧をVTHとす
るとV1≧Vss＋VTHの関係にあり、端子22の中間レベルは
第２図（Ｃ）に示す如くほとんど低下しない。
これによって中間レベル解除時のノイズの発生を防止
でき端子22がハイレベルに立上がる時間を短縮化でき
る。
でき端子22がハイレベルに立上がる時間を短縮化でき
る。
第３図は本発明の中間レベル設定回路を適用したセン
スアンプの一実施例の回路図を示す。同図中、第１図と
同一部分には同一符号を付し、その説明を省略する。
スアンプの一実施例の回路図を示す。同図中、第１図と
同一部分には同一符号を付し、その説明を省略する。
第３図中、端子25a,25b夫々はビット線に接続され
て、これらの電圧が端子25a,25bからＮチャンネルMOSト
ランジスタN11,N12夫々のゲートに供給される。
て、これらの電圧が端子25a,25bからＮチャンネルMOSト
ランジスタN11,N12夫々のゲートに供給される。
トランジスタN11,N12のソースは共通接続され、トラ
ンジスタN11のドレインはＰチャンネルMOSトランジスタ
P11のゲート及びドレイン、ＰチャンネルMOSトランジス
タP12のゲート、ＮチャンネルMOSトランジスタN13のゲ
ート夫々に接続され、トランジスタN12のドレインはト
ランジスタP12のドレイン及び端子22に接続されてい
る。トランジスタP11,P12夫々のソースには電源電圧Vcc
が印加されている。トランジスタN13のソースはＮチャ
ンネルMOSトランジスタN14のドレインに接続されてお
り、トランジスタN14はゲートを端子20に接続されて制
御信号を供給され、ソースに電源電圧Vssを印加されて
いる。
ンジスタN11のドレインはＰチャンネルMOSトランジスタ
P11のゲート及びドレイン、ＰチャンネルMOSトランジス
タP12のゲート、ＮチャンネルMOSトランジスタN13のゲ
ート夫々に接続され、トランジスタN12のドレインはト
ランジスタP12のドレイン及び端子22に接続されてい
る。トランジスタP11,P12夫々のソースには電源電圧Vcc
が印加されている。トランジスタN13のソースはＮチャ
ンネルMOSトランジスタN14のドレインに接続されてお
り、トランジスタN14はゲートを端子20に接続されて制
御信号を供給され、ソースに電源電圧Vssを印加されて
いる。
また、インバータ23は端子20の制御信号を反転して、
反転制御信号を生成しトランジスタN10のゲートに供給
している。
反転制御信号を生成しトランジスタN10のゲートに供給
している。
ここで端子20がハイレベルであるとトランジスタN14
が導通する。このとき端子25a,25b夫々がハイレベル，
ローレベルであると、トランジスタN11,P11,P12が導通
し、トランジスタN12が遮断して端子22はハイレベル（V
cc）となる。また端子25a,25b夫々がローレベル、ハイ
レベルであると、トランジスタN11,P11,P12が遮断し、
トランジスタN12,N13が導通して端子22はローレベル（V
ss）となる。
が導通する。このとき端子25a,25b夫々がハイレベル，
ローレベルであると、トランジスタN11,P11,P12が導通
し、トランジスタN12が遮断して端子22はハイレベル（V
cc）となる。また端子25a,25b夫々がローレベル、ハイ
レベルであると、トランジスタN11,P11,P12が遮断し、
トランジスタN12,N13が導通して端子22はローレベル（V
ss）となる。
端子20に入来する制御信号が第４図（Ａ）の如き場
合、第３図の回路の端子22のレベルは第４図（Ｂ）の如
く変化しノイズが生じることがなく、立上がり時間も短
かい。図中、立上がりは、実線、立下がりは一点鎖線で
示す。これに対して第６図の従来回路を用いた場合には
第４図（Ｃ）の如き波形となって立上がり時にノイズn1
を生じ立上がり時間が長い。また中間レベル設定回路を
設けない場合には制御信号の立上がりと共に端子22のレ
ベルは急速に低下し、その後端子25a,25bのレベルに応
じて変化して第４図（Ｄ）の如き波形となり、ノイズn2
は大きく立上がり時間もかなり長い。
合、第３図の回路の端子22のレベルは第４図（Ｂ）の如
く変化しノイズが生じることがなく、立上がり時間も短
かい。図中、立上がりは、実線、立下がりは一点鎖線で
示す。これに対して第６図の従来回路を用いた場合には
第４図（Ｃ）の如き波形となって立上がり時にノイズn1
を生じ立上がり時間が長い。また中間レベル設定回路を
設けない場合には制御信号の立上がりと共に端子22のレ
ベルは急速に低下し、その後端子25a,25bのレベルに応
じて変化して第４図（Ｄ）の如き波形となり、ノイズn2
は大きく立上がり時間もかなり長い。
上述の如く、本発明の中間レベル設定回路によれば、
中間レベルを解除したときのノイズの発生を防止でき、
立上がりに要する時間が短縮化され、実用上きわめて有
用である。
中間レベルを解除したときのノイズの発生を防止でき、
立上がりに要する時間が短縮化され、実用上きわめて有
用である。
第１図は本発明の中間レベル設定回路の原理回路図、 第２図は第１図の回路の信号波形図、 第３図は本発明回路を適用したセンスアンプの一実施例
の回路図、 第４図は第３図の回路を説明するための信号波形図、 第５図はメモリの一例の回路構成図、 第６図は従来回路の各例の回路図である。 図において、 １はメモリセル、3a,3bはビット線、５はセンスアン
プ、23はインバータ、N10〜N14はＰチャンネルMOSトラ
ンジスタ、P10〜P12はＮチャンネルMOSトランジスタを
示す。
の回路図、 第４図は第３図の回路を説明するための信号波形図、 第５図はメモリの一例の回路構成図、 第６図は従来回路の各例の回路図である。 図において、 １はメモリセル、3a,3bはビット線、５はセンスアン
プ、23はインバータ、N10〜N14はＰチャンネルMOSトラ
ンジスタ、P10〜P12はＮチャンネルMOSトランジスタを
示す。
Claims (1)
- 【請求項１】ゲートに制御信号を供給され、ドレインに
第１の電源電圧（Vss）を印加されたＰチャンネルMOSト
ランジスタ（P10）と、 ゲートに該制御信号と逆相の反転制御信号を供給され、
ドレインに該第１の電源電圧（Vss）より高い第２の電
源電圧（Vcc）を印加され、ソースを該ＰチャンネルMOS
トランジスタ（P10）のソースと共通接続されたＮチャ
ンネルMOSトランジスタ（N10）とよりなり、 制御信号により該ＰチャンネルMOSトランジスタ（P10）
及びＮチャンネルMOSトランジスタ（N10）を共に導通又
は遮断の２つの状態のいずれかとなるよう制御し、共通
接続されたソースより該第１の電源電圧と第２の電源電
圧との中間レベルを出力することを特徴とする中間レベ
ル設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291218A JP2529305B2 (ja) | 1987-11-18 | 1987-11-18 | 中間レベル設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291218A JP2529305B2 (ja) | 1987-11-18 | 1987-11-18 | 中間レベル設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133121A JPH01133121A (ja) | 1989-05-25 |
| JP2529305B2 true JP2529305B2 (ja) | 1996-08-28 |
Family
ID=17765997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62291218A Expired - Fee Related JP2529305B2 (ja) | 1987-11-18 | 1987-11-18 | 中間レベル設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2529305B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0883491A (ja) * | 1994-09-13 | 1996-03-26 | Mitsubishi Denki Eng Kk | データ読出回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61221812A (ja) * | 1985-03-27 | 1986-10-02 | Mitsubishi Electric Corp | 電圧発生回路 |
| JPH0194590A (ja) * | 1987-10-05 | 1989-04-13 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
-
1987
- 1987-11-18 JP JP62291218A patent/JP2529305B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01133121A (ja) | 1989-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |