JPS63205894A - 記憶回路 - Google Patents
記憶回路Info
- Publication number
- JPS63205894A JPS63205894A JP62037634A JP3763487A JPS63205894A JP S63205894 A JPS63205894 A JP S63205894A JP 62037634 A JP62037634 A JP 62037634A JP 3763487 A JP3763487 A JP 3763487A JP S63205894 A JPS63205894 A JP S63205894A
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- JP
- Japan
- Prior art keywords
- output
- electrode
- signal line
- mos transistor
- circuit
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路で実現された記憶回路に関す
る。
る。
本発明は、二つのＭＯ３Ｉ−ランジスタと二つのゲート
回路とを組み合わせた記憶回路の複数個に対する初期値
設定手段において、 第三のＭＯ３Ｉ−ランジスタを用いることにより、すべ
ての記憶回路に対する初期設定を一斉に行うことができ
るようにしたものである。
回路とを組み合わせた記憶回路の複数個に対する初期値
設定手段において、 第三のＭＯ３Ｉ−ランジスタを用いることにより、すべ
ての記憶回路に対する初期設定を一斉に行うことができ
るようにしたものである。
従来の半導体集積回路で実現された記憶回路の回路図を
第２図に示す。第２図に示すように、インバータ５の出
力はインバータ６の人力とＮチャンネルＭＯＳ）ランジ
スタフのソース電極とに接続され、インバータ回路６の
出力はインバータ回路５の入力とＮチャンネルＭＯＳ）
ランジスタ４のドレイン電極とに接続され、Ｎチャンネ
ルＭＯＳトランジスタ４のソース電極は信号線２に接続
され、ＮチャンネルＭＯＳトランジスタ７のドレイン電
極は信号線３に接続され、ＮチャンネルＭＯＳ）ランジ
スタ４および７のゲート電極は信号線１に接続される。
第２図に示す。第２図に示すように、インバータ５の出
力はインバータ６の人力とＮチャンネルＭＯＳ）ランジ
スタフのソース電極とに接続され、インバータ回路６の
出力はインバータ回路５の入力とＮチャンネルＭＯＳ）
ランジスタ４のドレイン電極とに接続され、Ｎチャンネ
ルＭＯＳトランジスタ４のソース電極は信号線２に接続
され、ＮチャンネルＭＯＳトランジスタ７のドレイン電
極は信号線３に接続され、ＮチャンネルＭＯＳ）ランジ
スタ４および７のゲート電極は信号線１に接続される。
ここで、正電源ＶＤＤの電位を論理値で「１」とし、負
電源ＶＳＳの電位を論理値で「０」とすると、信号線１
が「０」のときにＮチャンネルＭＯＳトランジスタ４お
よび７はオフ状態であり、信号線２および３はインバー
タ回路５および６と分離され、また、信号線１が「１」
のときにＮチャンネルＭＯＳ）ランジスタ４および７は
オン状態になり、信号線２および３とインバータ回路５
および６が接続され、論理値の設定あるいは論理値の読
み出しが可能になる。
電源ＶＳＳの電位を論理値で「０」とすると、信号線１
が「０」のときにＮチャンネルＭＯＳトランジスタ４お
よび７はオフ状態であり、信号線２および３はインバー
タ回路５および６と分離され、また、信号線１が「１」
のときにＮチャンネルＭＯＳ）ランジスタ４および７は
オン状態になり、信号線２および３とインバータ回路５
および６が接続され、論理値の設定あるいは論理値の読
み出しが可能になる。
このような従来の記憶回路では、おのおのの記憶回路に
対して論理の書き込み動作により初期値を設定する必要
があり、すべての記憶回路を任意の値に初期設定するに
は、１ワードずつ設定しなければならないので、処理時
間が長くなる欠点がある。
対して論理の書き込み動作により初期値を設定する必要
があり、すべての記憶回路を任意の値に初期設定するに
は、１ワードずつ設定しなければならないので、処理時
間が長くなる欠点がある。
本発明はこのような欠点を除去するもので、初期設定に
要する処理時間が短い記憶回路を提供することを目的と
する。
要する処理時間が短い記憶回路を提供することを目的と
する。
本発明は、第一電極が第一信号線に接続され、ゲート電
極が第二信号線に接続された第−ＭＯＳトランジスタと
、第二電極が第三信号線に接続され、ゲート電極が上記
第二信号線に接続された第二ＭＯＳ）ランジスタと、入
力が上記第−ＭＯＳトランジスタの第二電極に接続され
、出力が上記第二ＭＯ３Ｉ−ランジスタの第一電極に接
続された第一ゲート回路と、入力が上記第二ＭＯＳトラ
ンジスタの第一電極に接続され、出力が上記第一ＭＯＳ
トランジスタの第二電極に接続された第二ゲート回路と
を備えた記憶回路において、上記記憶回路の初期設定信
号が入力する端子と、第二電極が上記第一ゲート回路の
出力または上記第二ゲート回路の出力のいずれか一方に
接続され、第−電極が電源に接続され、ゲート電極が上
記端子に接続された第三ＭＯＳ）ランジスタとを備えた
ことを特徴とする。
極が第二信号線に接続された第−ＭＯＳトランジスタと
、第二電極が第三信号線に接続され、ゲート電極が上記
第二信号線に接続された第二ＭＯＳ）ランジスタと、入
力が上記第−ＭＯＳトランジスタの第二電極に接続され
、出力が上記第二ＭＯ３Ｉ−ランジスタの第一電極に接
続された第一ゲート回路と、入力が上記第二ＭＯＳトラ
ンジスタの第一電極に接続され、出力が上記第一ＭＯＳ
トランジスタの第二電極に接続された第二ゲート回路と
を備えた記憶回路において、上記記憶回路の初期設定信
号が入力する端子と、第二電極が上記第一ゲート回路の
出力または上記第二ゲート回路の出力のいずれか一方に
接続され、第−電極が電源に接続され、ゲート電極が上
記端子に接続された第三ＭＯＳ）ランジスタとを備えた
ことを特徴とする。
初期設定信号が「０」のとき、第一信号線の信号の論理
値に基づき、記憶データは保持されたりまたはデータの
書き込みあるいは読み出しが行える。初期設定信号を「
１」にすると、第三ＭＯＳトランジスタのドレイン電極
を第二ゲート回路の出力に接続したときは、第三ＭＯＳ
トランジスタはオン状態になり、第一ゲート回路の入力
は「０」、第二ゲート回路の入力は「１」、第一ゲート
回路の出力は「１」、第二ゲート回路の出力は「０」に
なり、記憶データが「１」に確定する。
値に基づき、記憶データは保持されたりまたはデータの
書き込みあるいは読み出しが行える。初期設定信号を「
１」にすると、第三ＭＯＳトランジスタのドレイン電極
を第二ゲート回路の出力に接続したときは、第三ＭＯＳ
トランジスタはオン状態になり、第一ゲート回路の入力
は「０」、第二ゲート回路の入力は「１」、第一ゲート
回路の出力は「１」、第二ゲート回路の出力は「０」に
なり、記憶データが「１」に確定する。
また、第三ＭＯＳ）ランジスタのドレイン電極を第一ゲ
ート回路の出力に接続したときは、記憶データは「０」
に確定する。
ート回路の出力に接続したときは、記憶データは「０」
に確定する。
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示す回路図である。
この実施例では、ゲート回路としてインバータ回路を用
い、またＭＯＳトランジスタとしてＮチャンネルＭＯＳ
トランジスタを用いている。
い、またＭＯＳトランジスタとしてＮチャンネルＭＯＳ
トランジスタを用いている。
インバータ回路５の入力はインバータ回路６の出力およ
びＮチャンネルＭＯＳトランジスタ４のドレイン電極に
接続され、インバータ回路５の出力はインバータ回路６
の入力およびＮチャンネルＭＯＳトランジスタ７のソー
ス電極に接続され、ＮチャンネルＭＯＳ）ランジスタ４
のソース電極は信号線２に接続され、ＮチャンネルＭＯ
Ｓ）ランジスタフのドレイン電極は信号線３に接続され
、ＮチャンネルＭＯＳトランジスタ４および７のゲート
電極は信号線１に接続され、ＮチャンネルＭＯＳトラン
ジスタ９のドレイン電極はインバータ回路６の出力に例
えばアルミ層で接続され、ＮチャンネルＭＯＳトランジ
スタ９のソース電極は負電源１０に接続され、Ｎチャン
ネルＭＯＳトランジスタ９のゲート電極は初期値設定信
号線８に接続される。
びＮチャンネルＭＯＳトランジスタ４のドレイン電極に
接続され、インバータ回路５の出力はインバータ回路６
の入力およびＮチャンネルＭＯＳトランジスタ７のソー
ス電極に接続され、ＮチャンネルＭＯＳ）ランジスタ４
のソース電極は信号線２に接続され、ＮチャンネルＭＯ
Ｓ）ランジスタフのドレイン電極は信号線３に接続され
、ＮチャンネルＭＯＳトランジスタ４および７のゲート
電極は信号線１に接続され、ＮチャンネルＭＯＳトラン
ジスタ９のドレイン電極はインバータ回路６の出力に例
えばアルミ層で接続され、ＮチャンネルＭＯＳトランジ
スタ９のソース電極は負電源１０に接続され、Ｎチャン
ネルＭＯＳトランジスタ９のゲート電極は初期値設定信
号線８に接続される。
記憶回路に記憶データの書き込みが行われないうちは、
インバータ回路５の出力およびインバータ回路６の出力
は不定である。初期設定信号線８を「１」にすると、Ｎ
チャンネルＭＯＳトランジスタ９はオン状態になり、イ
ンバータ回路５の人力は「０」、インバータ回路６の入
力は「１」、インバータ回路５の出力は「１」、インバ
ータ回路６の出力は「０」になり、記憶データが「１」
に確定する。ＮチャンネルＭＯＳトランジスタ９のドレ
イン電極をアルミ層の変更でインバータ回路５の出力に
接続し、ＮチャンネルＭＯＳトランジスタ９のソース電
極を負電源９に接続し、ＮチャンネルＭＯ３Ｉ−ランジ
スタ９のゲート電極を初期値設定信号線８に接続すると
きは、初期値設定信号線８を「１」にすると、Ｎチャン
ネルＭＯＳトランジスタ９はオン状態になり、インバー
タ回路６の入力は「０」、インバータ回路５の入力は「
１」、インバータ回路６の出力は「１」、インバータ回
路５の出力はｒＯＪになり、記憶データがｒＯＪと確定
する。
インバータ回路５の出力およびインバータ回路６の出力
は不定である。初期設定信号線８を「１」にすると、Ｎ
チャンネルＭＯＳトランジスタ９はオン状態になり、イ
ンバータ回路５の人力は「０」、インバータ回路６の入
力は「１」、インバータ回路５の出力は「１」、インバ
ータ回路６の出力は「０」になり、記憶データが「１」
に確定する。ＮチャンネルＭＯＳトランジスタ９のドレ
イン電極をアルミ層の変更でインバータ回路５の出力に
接続し、ＮチャンネルＭＯＳトランジスタ９のソース電
極を負電源９に接続し、ＮチャンネルＭＯ３Ｉ−ランジ
スタ９のゲート電極を初期値設定信号線８に接続すると
きは、初期値設定信号線８を「１」にすると、Ｎチャン
ネルＭＯＳトランジスタ９はオン状態になり、インバー
タ回路６の入力は「０」、インバータ回路５の入力は「
１」、インバータ回路６の出力は「１」、インバータ回
路５の出力はｒＯＪになり、記憶データがｒＯＪと確定
する。
初期値設定信号線８が「０」かつ信号線１が「０」の場
合には、設定された記憶データを保持し、初期値設定信
号線８が「０」かつ信号５ＩＩＡ１が「１」の場合は、
ＮチャンネルＭＯＳトランジスタ４および７と信号線１
および２を介して記憶回路へのデータの書き込みあるい
は記憶データの読み出しが可能になる。
合には、設定された記憶データを保持し、初期値設定信
号線８が「０」かつ信号５ＩＩＡ１が「１」の場合は、
ＮチャンネルＭＯＳトランジスタ４および７と信号線１
および２を介して記憶回路へのデータの書き込みあるい
は記憶データの読み出しが可能になる。
また、ＮチャンネルＭＯＳトランジスタに代わりＰチャ
ンネルＭＯ５）ランジスタを用い、かつ負電源を正電源
にしても、本発明を実施することができる。
ンネルＭＯ５）ランジスタを用い、かつ負電源を正電源
にしても、本発明を実施することができる。
本発明は、以上説明したように、従来の記憶回路にＭＯ
Ｓトランジスタと初期値設定信号線とを追加することに
より、すべての記憶回路を同時にかつあらかじめ設定し
ておいた接続に従って任意の初期値に設定できる効果が
ある。
Ｓトランジスタと初期値設定信号線とを追加することに
より、すべての記憶回路を同時にかつあらかじめ設定し
ておいた接続に従って任意の初期値に設定できる効果が
ある。
第１図は本発明実施例回路の構成を示す回路図。
第２図は従来例回路の構成を示す回路図。
１．２．３・・・信号線、４．７．９・・・Ｎチャンネ
ルＭＯＳトランジスタ、５．６・・・インバータ回路、
８・・・初期値設定信号線、１０・・・負電源。
ルＭＯＳトランジスタ、５．６・・・インバータ回路、
８・・・初期値設定信号線、１０・・・負電源。
Claims (1)
- （１）第一電極が第一信号線に接続され、ゲート電極が
第二信号線に接続された第一ＭＯＳトランジスタ（４）
と、 第二電極が第三信号線に接続され、ゲート電極が上記第
二信号線に接続された第二ＭＯＳトランジスタ（７）と
、 入力が上記第一ＭＯＳトランジスタの第二電極に接続さ
れ、出力が上記第二ＭＯＳトランジスタの第一電極に接
続された第一ゲート回路（５）と、入力が上記第二ＭＯ
Ｓトランジスタの第一電極に接続され、出力が上記第一
ＭＯＳトランジスタの第二電極に接続された第二ゲート
回路（６）とを備えた記憶回路において、 上記記憶回路の初期設定信号が入力する端子（８）と、 第二電極が上記第一ゲート回路の出力または上記第二ゲ
ート回路の出力のいずれか一方に接続され、第一電極が
電源に接続され、ゲート電極が上記端子に接続された第
三ＭＯＳトランジスタ（９）と を備えたことを特徴とする記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037634A JPS63205894A (ja) | 1987-02-20 | 1987-02-20 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037634A JPS63205894A (ja) | 1987-02-20 | 1987-02-20 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63205894A true JPS63205894A (ja) | 1988-08-25 |
Family
ID=12503073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62037634A Pending JPS63205894A (ja) | 1987-02-20 | 1987-02-20 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63205894A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04305893A (ja) * | 1991-04-01 | 1992-10-28 | Nec Corp | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61172292A (ja) * | 1985-01-28 | 1986-08-02 | Toshiba Corp | 半導体記憶装置 |
| JPS61230698A (ja) * | 1985-04-05 | 1986-10-14 | Nec Corp | ランダムアクセス半導体メモリセル |
| JPS61255593A (ja) * | 1985-05-09 | 1986-11-13 | Seiko Instr & Electronics Ltd | 半導体記憶装置 |
-
1987
- 1987-02-20 JP JP62037634A patent/JPS63205894A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61172292A (ja) * | 1985-01-28 | 1986-08-02 | Toshiba Corp | 半導体記憶装置 |
| JPS61230698A (ja) * | 1985-04-05 | 1986-10-14 | Nec Corp | ランダムアクセス半導体メモリセル |
| JPS61255593A (ja) * | 1985-05-09 | 1986-11-13 | Seiko Instr & Electronics Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04305893A (ja) * | 1991-04-01 | 1992-10-28 | Nec Corp | 半導体記憶装置 |
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