JPH01181321A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH01181321A JPH01181321A JP63006274A JP627488A JPH01181321A JP H01181321 A JPH01181321 A JP H01181321A JP 63006274 A JP63006274 A JP 63006274A JP 627488 A JP627488 A JP 627488A JP H01181321 A JPH01181321 A JP H01181321A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- source
- signal
- drain
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 claims abstract description 48
- 230000010354 integration Effects 0.000 abstract description 8
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
２つの入力信号のアンド演算又はオア演算を行なう論理
回路に関し、 トランジスタ数が減少し、集積回路の集積度が向上する
ことを目的とし、 ゲートに第１の信号を供給され、ドレイン（又はソース
）に低電圧の第１の電源又は第２の信号を供給されるＰ
チャンネル電界効果トランジスタと、該Ｐチャンネル電
界効果トランジスタのゲートと共通接続されたゲートに
該第１の信号を供給され、ドレイン（又はソース）に第
２の信号又は高電圧の第２の電源を供給され、該Ｐチャ
ンネル電界効果トランジスタのソース（又はドレイン）
とソース（又はドレイン）が共通接続されたＮチヤンネ
ル電界効果トランジスタとを有し、該Ｐチャンネル及び
Ｎチャンネル電界効果トランジスタの共通接続されたソ
ース（又はドレイン）より第１及び第２の信号のアンド
演算出力又はオア演算出力を取り出すよう構成する。
回路に関し、 トランジスタ数が減少し、集積回路の集積度が向上する
ことを目的とし、 ゲートに第１の信号を供給され、ドレイン（又はソース
）に低電圧の第１の電源又は第２の信号を供給されるＰ
チャンネル電界効果トランジスタと、該Ｐチャンネル電
界効果トランジスタのゲートと共通接続されたゲートに
該第１の信号を供給され、ドレイン（又はソース）に第
２の信号又は高電圧の第２の電源を供給され、該Ｐチャ
ンネル電界効果トランジスタのソース（又はドレイン）
とソース（又はドレイン）が共通接続されたＮチヤンネ
ル電界効果トランジスタとを有し、該Ｐチャンネル及び
Ｎチャンネル電界効果トランジスタの共通接続されたソ
ース（又はドレイン）より第１及び第２の信号のアンド
演算出力又はオア演算出力を取り出すよう構成する。
本発明は論理回路に関し、２つの入力信号のアンド演算
又はオア演算を行なう論理回路に関する。
又はオア演算を行なう論理回路に関する。
集積回路内の各種論理回路はアンド回路、ナンド回路、
オア回路、ノア回路、イクスクルーシプオア回路、イク
スクルーシブノア回路等の基本的回路より構成されてい
る。
オア回路、ノア回路、イクスクルーシプオア回路、イク
スクルーシブノア回路等の基本的回路より構成されてい
る。
従って、集積回路の集積度を高めるためには各基本的回
路のトランジスタ数を減少させることが要望されている
。
路のトランジスタ数を減少させることが要望されている
。
従来のアンド回路は第３図に示す如く、Ｐチャンネル電
界効果トランジスタＰ＋ 、Ｐ２及びＮチャンネル電界
効果トランジスタ数＋ 、Ｎ２よりなるナンド回路と、
このナンド回路出力を反転するＰチャンネル電界効果ト
ランジスタ数３及びＮチャンネル電界効果トランジスタ
Ｎ３よりなるインバータとで構成されている。これによ
って信号Ａ。
界効果トランジスタＰ＋ 、Ｐ２及びＮチャンネル電界
効果トランジスタ数＋ 、Ｎ２よりなるナンド回路と、
このナンド回路出力を反転するＰチャンネル電界効果ト
ランジスタ数３及びＮチャンネル電界効果トランジスタ
Ｎ３よりなるインバータとで構成されている。これによ
って信号Ａ。
Ｂの論理ＭＡ−８で表わされる信号Ｘを出力する。
また、従来のオア回路は第４図に示す如く、Ｐチャンネ
ル電界効果トランジスタＰａ 、Ｐｓ及びＮチャンネル
電界効果トランジスタＮ４ 、Ｎｓよりなるノア回路と
、このノア回路出力を反転するＰチャンネル電界効果ト
ランジスタ数６及びＮチャンネル電界効果トランジスタ
Ｎ６よりなるインバータとで構成されている。これによ
って信号Ａ。
ル電界効果トランジスタＰａ 、Ｐｓ及びＮチャンネル
電界効果トランジスタＮ４ 、Ｎｓよりなるノア回路と
、このノア回路出力を反転するＰチャンネル電界効果ト
ランジスタ数６及びＮチャンネル電界効果トランジスタ
Ｎ６よりなるインバータとで構成されている。これによ
って信号Ａ。
Ｂの論理和Ａ＋８で表わされる信号Ｙを出力する。
〔９発明が解決しようとする問題点〕
従来のアンド回路、オア回路夫々はナンド回路、ノア回
路夫々にインバータを付加した構成であるため、トラン
ジスタ数がナンド回路、ノア回路より多く、夫々６個の
トランジスタを必要とし、集積回路の集積度が低いとい
う問題点があった。
路夫々にインバータを付加した構成であるため、トラン
ジスタ数がナンド回路、ノア回路より多く、夫々６個の
トランジスタを必要とし、集積回路の集積度が低いとい
う問題点があった。
本発明は上記の点に鑑みてなされたもので、トランジス
タ数が減少し、集積回路の集積度が向上する論理回路を
提供することを目的とする。
タ数が減少し、集積回路の集積度が向上する論理回路を
提供することを目的とする。
本発明の論理回路は、ゲートに第１の信号を供給され、
ドレイン（又はソース）に低電圧の第１の電源又は第２
の信号を供給されるＰチャンネル電界効果トランジスタ
（ＰＩｏ）と、 Ｐチャンネル電界効果トランジスタ（ＰＩｏ）のゲート
と共通接続されたゲートに第１の信号を供給され、ドレ
イン（又はソース）に第２の信号又は高電圧の第２の電
源を供給され、Ｐチャンネル電界効果トランジスタ（Ｐ
ｍ）のソース（又はドレイン）とソース（又はドレイン
）が共通接続されたＮチャンネル電界効果トランジスタ
（Ｎｓｅ ）とを有する。
ドレイン（又はソース）に低電圧の第１の電源又は第２
の信号を供給されるＰチャンネル電界効果トランジスタ
（ＰＩｏ）と、 Ｐチャンネル電界効果トランジスタ（ＰＩｏ）のゲート
と共通接続されたゲートに第１の信号を供給され、ドレ
イン（又はソース）に第２の信号又は高電圧の第２の電
源を供給され、Ｐチャンネル電界効果トランジスタ（Ｐ
ｍ）のソース（又はドレイン）とソース（又はドレイン
）が共通接続されたＮチャンネル電界効果トランジスタ
（Ｎｓｅ ）とを有する。
本発明においては、Ｐチャンネル電界効果トランジスタ
（ＰＩｏ）のドレイン（又は（ソース）に第１の電源を
供給し、Ｎチャンネル電界効果トランジスタのドレイン
（又はソース）に第２の信号を供給して、共通接続され
たソース（又はドレイン）よりアンド演算出力を取り出
し、また、Ｐチャンネル電界効果トランジスタ（ＰＩｏ
）のドレイン（又はソース）に第２の信号を供給し、Ｎ
チャンネル電界効果トランジスタのトレイン（又はソー
ス）に第２の電源を供給して、共通接続されたソース（
又はドレイン）よりオア演算出力を取り出す。
（ＰＩｏ）のドレイン（又は（ソース）に第１の電源を
供給し、Ｎチャンネル電界効果トランジスタのドレイン
（又はソース）に第２の信号を供給して、共通接続され
たソース（又はドレイン）よりアンド演算出力を取り出
し、また、Ｐチャンネル電界効果トランジスタ（ＰＩｏ
）のドレイン（又はソース）に第２の信号を供給し、Ｎ
チャンネル電界効果トランジスタのトレイン（又はソー
ス）に第２の電源を供給して、共通接続されたソース（
又はドレイン）よりオア演算出力を取り出す。
このように２個の電界効果トランジスタだけでアンド回
路又はオア回路を構成でき、トランジスタ数が従来に比
して減少する。
路又はオア回路を構成でき、トランジスタ数が従来に比
して減少する。
第１図は本発明の論理回路の第１実施例の回路図を示す
。
。
同図中、端子１０にはＮチャンネル電界効果トランジス
タＮｕ＋のドレイン（又はソース）が接続され、端子１
１には電界効果トランジスタＮＩＯのゲート及びＰチャ
ンネル電界効果トランジスタＰ１０のゲートが共通に接
続されている。
タＮｕ＋のドレイン（又はソース）が接続され、端子１
１には電界効果トランジスタＮＩＯのゲート及びＰチャ
ンネル電界効果トランジスタＰ１０のゲートが共通に接
続されている。
電界効果トランジスタＮＩＯのソース（又はドレイン）
は電界効果トランジスタＰＩＯのソース（又はドレイン
）と共通に端子１２に接続され、電界効果トランジスタ
Ｐ＋・のドレイン（又はソース）は端子１３に接続され
ている。
は電界効果トランジスタＰＩＯのソース（又はドレイン
）と共通に端子１２に接続され、電界効果トランジスタ
Ｐ＋・のドレイン（又はソース）は端子１３に接続され
ている。
上記の端子１０には信号Ｂが入来し、端子１１には信号
へが入来する。また端子１３は低電圧の１ｆ２Ｉ！Ｖｓ
ｓ （＝ＧＮＤ）に接続されている。
へが入来する。また端子１３は低電圧の１ｆ２Ｉ！Ｖｓ
ｓ （＝ＧＮＤ）に接続されている。
ここで、信号ＡがＨレベルの場合電界効果トランジスタ
ＮＩＯが導通し、電界効果トランジスタＰ１０が遮断し
て、信号Ｂのレベルがそのまま端子１２より出力される
。また、信号ＡがＬレベルの場合電界効果トランジスタ
ＮＩＯが遮断し、電界効果トランジスタＰ１０が導通し
て、信号Ｂのレベルに拘らず、端子１２は電源Ｖｓｓの
電圧つまりＬレベルとなる。
ＮＩＯが導通し、電界効果トランジスタＰ１０が遮断し
て、信号Ｂのレベルがそのまま端子１２より出力される
。また、信号ＡがＬレベルの場合電界効果トランジスタ
ＮＩＯが遮断し、電界効果トランジスタＰ１０が導通し
て、信号Ｂのレベルに拘らず、端子１２は電源Ｖｓｓの
電圧つまりＬレベルとなる。
従って、端子１２は信号Ａ、Ｂが共にＨレベルのときの
みＨレベルでその他の場合は［、レベルとなり、信号Ａ
と信号Ｂとの論理積Ａ−８で表わされる信号Ｘが出力さ
れる。
みＨレベルでその他の場合は［、レベルとなり、信号Ａ
と信号Ｂとの論理積Ａ−８で表わされる信号Ｘが出力さ
れる。
第２図は本発明の論理回路の第２実施例の回路図を示す
。同図中、第１図と同一部分には同一符号を付し、その
説明を省略する。
。同図中、第１図と同一部分には同一符号を付し、その
説明を省略する。
第２図において、端子１０は高電圧のＶｏｏに接続され
ており、端子１１には信号へが入来し、端子１３には信
号Ｂが入来する。
ており、端子１１には信号へが入来し、端子１３には信
号Ｂが入来する。
ここで、信号ＡがＨレベルの場合電界効果トランジスタ
ＮＩＯが導通し、電界効果トランジスタＰ１０が遮断し
て、端子１２は電源Ｖｏｏの電圧つまりＨレベルとなる
。また、信号ＡがＬレベルの場合電界効果トランジスタ
ＮｔＯが遮断し、電界効果トランジスタＰＩ６が導通し
て信号Ｂのレベルがそのまま端子１２より出力される。
ＮＩＯが導通し、電界効果トランジスタＰ１０が遮断し
て、端子１２は電源Ｖｏｏの電圧つまりＨレベルとなる
。また、信号ＡがＬレベルの場合電界効果トランジスタ
ＮｔＯが遮断し、電界効果トランジスタＰＩ６が導通し
て信号Ｂのレベルがそのまま端子１２より出力される。
従って、端子１２は信号Ａ、Ｂが共にＬレベルのときの
みＬレベルでその他の場合はＨレベルとなり、信号Ａと
信号Ｂとの論理和Ａ＋８で表わされる信号Ｙが出力され
る。
みＬレベルでその他の場合はＨレベルとなり、信号Ａと
信号Ｂとの論理和Ａ＋８で表わされる信号Ｙが出力され
る。
このように、２個の電界効果トランジスタＰｗ。
Ｎ１０でアンド回路又はオア回路を構成することができ
、従来に比してトランジスタ数を大幅に減少することが
でき、集積回路の集積度を向上できる。
、従来に比してトランジスタ数を大幅に減少することが
でき、集積回路の集積度を向上できる。
上述の如く、本発明の論理回路によれば、アンド回路、
オア回路夫々を構成するトランジスタ数を従来に比して
大幅に減少でき、集積回路の集積度を向上でき、実用上
きわめて有用である。
オア回路夫々を構成するトランジスタ数を従来に比して
大幅に減少でき、集積回路の集積度を向上でき、実用上
きわめて有用である。
第１図、第２図は夫々本発明の論理回路の各実施例の回
路図、 第３図は従来のアンド回路の一例の回路図、第４図は従
来のオア回路の一例の回路図である。 図において、 １０〜１３は端子、 Ｐ＋ａはＰチャンネル電界効果トランジスタ、Ｎ１０は
Ｎチャンネル電界効果トランジスタを示す。 １図 ＠２ｆｆｌ 麩のアンド回置ドの回艮冒η 消３図 ネＵくのオア巨罪シの匣旧ぎ閲 第４ 図
路図、 第３図は従来のアンド回路の一例の回路図、第４図は従
来のオア回路の一例の回路図である。 図において、 １０〜１３は端子、 Ｐ＋ａはＰチャンネル電界効果トランジスタ、Ｎ１０は
Ｎチャンネル電界効果トランジスタを示す。 １図 ＠２ｆｆｌ 麩のアンド回置ドの回艮冒η 消３図 ネＵくのオア巨罪シの匣旧ぎ閲 第４ 図
Claims (1)
- 【特許請求の範囲】 ゲートに第１の信号を供給され、ドレイン（又はソー
ス）に低電圧の第１の電源又は第２の信号を供給される
Ｐチャンネル電界効果トランジスタ（Ｐ＿１＿０）と、 該Ｐチャンネル電界効果トランジスタ（Ｐ＿１＿０）の
ゲートと共通接続されたゲートに該第１の信号を供給さ
れ、ドレイン（又はソース）に第２の信号又は高電圧の
第２の電源を供給され、該Ｐチャンネル電界効果トラン
ジスタ（Ｐ＿１＿０）のソース（又はドレイン）とソー
ス（又はドレイン）が共通接続されたＮチャンネル電界
効果トランジスタ（Ｎ＿１＿０）とを有し、 該Ｐチャンネル及びＮチャンネル電界効果トランジスタ
（Ｐ＿１＿０、Ｎ＿１＿０）の共通接続されたソース（
又はドレイン）より第１及び第２の信号のアンド演算出
力又はオア演算出力を取り出すことを特徴とする論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63006274A JPH01181321A (ja) | 1988-01-14 | 1988-01-14 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63006274A JPH01181321A (ja) | 1988-01-14 | 1988-01-14 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181321A true JPH01181321A (ja) | 1989-07-19 |
Family
ID=11633831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63006274A Pending JPH01181321A (ja) | 1988-01-14 | 1988-01-14 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01181321A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508641A (en) * | 1994-12-20 | 1996-04-16 | International Business Machines Corporation | Integrated circuit chip and pass gate logic family therefor |
-
1988
- 1988-01-14 JP JP63006274A patent/JPH01181321A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508641A (en) * | 1994-12-20 | 1996-04-16 | International Business Machines Corporation | Integrated circuit chip and pass gate logic family therefor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2909990B2 (ja) | Ｃｍｏｓ回路 | |
| JPH06169252A (ja) | プログラム可能な論理回路装置 | |
| KR870009553A (ko) | 논리회로 | |
| EP0341740A2 (en) | Complementary output circuit for logic circuit | |
| KR910002127A (ko) | 전원절환회로 | |
| KR880002325A (ko) | Cmost 입력 버퍼 | |
| JPH01181321A (ja) | 論理回路 | |
| JPH05102312A (ja) | 半導体集積回路 | |
| JPS63253425A (ja) | バスドライブ回路 | |
| JPS58209225A (ja) | ３ステ−ト出力回路 | |
| KR870003623A (ko) | 슈미트 회로 | |
| JPH0254615A (ja) | 出力バッファ回路 | |
| JPH022206A (ja) | 半導体集積回路 | |
| JPS59200524A (ja) | Ｃｍｏｓマルチプレクサ | |
| JP2734531B2 (ja) | 論理回路 | |
| JPS62231521A (ja) | 半導体集積回路 | |
| JPH02145018A (ja) | レベルシフト回路 | |
| JPH0638227B2 (ja) | 比較論理回路 | |
| JPS63205894A (ja) | 記憶回路 | |
| JP4245688B2 (ja) | プリチャージ回路 | |
| JPS63205893A (ja) | 記憶回路 | |
| JPS6096914A (ja) | フリツプフロツプ回路 | |
| JPH01162414A (ja) | 出力回路 | |
| JPH05335936A (ja) | 記憶回路 | |
| JPH04145719A (ja) | ３値出力回路 |