JPH05335936A - 記憶回路 - Google Patents
記憶回路Info
- Publication number
- JPH05335936A JPH05335936A JP16367692A JP16367692A JPH05335936A JP H05335936 A JPH05335936 A JP H05335936A JP 16367692 A JP16367692 A JP 16367692A JP 16367692 A JP16367692 A JP 16367692A JP H05335936 A JPH05335936 A JP H05335936A
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- JP
- Japan
- Prior art keywords
- circuit
- input terminal
- output
- terminal
- switch element
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 本発明の目的はＤＦＦ＋論理回路となるよう
な複合回路のｔＰｄ削減および素子数の削減を行うこと
である。 【構成】 複合回路は入力端子をスイッチ素子を介して
多入力論理３に入力し、多入力論理回路３の出力をイン
バータ７に接続し、インバータ７の出力をスイッチ素子
を介して多入力論理回路それぞれの入力に接続して構成
している。 【効果】 ｔＰｄの削減および素子数の削減ができる効
果がある。
な複合回路のｔＰｄ削減および素子数の削減を行うこと
である。 【構成】 複合回路は入力端子をスイッチ素子を介して
多入力論理３に入力し、多入力論理回路３の出力をイン
バータ７に接続し、インバータ７の出力をスイッチ素子
を介して多入力論理回路それぞれの入力に接続して構成
している。 【効果】 ｔＰｄの削減および素子数の削減ができる効
果がある。
Description
【０００１】
【産業上の利用分野】本発明は記憶回路に関し、特に多
入力一出力論理回路を有する記憶回路に関する。
入力一出力論理回路を有する記憶回路に関する。
【０００２】
【従来の技術】従来の記憶回路を図４に示す。図４で用
いられているスイッチ素子２〜６は図２に示す回路構成
を有しており、入力端子１をＰチャンネル型ＭＯＳトラ
ンジスタ２及びＮチャンネル型ＭＯＳトランジスタ３の
ソース電極に接続し、Ｐチャンネル型ＭＯＳトランジス
タ２及びＮチャンネル型ＭＯＳトランジスタ３のドレイ
ン電極を出力端子４に接続し、制御入力端子５をＮチャ
ンネル型ＭＯＳトランジスタ３のゲート電極とインバー
タ回路６の入力に接続し、インバータ回路６の出力をＰ
チャンネル型ＭＯＳトランジスタ２のゲート電極に接続
している。
いられているスイッチ素子２〜６は図２に示す回路構成
を有しており、入力端子１をＰチャンネル型ＭＯＳトラ
ンジスタ２及びＮチャンネル型ＭＯＳトランジスタ３の
ソース電極に接続し、Ｐチャンネル型ＭＯＳトランジス
タ２及びＮチャンネル型ＭＯＳトランジスタ３のドレイ
ン電極を出力端子４に接続し、制御入力端子５をＮチャ
ンネル型ＭＯＳトランジスタ３のゲート電極とインバー
タ回路６の入力に接続し、インバータ回路６の出力をＰ
チャンネル型ＭＯＳトランジスタ２のゲート電極に接続
している。
【０００３】制御入力端子５が論理値で“１”の時、Ｐ
チャンネル型ＭＯＳトランジスタ２及びＮチャンネル型
ＭＯＳトランジスタ３がオン状態となりスイッチ素子は
オンとなり、入力端子５が論理値で“０”の時、Ｐチャ
ンネル型ＭＯＳトランジスタ２及びＮチャンネル型ＭＯ
Ｓトランジスタ３がオフ状態となりスイッチ素子はオフ
となる。
チャンネル型ＭＯＳトランジスタ２及びＮチャンネル型
ＭＯＳトランジスタ３がオン状態となりスイッチ素子は
オンとなり、入力端子５が論理値で“０”の時、Ｐチャ
ンネル型ＭＯＳトランジスタ２及びＮチャンネル型ＭＯ
Ｓトランジスタ３がオフ状態となりスイッチ素子はオフ
となる。
【０００４】この図２に示したスイッチ素子を用いて図
４に示すように、データ入力端子１をスイッチ素子２を
介して、インバータ回路３の入力端子に接続し、インバ
ータ回路３の出力端子をデータ出力端子４とインバータ
回路５の入力端子に接続し、インバータ回路５の出力端
子をスイッチ素子６を介してインバータ回路３の入力端
子に接続し、正論理制御入力端子７をスイッチ素子２の
制御入力端子５に接続し、負論理制御入力端子８をスイ
ッチ素子６の制御入力端子５に接続して記憶回路を構成
している。
４に示すように、データ入力端子１をスイッチ素子２を
介して、インバータ回路３の入力端子に接続し、インバ
ータ回路３の出力端子をデータ出力端子４とインバータ
回路５の入力端子に接続し、インバータ回路５の出力端
子をスイッチ素子６を介してインバータ回路３の入力端
子に接続し、正論理制御入力端子７をスイッチ素子２の
制御入力端子５に接続し、負論理制御入力端子８をスイ
ッチ素子６の制御入力端子５に接続して記憶回路を構成
している。
【０００５】この記憶回路を用いて２つのＤ型フリップ
フロップの出力の論理積をとる回路を図５に示す。図５
が示すように第１の入力端子１を第１の記憶回路２のデ
ータ入力端子２−１に接続し、第１の記憶回路２のデー
タ出力端子２−４を第２の記憶回路３のデータ入力端子
３−１に接続し、第２の記憶回路３のデータ出力端子３
−４をＮＡＮＤ回路４の入力端子に接続し、第２の入力
端子６を第３の記憶回路７のデータ入力端子７−１に接
続し、第３の記憶回路７のデータ出力端子７−４を第４
の記憶回路８のデータ入力端子８−１に接続し、記憶回
路８のデータ出力端子８−４をＮＡＮＤ回路４の入力端
子に接続し、ＮＡＮＤ回路４の出力端子を出力端子５に
接続し、クロック入力端子９を第１の記憶回路２及び第
３の記憶回路７の正論理制御入力端子２−７及び７−７
と第２の記憶回路３及び第４の記憶回路８の負論理制御
入力端子３−８及び８−８に接続して構成され、２個の
Ｄ型フリップフロップは、第１の記憶回路２と第２の記
憶回路３、および第３の記憶回路７と第４の記憶回路８
より構成されていた。
フロップの出力の論理積をとる回路を図５に示す。図５
が示すように第１の入力端子１を第１の記憶回路２のデ
ータ入力端子２−１に接続し、第１の記憶回路２のデー
タ出力端子２−４を第２の記憶回路３のデータ入力端子
３−１に接続し、第２の記憶回路３のデータ出力端子３
−４をＮＡＮＤ回路４の入力端子に接続し、第２の入力
端子６を第３の記憶回路７のデータ入力端子７−１に接
続し、第３の記憶回路７のデータ出力端子７−４を第４
の記憶回路８のデータ入力端子８−１に接続し、記憶回
路８のデータ出力端子８−４をＮＡＮＤ回路４の入力端
子に接続し、ＮＡＮＤ回路４の出力端子を出力端子５に
接続し、クロック入力端子９を第１の記憶回路２及び第
３の記憶回路７の正論理制御入力端子２−７及び７−７
と第２の記憶回路３及び第４の記憶回路８の負論理制御
入力端子３−８及び８−８に接続して構成され、２個の
Ｄ型フリップフロップは、第１の記憶回路２と第２の記
憶回路３、および第３の記憶回路７と第４の記憶回路８
より構成されていた。
【０００６】
【発明が解決しようとする課題】上述した従来の記憶回
路を用いて論理回路を作成すると回路規模や回路段数が
大きくなり、チップサイズの増大や遅延時間の増大を招
くという欠点がある。
路を用いて論理回路を作成すると回路規模や回路段数が
大きくなり、チップサイズの増大や遅延時間の増大を招
くという欠点がある。
【０００７】
【課題を解決するための手段】本発明の要旨は、複数の
入力端子をそれぞれスイッチ素子を介して多入力一出力
論理回路の入力に接続し、該多入力一出力論理回路の出
力端子をインバータ回路の入力端子に接続し、該インバ
ータ回路の出力を入力端子の数だけスイッチ素子を介し
て該多入力一出力論理回路の入力にそれぞれ接続し、該
入力端子に接続された該スイッチ素子には正論理制御入
力端子を接続し、該多入力一出力論理回路の入力に接続
された該スイッチ素子には負論理制御入力端子を接続し
たことである。
入力端子をそれぞれスイッチ素子を介して多入力一出力
論理回路の入力に接続し、該多入力一出力論理回路の出
力端子をインバータ回路の入力端子に接続し、該インバ
ータ回路の出力を入力端子の数だけスイッチ素子を介し
て該多入力一出力論理回路の入力にそれぞれ接続し、該
入力端子に接続された該スイッチ素子には正論理制御入
力端子を接続し、該多入力一出力論理回路の入力に接続
された該スイッチ素子には負論理制御入力端子を接続し
たことである。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１，図２，図３は本発明の第１実施例を示す回路
図である。
る。図１，図２，図３は本発明の第１実施例を示す回路
図である。
【０００９】本実施例は図２に示すスイッチ素子を用い
て記憶回路を構成している。すなわち、図１に示すよう
に第１のデータ入力端子１を第１のスイッチ素子２を介
してＮＡＮＤ回路３の入力端子に接続し、第２のデータ
入力端子４を第２のスイッチ素子５を介してＮＡＮＤ回
路３の入力端子に接続し、ＮＡＮＤ回路３の出力端子を
データ出力端子６とインバータ回路７の入力端子に接続
し、インバータ回路７の出力端子を第３のスイッチ素子
８を介してＮＡＮＤ回路３の一方の入力端子に、第４の
スイッチ素子１１を介して接続しもう一方の入力端子に
接続し、正論理制御信号入力端子９を第１のスイッチ素
子２および第２のスイッチ素子５の制御入力端子に接続
し、負論理制御信号入力端子１０を第３のスイッチ素子
８および第４のスイッチ素子１１の制御入力端子に接続
して記憶回路を構成している。
て記憶回路を構成している。すなわち、図１に示すよう
に第１のデータ入力端子１を第１のスイッチ素子２を介
してＮＡＮＤ回路３の入力端子に接続し、第２のデータ
入力端子４を第２のスイッチ素子５を介してＮＡＮＤ回
路３の入力端子に接続し、ＮＡＮＤ回路３の出力端子を
データ出力端子６とインバータ回路７の入力端子に接続
し、インバータ回路７の出力端子を第３のスイッチ素子
８を介してＮＡＮＤ回路３の一方の入力端子に、第４の
スイッチ素子１１を介して接続しもう一方の入力端子に
接続し、正論理制御信号入力端子９を第１のスイッチ素
子２および第２のスイッチ素子５の制御入力端子に接続
し、負論理制御信号入力端子１０を第３のスイッチ素子
８および第４のスイッチ素子１１の制御入力端子に接続
して記憶回路を構成している。
【００１０】この記憶回路を用いて２つのＤ型フリップ
フロップの論理積をとる回路を図３に示す。図３に示す
ように、第１の入力端子１を第１の従来の記憶回路２の
データ入力端子２−１に接続し、第１の従来の記憶回路
２のデータ出力端子２−４を本実施例の記憶回路３の第
１のデータ入力端子３−１に接続し、第２の入力端子６
を第２の従来の記憶回路２のデータ入力端子２−１に接
続し、第２の従来の記憶回路６の出力端子６−４を本実
施例の記憶回路３の第２の入力端子３−４に接続し、本
実施例の記憶回路３のデータ出力端子３−６を出力端子
４に接続し、クロック入力端子９を第１の従来の記憶回
路２の負論理制御入力端子２−８と第２の従来の記憶回
路６の負論理制御入力端子６−８と本実施例の記憶回路
３の正論理制御入力端子３−９に接続し、反転クロック
入力端子１０を従来の記憶回路２の正論理制御入力端子
２−７と従来の記憶回路６の正論理制御入力端子６−７
と本発明の記憶回路３の負論理制御入力端子３−１０に
接続して構成している。
フロップの論理積をとる回路を図３に示す。図３に示す
ように、第１の入力端子１を第１の従来の記憶回路２の
データ入力端子２−１に接続し、第１の従来の記憶回路
２のデータ出力端子２−４を本実施例の記憶回路３の第
１のデータ入力端子３−１に接続し、第２の入力端子６
を第２の従来の記憶回路２のデータ入力端子２−１に接
続し、第２の従来の記憶回路６の出力端子６−４を本実
施例の記憶回路３の第２の入力端子３−４に接続し、本
実施例の記憶回路３のデータ出力端子３−６を出力端子
４に接続し、クロック入力端子９を第１の従来の記憶回
路２の負論理制御入力端子２−８と第２の従来の記憶回
路６の負論理制御入力端子６−８と本実施例の記憶回路
３の正論理制御入力端子３−９に接続し、反転クロック
入力端子１０を従来の記憶回路２の正論理制御入力端子
２−７と従来の記憶回路６の正論理制御入力端子６−７
と本発明の記憶回路３の負論理制御入力端子３−１０に
接続して構成している。
【００１１】ここでは、２個のＤ型フリップフロップを
第１の従来の記憶回路２と本実施例の記憶回路３、およ
び第２の従来の記憶回路６と本実施例の記憶回路３で構
成し、本実施例の記憶回路３にＮＡＮＤ回路を内蔵させ
ることにより、従来例と比べると論理段数が一段小さく
なり、素子数も３個少なくなっている。
第１の従来の記憶回路２と本実施例の記憶回路３、およ
び第２の従来の記憶回路６と本実施例の記憶回路３で構
成し、本実施例の記憶回路３にＮＡＮＤ回路を内蔵させ
ることにより、従来例と比べると論理段数が一段小さく
なり、素子数も３個少なくなっている。
【００１２】第２の実施例は２つのＤ型フリップフロッ
プの論理和をとる回路であるが、図１においてＮＡＮＤ
回路をＯＲ回路に置き換えることにより実現できる。
プの論理和をとる回路であるが、図１においてＮＡＮＤ
回路をＯＲ回路に置き換えることにより実現できる。
【００１３】
【発明の効果】以上説明したように本発明は、複数の入
力端子をそれぞれスイッチ素子を介して多入力一出力論
理回路の入力に接続し、多入力一出力論理回路の出力端
子をインバータ回路の入力端子に接続し、インバータ回
路の出力を入力端子の数だけスイッチ素子を介して多入
力一出力論理回路の入力にそれぞれ接続し、入力端子に
接続されたスイッチ素子には正論理制御入力端子を接続
し、多入力一出力論理回路の入力に接続されたスイッチ
素子には負論理制御入力端子を接続して記憶回路を構成
することにより、Ｄ型フリップフロップと論理回路を組
み合わせたような回路を作成する場合、回路規模の削減
や、回路段数の削減による伝搬遅延時間ができるという
利点がある。
力端子をそれぞれスイッチ素子を介して多入力一出力論
理回路の入力に接続し、多入力一出力論理回路の出力端
子をインバータ回路の入力端子に接続し、インバータ回
路の出力を入力端子の数だけスイッチ素子を介して多入
力一出力論理回路の入力にそれぞれ接続し、入力端子に
接続されたスイッチ素子には正論理制御入力端子を接続
し、多入力一出力論理回路の入力に接続されたスイッチ
素子には負論理制御入力端子を接続して記憶回路を構成
することにより、Ｄ型フリップフロップと論理回路を組
み合わせたような回路を作成する場合、回路規模の削減
や、回路段数の削減による伝搬遅延時間ができるという
利点がある。
【図１】本発明の第１実施例を示す回路図である。
【図２】スイッチ素子の構成を示す回路図である。
【図３】第１実施例を利用した２つのＤフリップフロッ
プの論理積をとる回路の回路図である。
プの論理積をとる回路の回路図である。
【図４】従来例の記憶回路を示す回路図である。
【図５】従来例を使用した２つのＤフリップフロップの
論理積をとる回路の回路図である。
論理積をとる回路の回路図である。
【符号の説明】 図１において、 １ 第１のデータ入力端子 ２ 第１のスイッチ素子 ３ ＮＡＮＤ回路 ４ 第２のデータ入力端子 ５ 第２のスイッチ素子 ６ データ出力端子 ７ インバータ回路 ８ 第３のスイッチ素子 ９ 正論理制御入力端子 １０ 負論理制御入力端子 図２において、 １ 入力端子 ２ Ｐチャンネル型ＭＯＳトランジスタ ３ Ｎチャンネル型ＭＯＳトランジスタ ４ 出力端子 ５ 制御入力端子 ６ インバータ回路 図３において、 １ 第１のデータ入力端子 ２ 第１の従来の記憶回路 ３ 本発明の記憶回路 ４ データ出力端子 ５ 第２のデータ入力端子 ６ 第２の従来の記憶回路 ７ クロック入力端子 ８ 反転クロック入力端子 図４において、 １ データ入力端子 ２ 第１のスイッチ素子 ３ インバータ回路 ４ データ出力端子 ５ 第２のインバータ回路 ６ 第２のスイッチ素子 ７ 正論理制御入力端子 ８ 負論理制御入力端子 図５において、 １ 第１のデータ入力端子 ２ 第１の記憶回路 ３ 第２の記憶回路 ４ ＮＡＮＤ回路 ５ データ出力端子 ６ 第２のデータ入力端子 ７ 第３の記憶回路 ８ 第４の記憶回路 ９ クロック入力端子 １０ 反転クロック入力端子
Claims (1)
- 【請求項１】 複数の入力端子をそれぞれスイッチ素子
を介して多入力一出力論理回路の入力に接続し、該多入
力一出力論理回路の出力端子をインバータ回路の入力端
子に接続し、該インバータ回路の出力を入力端子の数だ
けスイッチ素子を介して該多入力一出力論理回路の入力
にそれぞれ接続し、該入力端子に接続された該スイッチ
素子には正論理制御入力端子を接続し、該多入力一出力
論理回路の入力に接続された該スイッチ素子には負論理
制御入力端子を接続したことを特徴とする多入力一出力
の記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16367692A JPH05335936A (ja) | 1992-05-29 | 1992-05-29 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16367692A JPH05335936A (ja) | 1992-05-29 | 1992-05-29 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335936A true JPH05335936A (ja) | 1993-12-17 |
Family
ID=15778484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16367692A Pending JPH05335936A (ja) | 1992-05-29 | 1992-05-29 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335936A (ja) |
-
1992
- 1992-05-29 JP JP16367692A patent/JPH05335936A/ja active Pending
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