JPS59193614A - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
- Publication number
- JPS59193614A JPS59193614A JP58068692A JP6869283A JPS59193614A JP S59193614 A JPS59193614 A JP S59193614A JP 58068692 A JP58068692 A JP 58068692A JP 6869283 A JP6869283 A JP 6869283A JP S59193614 A JPS59193614 A JP S59193614A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- channel transistor
- channel
- input
- schmitt trigger
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0377—Bistables with hysteresis, e.g. Schmitt trigger
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
一体発明は入力波形の整形やチャタリング防止又は発振
回路に用いる入出力間にヒステリシス特性のあるシュミ
ットトリガ回路に関するものである。
回路に用いる入出力間にヒステリシス特性のあるシュミ
ットトリガ回路に関するものである。
従来例の構成とその問題点
ディジタル回路では入力信号の雑音による誤動作を防ぐ
目的や発振回路の安定性を増すためにシュミツ） ト’
Ｊガ回路がしばしば用いられる。従来シュミットトリガ
回路としていくつかの回路が知られているが、そのなか
で相補形ＭＯ３ＦＥＴ構成としてよく用いられている例
を第１図並びに第２図に示す。なおトランジスタのソー
ス、ドレインハ便宜上Ｐチャネルトランジスタ、Ｎチャ
ネルトランジスタ共に電源側をソース、出力側をドレイ
ンとする。同図において、１は電源端子、２は入力端子
、３は出力端子、１１．１２．１５はＰチャネルトラン
ジスタ、１３，１４．１６はＮチャネルトランジスタ、
２１〜２３はインバータである。
目的や発振回路の安定性を増すためにシュミツ） ト’
Ｊガ回路がしばしば用いられる。従来シュミットトリガ
回路としていくつかの回路が知られているが、そのなか
で相補形ＭＯ３ＦＥＴ構成としてよく用いられている例
を第１図並びに第２図に示す。なおトランジスタのソー
ス、ドレインハ便宜上Ｐチャネルトランジスタ、Ｎチャ
ネルトランジスタ共に電源側をソース、出力側をドレイ
ンとする。同図において、１は電源端子、２は入力端子
、３は出力端子、１１．１２．１５はＰチャネルトラン
ジスタ、１３，１４．１６はＮチャネルトランジスタ、
２１〜２３はインバータである。
第１図に示した第１の従来例の回路では出力端子３Ｖｃ
ロウレベルが出力された時Ｐチャネルトランジスタ１５
がオンしてＰチャネルトランジスタ１２のソースをロウ
レベルにして出力が容易にハイレベルに反転することを
妨げ、逆に出力端子３にハイレベルが出力された時はＮ
チャネルトランジスタ１６がオンしてＮチャネルトラン
ジスタ１３のソースがハイレベルになり出力が容易にロ
ウレベルに反転することを妨げている。従って、出力を
ロウレベルからハイレベルにする入力電圧と出力をハイ
レベルからロウレベルに反転させる入力端子は一致せず
入力と出力の間にヒステリシスが存在する。しかしなが
ら、この回路では、回路が複雑であり、かつアナログ動
作をするトランジスタ数が多く、設計がやりにくい。ま
たＰチャ不ルトランージスタ１５及びＮチャネルトラン
ジスタ１６０バツクバイアス効果の影響によりプロセス
や素子寸法によっては満足な％性が得られないという欠
点を持つ。
ロウレベルが出力された時Ｐチャネルトランジスタ１５
がオンしてＰチャネルトランジスタ１２のソースをロウ
レベルにして出力が容易にハイレベルに反転することを
妨げ、逆に出力端子３にハイレベルが出力された時はＮ
チャネルトランジスタ１６がオンしてＮチャネルトラン
ジスタ１３のソースがハイレベルになり出力が容易にロ
ウレベルに反転することを妨げている。従って、出力を
ロウレベルからハイレベルにする入力電圧と出力をハイ
レベルからロウレベルに反転させる入力端子は一致せず
入力と出力の間にヒステリシスが存在する。しかしなが
ら、この回路では、回路が複雑であり、かつアナログ動
作をするトランジスタ数が多く、設計がやりにくい。ま
たＰチャ不ルトランージスタ１５及びＮチャネルトラン
ジスタ１６０バツクバイアス効果の影響によりプロセス
や素子寸法によっては満足な％性が得られないという欠
点を持つ。
第２図に示した第２の従来例の回路では、インバータ２
１と２２の出力をワイヤードＯＲ接続することによりイ
ンバータ２３の出力、すなわち出力端子３の出力信号が
容易に反転しない構成となっている。この回路の欠点は
通常では禁ｄユされているインバータのワイヤードＯＲ
を用いているために消費電力がかなり大きくなるという
点である。
１と２２の出力をワイヤードＯＲ接続することによりイ
ンバータ２３の出力、すなわち出力端子３の出力信号が
容易に反転しない構成となっている。この回路の欠点は
通常では禁ｄユされているインバータのワイヤードＯＲ
を用いているために消費電力がかなり大きくなるという
点である。
発明の目的
本発明は特に相補型ＭＯＳ Ｆ ＥＴで構成したシュミ
ットトリガ回路において、設計が簡単で、動作が確実で
あり、かつ消費電力の少ないシュミットトリガ回路を実
現することを目的としてなされたものである。
ットトリガ回路において、設計が簡単で、動作が確実で
あり、かつ消費電力の少ないシュミットトリガ回路を実
現することを目的としてなされたものである。
発明の構成
本発明は１つの入力信号をスイッチング電圧の異なる２
つの出力を生じるインバータの面出力をクリップ・フロ
ップ回路の入力としたシュミットトリガ回路に関するも
のであり、さらに実施態様としても、１つの入力信号か
らスイッチング回路の違う２つのインバータ出力を得る
ための相補型ＭＯ３ＦＥＴから成るインバータを構成す
るＰチャネルトランジスタとＮチャ不ルトラノ・ジスタ
の間に少なくとも１組のＰチャネルトランジスタとＮチ
ャネルトランジスタを挿入し、それぞれのトランジスタ
のゲートを共通として入力端子にした２つの出力を持つ
インバータ回路と２つの出力を持つインバータの出力を
フリップ・フロップ回路の入力としたシュミットトリガ
回路であり、これにより、確実な動作で、低消費電力の
シュミットトリガ回路が実現できる。
つの出力を生じるインバータの面出力をクリップ・フロ
ップ回路の入力としたシュミットトリガ回路に関するも
のであり、さらに実施態様としても、１つの入力信号か
らスイッチング回路の違う２つのインバータ出力を得る
ための相補型ＭＯ３ＦＥＴから成るインバータを構成す
るＰチャネルトランジスタとＮチャ不ルトラノ・ジスタ
の間に少なくとも１組のＰチャネルトランジスタとＮチ
ャネルトランジスタを挿入し、それぞれのトランジスタ
のゲートを共通として入力端子にした２つの出力を持つ
インバータ回路と２つの出力を持つインバータの出力を
フリップ・フロップ回路の入力としたシュミットトリガ
回路であり、これにより、確実な動作で、低消費電力の
シュミットトリガ回路が実現できる。
実施例の説明
本発明の第１の実施例を第３図、第４図にもとづいて説
明する。第３図において、３１〜３３はインバータ、３
４．３５はＮＯＲである。第３図においてインバータ３
１とインバータ３２はそれぞれスイッチング電圧の異な
るインパークであり、インバータ３１のスイッチング電
圧をインバータ３２のスイッチング電圧より高くしてお
り、入力端子２に第４ダ乙のごとき電圧波形を持つ信号
を加えれば、端子４．端子５の信号はそれぞれ第４図す
、ｃのごとき電圧波形を持った信号となる。
明する。第３図において、３１〜３３はインバータ、３
４．３５はＮＯＲである。第３図においてインバータ３
１とインバータ３２はそれぞれスイッチング電圧の異な
るインパークであり、インバータ３１のスイッチング電
圧をインバータ３２のスイッチング電圧より高くしてお
り、入力端子２に第４ダ乙のごとき電圧波形を持つ信号
を加えれば、端子４．端子５の信号はそれぞれ第４図す
、ｃのごとき電圧波形を持った信号となる。
従ってフリップ・フロップの出力端子３の出力は第４図
ｄのごとき電圧波形を持つ信号となる。ところで第３図
ではフリップ・フロップをインパーク３３とＮ０Ｒ３４
及び３５で構成しであるが、第３図のフリップ・フロッ
プと同様な論理を持つものであれば特に限定はしない。
ｄのごとき電圧波形を持つ信号となる。ところで第３図
ではフリップ・フロップをインパーク３３とＮ０Ｒ３４
及び３５で構成しであるが、第３図のフリップ・フロッ
プと同様な論理を持つものであれば特に限定はしない。
なおインバータ３１及び３２は相補型ＭＯ３ＦＥＴ構成
であればＰチャネルトランジスタのチャネル幅とチャネ
ル長の比とＮチャネルトランジスタのチャネル幅とチャ
ネル長の比を変えればスイッチング電圧の異なるインパ
ークは容易に得られる。第１の実施例のシュミットトリ
ガ回路はすべて標準の論理素子で構成されているので動
作が確実であり消費電力が少ない。
であればＰチャネルトランジスタのチャネル幅とチャネ
ル長の比とＮチャネルトランジスタのチャネル幅とチャ
ネル長の比を変えればスイッチング電圧の異なるインパ
ークは容易に得られる。第１の実施例のシュミットトリ
ガ回路はすべて標準の論理素子で構成されているので動
作が確実であり消費電力が少ない。
本発明の第２の実施例を第６図、第６図にもとづいて説
明する。第５図において、４１．４２はＰチャネルトラ
ンジスタ、４３．４４はＮチャネルトランジスタである
。第６図においてＰチャネルトランジスタ４１のドレイ
ンとＮチャネルトランジスタ４４のドレインの間ＹＣＰ
チャネルトランジスタ４２とＮチャネルトランジスタ４
３のソース及びドレインを並列に挿入し、それぞれのゲ
ートを共通にして入力端子としている。本発明による２
つの出力を持つインバータの入力端子２に第６図乙のご
とき電圧波形を持つ信号を加えれば、端子６．端子７の
信号はそれぞれ第６図す、ｃのごとき雷、圧波形を持っ
た信号となる。第６図ａのＣの電位がスイッチング電圧
の低い側で出力を生じる端子７の電圧波形であり、第６
１スａ （９Ｄの電位が高い側のスイッチング電圧を生
じる端子６の波形である。第６図ａのＣのスイッチング
電圧はＰチャネルトランジスタ４１．４２とＮチャネル
トランジスタ４４で定まり、第６図ａのＤのスイッチン
グ電圧はＰチャネルトランジスタ４１とＮチャネルトラ
ンジスタ４３，４４１Ｃより定まる。
明する。第５図において、４１．４２はＰチャネルトラ
ンジスタ、４３．４４はＮチャネルトランジスタである
。第６図においてＰチャネルトランジスタ４１のドレイ
ンとＮチャネルトランジスタ４４のドレインの間ＹＣＰ
チャネルトランジスタ４２とＮチャネルトランジスタ４
３のソース及びドレインを並列に挿入し、それぞれのゲ
ートを共通にして入力端子としている。本発明による２
つの出力を持つインバータの入力端子２に第６図乙のご
とき電圧波形を持つ信号を加えれば、端子６．端子７の
信号はそれぞれ第６図す、ｃのごとき雷、圧波形を持っ
た信号となる。第６図ａのＣの電位がスイッチング電圧
の低い側で出力を生じる端子７の電圧波形であり、第６
１スａ （９Ｄの電位が高い側のスイッチング電圧を生
じる端子６の波形である。第６図ａのＣのスイッチング
電圧はＰチャネルトランジスタ４１．４２とＮチャネル
トランジスタ４４で定まり、第６図ａのＤのスイッチン
グ電圧はＰチャネルトランジスタ４１とＮチャネルトラ
ンジスタ４３，４４１Ｃより定まる。
次に端子６．端子７にあられれた信号をインバータ３３
とＮ０Ｒ３４及び３５で構成されたフリップ・）ｏ 、
７プに入力すれば第６図ｄのごとき電圧波形を持つ出力
が端子３にあられれる。なおフリップ・フロップは第６
図のごとくインバータ３３とＮ０Ｒ３４及び３６で構成
されたものに限らず同様な論理を持つものであればよい
。第２の実施例のシュミットトリガ回路は第１の実施例
におけるンユミットトリガ回路をさらに発展されたもの
であり特に集積回路に適する構成となっている。
とＮ０Ｒ３４及び３５で構成されたフリップ・）ｏ 、
７プに入力すれば第６図ｄのごとき電圧波形を持つ出力
が端子３にあられれる。なおフリップ・フロップは第６
図のごとくインバータ３３とＮ０Ｒ３４及び３６で構成
されたものに限らず同様な論理を持つものであればよい
。第２の実施例のシュミットトリガ回路は第１の実施例
におけるンユミットトリガ回路をさらに発展されたもの
であり特に集積回路に適する構成となっている。
発明の効果
以上の説明でわかるように、本発明は特に相補型Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔで構成したシュミットトリガ回路におい
て従来のものよりも簡単な設計で確実な動作が得られ、
チップの小サイズのマスク設計が可能となりかつ消費電
力の少ない集積回路に適するシュミットトリガ回路が実
現できその工業的価値は大である。
Ｓ Ｆ Ｅ Ｔで構成したシュミットトリガ回路におい
て従来のものよりも簡単な設計で確実な動作が得られ、
チップの小サイズのマスク設計が可能となりかつ消費電
力の少ない集積回路に適するシュミットトリガ回路が実
現できその工業的価値は大である。
第１図、第２図は従来におけるシュミットトリガ回路の
回路図、第３図、第５図は本発明によるシュミットトリ
ガ回路の回路図、第４図ａ−ｄ。 第６図ａ −ｃｉは第３図及び第５図の各部電圧波形図
である。 １・・・・・・電源端子、２・・・・・・入力端子、３
・・・・・・出力端子、３１〜３３・・叩・インバータ
、３４．３５・・・・・ＮＯＲ，４１，４２・・・・・
Ｐチャネルシトラン・ジスタ、４３．４４・・・・・・
Ｎチャネルトランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第３図 第４図
回路図、第３図、第５図は本発明によるシュミットトリ
ガ回路の回路図、第４図ａ−ｄ。 第６図ａ −ｃｉは第３図及び第５図の各部電圧波形図
である。 １・・・・・・電源端子、２・・・・・・入力端子、３
・・・・・・出力端子、３１〜３３・・叩・インバータ
、３４．３５・・・・・ＮＯＲ，４１，４２・・・・・
Ｐチャネルシトラン・ジスタ、４３．４４・・・・・・
Ｎチャネルトランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第３図 第４図
Claims (2)
- （１）同一人力でスイッチング電圧の異なる２出力を生
じるインバータの両出力をフリップ・フロップ回路の各
入力としたことを特徴とするシュミットトリガ回路。 - （２）インバータが相補形Ｍ ＯＳ Ｆ Ｅ ’Ｔから
成シ、ＰチャネルトランジスタとＮチャネルトランジス
タの間に少なくとも１組のＰチャネルトランジスタとＮ
チャネルトランジスタを挿入しゲートを共通にして入力
端子としたことを特徴とする特許請求の範囲第１項に記
載のシュミットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068692A JPS59193614A (ja) | 1983-04-18 | 1983-04-18 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068692A JPS59193614A (ja) | 1983-04-18 | 1983-04-18 | シユミツトトリガ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59193614A true JPS59193614A (ja) | 1984-11-02 |
Family
ID=13381063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58068692A Pending JPS59193614A (ja) | 1983-04-18 | 1983-04-18 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59193614A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4958093A (en) * | 1989-05-25 | 1990-09-18 | International Business Machines Corporation | Voltage clamping circuits with high current capability |
| US5739713A (en) * | 1995-12-19 | 1998-04-14 | Advanced Micro Devices, Inc. | Deconvolution input buffer compensating for capacitance of a switch matrix of a high density programmable logic device |
-
1983
- 1983-04-18 JP JP58068692A patent/JPS59193614A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4958093A (en) * | 1989-05-25 | 1990-09-18 | International Business Machines Corporation | Voltage clamping circuits with high current capability |
| US5739713A (en) * | 1995-12-19 | 1998-04-14 | Advanced Micro Devices, Inc. | Deconvolution input buffer compensating for capacitance of a switch matrix of a high density programmable logic device |
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