JP2845665B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JP2845665B2 JP2845665B2 JP8464192A JP8464192A JP2845665B2 JP 2845665 B2 JP2845665 B2 JP 2845665B2 JP 8464192 A JP8464192 A JP 8464192A JP 8464192 A JP8464192 A JP 8464192A JP 2845665 B2 JP2845665 B2 JP 2845665B2
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- Japan
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- mos transistor
- transistor
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、その出力バッファ回路に関する。
特に、その出力バッファ回路に関する。
【０００２】
【従来の技術】従来、入力信号の状態値を出力信号に伝
える出力バッファ回路としては、一般に図２〜図４に示
される回路構成が用いられている。図２に示す出力バッ
ファ回路は、２つのインバータ回路９，１０により構成
されている。まず、図２に示す出力バッファ回路の動作
を説明する。入力端子５４からデータ信号線１０６を介
してデータがインバータ回路９に入力されている。イン
バータ回路９は信号線１０７上の出力信号の状態値を反
転させる。次に、インバータ回路１０により、更に、出
力信号の状態値が反転する。すなわち、入力端子５４に
おけるデータ信号と同一の状態値を出力端子５５に出力
することができる。
える出力バッファ回路としては、一般に図２〜図４に示
される回路構成が用いられている。図２に示す出力バッ
ファ回路は、２つのインバータ回路９，１０により構成
されている。まず、図２に示す出力バッファ回路の動作
を説明する。入力端子５４からデータ信号線１０６を介
してデータがインバータ回路９に入力されている。イン
バータ回路９は信号線１０７上の出力信号の状態値を反
転させる。次に、インバータ回路１０により、更に、出
力信号の状態値が反転する。すなわち、入力端子５４に
おけるデータ信号と同一の状態値を出力端子５５に出力
することができる。
【０００３】図３は、出力端子５７に接続されたＰ形Ｍ
ＯＳトランジスタ１３およびＮ形ＭＯＳトランジスタ１
４の各ゲートに、それぞれ別個のインバータ回路１１，
１２の出力信号を接続した出力バッファ回路の一例であ
る。Ｐ形ＭＯＳトランジスタ１３のゲートに接続された
インバータ回路１１は、インバータ回路を構成するＮ形
ＭＯＳトランジスタに対応するＰ形ＭＯＳトランジスタ
のゲート幅の比率を、通常より大きく形成して構成した
ものである。また、Ｎ形ＭＯＳトランジスタ１４のゲー
トに接続されたインバータ回路１２は、インバータ回路
を構成するＰ形ＭＯＳトランジスタに対応するＮ形ＭＯ
Ｓトランジスタのゲート幅の比率を、通常より大きく形
成して構成したものである。
ＯＳトランジスタ１３およびＮ形ＭＯＳトランジスタ１
４の各ゲートに、それぞれ別個のインバータ回路１１，
１２の出力信号を接続した出力バッファ回路の一例であ
る。Ｐ形ＭＯＳトランジスタ１３のゲートに接続された
インバータ回路１１は、インバータ回路を構成するＮ形
ＭＯＳトランジスタに対応するＰ形ＭＯＳトランジスタ
のゲート幅の比率を、通常より大きく形成して構成した
ものである。また、Ｎ形ＭＯＳトランジスタ１４のゲー
トに接続されたインバータ回路１２は、インバータ回路
を構成するＰ形ＭＯＳトランジスタに対応するＮ形ＭＯ
Ｓトランジスタのゲート幅の比率を、通常より大きく形
成して構成したものである。
【０００４】これにより、入力端子５６の状態値が
“０”から“１”に変化する場合、Ｎ形ＭＯＳトランジ
スタのゲート幅が大きいインバータ回路１２の出力状態
値が、インバータ回路１１の出力より早く“１”から
“０”に変化する。その結果、Ｎ形ＭＯＳトランジスタ
１４がオフ状態になってからＰ形ＭＯＳトランジスタ１
３はオン状態となる。これによって、出力端子５７の状
態値が変化する過渡状態において、Ｐ形ＭＯＳトランジ
スタ１３およびＮ形ＭＯＳトランジスタ１４を流れる貫
通電量を低減させることが可能である。
“０”から“１”に変化する場合、Ｎ形ＭＯＳトランジ
スタのゲート幅が大きいインバータ回路１２の出力状態
値が、インバータ回路１１の出力より早く“１”から
“０”に変化する。その結果、Ｎ形ＭＯＳトランジスタ
１４がオフ状態になってからＰ形ＭＯＳトランジスタ１
３はオン状態となる。これによって、出力端子５７の状
態値が変化する過渡状態において、Ｐ形ＭＯＳトランジ
スタ１３およびＮ形ＭＯＳトランジスタ１４を流れる貫
通電量を低減させることが可能である。
【０００５】同様に、入力端子の状態値が“１”から
“０”に変化する場合、Ｐ形ＭＯＳトランジスタのゲー
ト幅が大きいインバータ回路１１の出力状態値が、イン
バータ回路１２の出力より早く“０”から“１”に変化
する。その結果、Ｐ形ＭＯＳトランジスタ１３がオフ状
態になってからＮ形ＭＯＳトランジスタ１４はオン状態
となり、出力端子５７の状態値が変化する過渡状態にお
いて、Ｐ形ＭＯＳトランジスタ１３およびＮ形ＭＯＳト
ランジスタ１４を流れる貫通電流を低減させることが可
能である。
“０”に変化する場合、Ｐ形ＭＯＳトランジスタのゲー
ト幅が大きいインバータ回路１１の出力状態値が、イン
バータ回路１２の出力より早く“０”から“１”に変化
する。その結果、Ｐ形ＭＯＳトランジスタ１３がオフ状
態になってからＮ形ＭＯＳトランジスタ１４はオン状態
となり、出力端子５７の状態値が変化する過渡状態にお
いて、Ｐ形ＭＯＳトランジスタ１３およびＮ形ＭＯＳト
ランジスタ１４を流れる貫通電流を低減させることが可
能である。
【０００６】図４は、貫通電流防止回路を備えた出力バ
ッファ回路の一例である。入力端子５８はＮＡＮＤ回路
１５およびＮＯＲ回路１６のゲートに接続され、ＮＡＮ
Ｄ回路１５の出力はインバータ回路１７に入力されてい
る。また、ＮＯＲ回路１６の出力はインバータ回路１８
に入力され、インバータ回路１７の出力はＮＯＲ回路１
６おびインバータ回路１９に入力されている。さらに、
インバータ回路１８の出力はＮＡＮＤ回路１５およびイ
ンバータ回路２０に入力され、インバータ回路１９，２
０の出力は、それぞれ出力端子５９に接続されたＰ形Ｍ
ＯＳトランジスタ２１およびＮ形ＭＯＳトランジスタ２
２のゲートに接続されている。
ッファ回路の一例である。入力端子５８はＮＡＮＤ回路
１５およびＮＯＲ回路１６のゲートに接続され、ＮＡＮ
Ｄ回路１５の出力はインバータ回路１７に入力されてい
る。また、ＮＯＲ回路１６の出力はインバータ回路１８
に入力され、インバータ回路１７の出力はＮＯＲ回路１
６おびインバータ回路１９に入力されている。さらに、
インバータ回路１８の出力はＮＡＮＤ回路１５およびイ
ンバータ回路２０に入力され、インバータ回路１９，２
０の出力は、それぞれ出力端子５９に接続されたＰ形Ｍ
ＯＳトランジスタ２１およびＮ形ＭＯＳトランジスタ２
２のゲートに接続されている。
【０００７】入力端子５８の状態値が“０”から“１”
に変化する場合、まずＮＯＲ回路１６の出力が状態値
“１”から“０”に変化するとともに、インバータ回路
１８の出力が状態値“０”から“１”に変化する。それ
によって、ＮＡＮＤ回路１５の出力状態値は“１”から
“０”に変化し、インバータ回路１７の出力状態値は
“０”から“１”に変化する。従って、Ｐ形ＭＯＳトラ
ンジスタ２１およびＮ形ＭＯＳトランジスタ２２のゲー
トに接続された２つのインバータ回路１９，２０は、イ
ンバータ回路出力状態値が先に“１”から“０”に変化
し、その後にインバータ回路１９の出力状態値が“１”
から“０”に変化するよう構成されている。
に変化する場合、まずＮＯＲ回路１６の出力が状態値
“１”から“０”に変化するとともに、インバータ回路
１８の出力が状態値“０”から“１”に変化する。それ
によって、ＮＡＮＤ回路１５の出力状態値は“１”から
“０”に変化し、インバータ回路１７の出力状態値は
“０”から“１”に変化する。従って、Ｐ形ＭＯＳトラ
ンジスタ２１およびＮ形ＭＯＳトランジスタ２２のゲー
トに接続された２つのインバータ回路１９，２０は、イ
ンバータ回路出力状態値が先に“１”から“０”に変化
し、その後にインバータ回路１９の出力状態値が“１”
から“０”に変化するよう構成されている。
【０００８】そのため、Ｎ形ＭＯＳトランジスタ２２が
オフ状態になってからＰ形ＭＯＳトランジスタ２１はオ
ン状態となり、出力端子５９の状態値が変化する過渡状
態において、Ｐ形ＭＯＳトランジスタ２１およびＮ形Ｍ
ＯＳトランジスタ２２を流れる貫通電流を低減させるこ
とが可能である。また同様に、入力端子５８の状態値が
“１”から“０”に変化する場合、ＮＡＮＤ回路１５の
出力状態値が“０”から“１”に変化することによっ
て、ＮＯＲ回路１６の出力状態値が“０”から“１”に
変化する。このため、Ｐ形ＭＯＳトランジスタ２１がオ
フ状態になってからＮ形ＭＯＳトランジスタ２２はオン
状態となり、出力端子５９の状態値が変化する過渡状態
において、Ｐ形ＭＯＳトランジスタ２１およびＮ形ＭＯ
Ｓトランジスタ２２を流れる貫通電流を低減させること
が可能である。
オフ状態になってからＰ形ＭＯＳトランジスタ２１はオ
ン状態となり、出力端子５９の状態値が変化する過渡状
態において、Ｐ形ＭＯＳトランジスタ２１およびＮ形Ｍ
ＯＳトランジスタ２２を流れる貫通電流を低減させるこ
とが可能である。また同様に、入力端子５８の状態値が
“１”から“０”に変化する場合、ＮＡＮＤ回路１５の
出力状態値が“０”から“１”に変化することによっ
て、ＮＯＲ回路１６の出力状態値が“０”から“１”に
変化する。このため、Ｐ形ＭＯＳトランジスタ２１がオ
フ状態になってからＮ形ＭＯＳトランジスタ２２はオン
状態となり、出力端子５９の状態値が変化する過渡状態
において、Ｐ形ＭＯＳトランジスタ２１およびＮ形ＭＯ
Ｓトランジスタ２２を流れる貫通電流を低減させること
が可能である。
【０００９】上述した従来の出力バッファ回路を形成す
る半導体集積回路の得失は、下記のように要約される。
図２の場合には、出力信号の状態が変化する際に貫通電
流が流れやすく、消費電力の増大を招く。図３の場合に
は、入力信号波形，電源，電圧，温度などの条件によっ
て、入力信号を受ける２つのインバータ回路の各ＭＯＳ
トランジスタのゲート幅を調整することにより、貫通電
流を確実に低減させることができない。図４の場合に
は、少なくとも１８個のＭＯＳトランジスタを必要とす
る。
る半導体集積回路の得失は、下記のように要約される。
図２の場合には、出力信号の状態が変化する際に貫通電
流が流れやすく、消費電力の増大を招く。図３の場合に
は、入力信号波形，電源，電圧，温度などの条件によっ
て、入力信号を受ける２つのインバータ回路の各ＭＯＳ
トランジスタのゲート幅を調整することにより、貫通電
流を確実に低減させることができない。図４の場合に
は、少なくとも１８個のＭＯＳトランジスタを必要とす
る。
【００１０】
【発明が解決しようとする課題】解決しようとする問題
は、いずれの回路も、その構成上、半導体集積回路にお
ける出力バッファ回路に対して、貫通電流の増大、ある
いは素子数の増大を招くという点である。
は、いずれの回路も、その構成上、半導体集積回路にお
ける出力バッファ回路に対して、貫通電流の増大、ある
いは素子数の増大を招くという点である。
【００１１】
【課題を解決するための手段】本発明による出力バッフ
ァ回路は、入力端子は、第１のＰ形ＭＯＳトランジスタ
と第１のＮ形ＭＯＳトランジスタの各ゲートに接続さ
れ、前記第１のＰ形ＭＯＳトランジスタのドレーンは、
第２のＮ形ＭＯＳトランジタのドレーン，第２のＰ形Ｍ
ＯＳトランジスタのソース，第４のＰ形ＭＯＳトランジ
スタおよび第３のＮ形ＭＯＳトランジスタの各ゲートに
接続され、前記第１のＮ形ＭＯＳトランジスタのドレー
ンは、前記第２のＮ形ＭＯＳトランジスタのソース，前
記第２のＰ形ＭＯＳトランジスタのドレーン，第３のＰ
形ＭＯＳトランジスタおよび第４のＮ形ＭＯＳトランジ
スタの各ゲートに接続され、前記第３のＰ形ＭＯＳトラ
ンジスタおよび前記第３のＮ形ＭＯＳトランジスタの各
ドレーンは、相互に接続されるとともに前記第２のＰ形
ＭＯＳトランジスタおよび前記第２のＮ形ＭＯＳトラン
ジスタの各ゲートに接続され、前記第１，第３および第
４のＰ形ＭＯＳトランジスタの各ソースは、電源に、前
記第１，第３および第４のＮ形ＭＯＳトランジスタの各
ソースは、共通接地電点にそれぞれ接続され、前記第４
のＰ形ＭＯＳトランジスタおよび前記第４のＮ形ＭＯＳ
トランジスタの各ドレーンは、相互に接続されて出力端
子として構成されたものである。
ァ回路は、入力端子は、第１のＰ形ＭＯＳトランジスタ
と第１のＮ形ＭＯＳトランジスタの各ゲートに接続さ
れ、前記第１のＰ形ＭＯＳトランジスタのドレーンは、
第２のＮ形ＭＯＳトランジタのドレーン，第２のＰ形Ｍ
ＯＳトランジスタのソース，第４のＰ形ＭＯＳトランジ
スタおよび第３のＮ形ＭＯＳトランジスタの各ゲートに
接続され、前記第１のＮ形ＭＯＳトランジスタのドレー
ンは、前記第２のＮ形ＭＯＳトランジスタのソース，前
記第２のＰ形ＭＯＳトランジスタのドレーン，第３のＰ
形ＭＯＳトランジスタおよび第４のＮ形ＭＯＳトランジ
スタの各ゲートに接続され、前記第３のＰ形ＭＯＳトラ
ンジスタおよび前記第３のＮ形ＭＯＳトランジスタの各
ドレーンは、相互に接続されるとともに前記第２のＰ形
ＭＯＳトランジスタおよび前記第２のＮ形ＭＯＳトラン
ジスタの各ゲートに接続され、前記第１，第３および第
４のＰ形ＭＯＳトランジスタの各ソースは、電源に、前
記第１，第３および第４のＮ形ＭＯＳトランジスタの各
ソースは、共通接地電点にそれぞれ接続され、前記第４
のＰ形ＭＯＳトランジスタおよび前記第４のＮ形ＭＯＳ
トランジスタの各ドレーンは、相互に接続されて出力端
子として構成されたものである。
【００１２】
【実施例】次に、本発明について図面を参照して詳細に
説明する。図１は、本発明による出力バッファ回路の一
実施例を示すブロック図である。図１において、１は第
１のＰ形ＭＯＳトランジスタ，５は第１のＮ形ＭＯＳト
ランジスタ，２は第２のＮ形ＭＯＳトランジスタ，３は
第２のＰ形ＭＯＳトランジスタ，２は第３のＰ形ＭＯＳ
トランジスタ，６は第３のＮ形ＭＯＳトランジスタ，４
は第４のＰ形ＭＯＳトランジスタ，８は第４のＮ形ＭＯ
Ｓトランジスタである。出力バッファ回路は、シリコン
半導体集積回路基板上に集積化して構成されている。
説明する。図１は、本発明による出力バッファ回路の一
実施例を示すブロック図である。図１において、１は第
１のＰ形ＭＯＳトランジスタ，５は第１のＮ形ＭＯＳト
ランジスタ，２は第２のＮ形ＭＯＳトランジスタ，３は
第２のＰ形ＭＯＳトランジスタ，２は第３のＰ形ＭＯＳ
トランジスタ，６は第３のＮ形ＭＯＳトランジスタ，４
は第４のＰ形ＭＯＳトランジスタ，８は第４のＮ形ＭＯ
Ｓトランジスタである。出力バッファ回路は、シリコン
半導体集積回路基板上に集積化して構成されている。
【００１３】図１において、入力端子５２は第１のＰ形
ＭＯＳトランジスタ１と第１のＮ形ＭＯＳトランジスタ
５の各ゲートに接続され、第１のＰ形ＭＯＳトランジス
タ１のドレーンは第２のＮ形ＭＯＳトランジスタ７のド
レーン，第２のＰ形ＭＯＳトランジスタ３のソース，第
４のＰ形ＭＯＳトランジスタ４および第３のＮ形ＭＯＳ
トランジスタ６の各ゲートに接続されている。第１のＮ
形ＭＯＳトランジスタ５のドレーンは第２のＮ形ＭＯＳ
トランジスタ７のソース，第２のＰ形ＭＯＳトランジス
タ３のドレーン，第３のＰ形ＭＯＳトランジスタ２およ
び第４のＮ形ＭＯＳトランジスタ８の各ゲートに接続さ
れている。
ＭＯＳトランジスタ１と第１のＮ形ＭＯＳトランジスタ
５の各ゲートに接続され、第１のＰ形ＭＯＳトランジス
タ１のドレーンは第２のＮ形ＭＯＳトランジスタ７のド
レーン，第２のＰ形ＭＯＳトランジスタ３のソース，第
４のＰ形ＭＯＳトランジスタ４および第３のＮ形ＭＯＳ
トランジスタ６の各ゲートに接続されている。第１のＮ
形ＭＯＳトランジスタ５のドレーンは第２のＮ形ＭＯＳ
トランジスタ７のソース，第２のＰ形ＭＯＳトランジス
タ３のドレーン，第３のＰ形ＭＯＳトランジスタ２およ
び第４のＮ形ＭＯＳトランジスタ８の各ゲートに接続さ
れている。
【００１４】第３のＰ形ＭＯＳトランジスタ２および第
３のＮ形ＭＯＳトランジスタ６の各ドレーンは相互に接
続されている。この相互接続点は、第２のＰ形ＭＯＳト
ランジスタ３および第２のＮ形ＭＯＳトランジスタ７の
各ゲートに接続されている。第１のＰ形ＭＯＳトランジ
スタ１，第３のＰ形ＭＯＳトランジスタ２および第４の
Ｐ形ＭＯＳトランジスタ４のソースは電源に接続されて
いる。第１のＮ形ＭＯＳトランジスタ５，第３のＮ形Ｍ
ＯＳトランジスタ６および第４のＮ形ＭＯＳトランジス
タ８のソースは共通接地電位点にそれぞれ接続されてい
る。第４のＰ形ＭＯＳトランジスタ４および第４のＮ形
ＭＯＳトランジスタ８の各ドレーンはともに出力端子５
３に接続されている。
３のＮ形ＭＯＳトランジスタ６の各ドレーンは相互に接
続されている。この相互接続点は、第２のＰ形ＭＯＳト
ランジスタ３および第２のＮ形ＭＯＳトランジスタ７の
各ゲートに接続されている。第１のＰ形ＭＯＳトランジ
スタ１，第３のＰ形ＭＯＳトランジスタ２および第４の
Ｐ形ＭＯＳトランジスタ４のソースは電源に接続されて
いる。第１のＮ形ＭＯＳトランジスタ５，第３のＮ形Ｍ
ＯＳトランジスタ６および第４のＮ形ＭＯＳトランジス
タ８のソースは共通接地電位点にそれぞれ接続されてい
る。第４のＰ形ＭＯＳトランジスタ４および第４のＮ形
ＭＯＳトランジスタ８の各ドレーンはともに出力端子５
３に接続されている。
【００１５】次に、このように接続された出力バッファ
回路の動作について説明する。まず、入力端子５２の状
態値が“０”から“１”に変化するものとする。この
時、第１のＮ形ＭＯＳトランジスタ５がオン状態にな
り、信号線１０３上の信号状態値は“０”になる。従っ
て、第４のＮ形ＭＯＳトランジスタ８はオフ状態にな
り、第３のＰ形ＭＯＳトランジスタ２はオン状態になっ
て、信号線１０４上の信号状態値は“１”になる。この
とき、第２のＰ形ＭＯＳトランジスタ３がオフ状態、第
２のＮ形ＭＯＳトランジスタ７がオン状態になる。
回路の動作について説明する。まず、入力端子５２の状
態値が“０”から“１”に変化するものとする。この
時、第１のＮ形ＭＯＳトランジスタ５がオン状態にな
り、信号線１０３上の信号状態値は“０”になる。従っ
て、第４のＮ形ＭＯＳトランジスタ８はオフ状態にな
り、第３のＰ形ＭＯＳトランジスタ２はオン状態になっ
て、信号線１０４上の信号状態値は“１”になる。この
とき、第２のＰ形ＭＯＳトランジスタ３がオフ状態、第
２のＮ形ＭＯＳトランジスタ７がオン状態になる。
【００１６】このため信号線１０２上の信号状態値は
“０”になって、第４のＰ形ＭＯＳトランジスタ４はオ
ン状態となる。回路動作上、第４のＮ形ＭＯＳトランジ
スタ８がオフ状態となった後に、第４のＰ形ＭＯＳトラ
ンジスタ４がオン状態となる。従って、出力端子５３の
状態値が“０”から“１”に変化する際、第４のＰ形Ｍ
ＯＳトランジスタ４と第４のＮ形ＭＯＳトランジスタ８
とが同時にオン状態となることによる貫通電流を低減す
ることができる。
“０”になって、第４のＰ形ＭＯＳトランジスタ４はオ
ン状態となる。回路動作上、第４のＮ形ＭＯＳトランジ
スタ８がオフ状態となった後に、第４のＰ形ＭＯＳトラ
ンジスタ４がオン状態となる。従って、出力端子５３の
状態値が“０”から“１”に変化する際、第４のＰ形Ｍ
ＯＳトランジスタ４と第４のＮ形ＭＯＳトランジスタ８
とが同時にオン状態となることによる貫通電流を低減す
ることができる。
【００１７】次に、入力端子５２の状態値が“１”から
“０”に変化するものとする。このとき、第１のＰ形Ｍ
ＯＳトランジスタ１がオン状態になり、信号線１０２上
の信号状態値は“１”になる。従って、第４のＰ形ＭＯ
Ｓトランジスタ４はオフ状態，第３のＮ形ＭＯＳトラン
ジスタ６はオン状態になる。このため、信号線１０４上
の信号状態値は“０”になり、第２のＮ形ＭＯＳトラン
ジスタ７がオフ状態，第２のＰ形ＭＯＳトランジスタ３
がオン状態になる。
“０”に変化するものとする。このとき、第１のＰ形Ｍ
ＯＳトランジスタ１がオン状態になり、信号線１０２上
の信号状態値は“１”になる。従って、第４のＰ形ＭＯ
Ｓトランジスタ４はオフ状態，第３のＮ形ＭＯＳトラン
ジスタ６はオン状態になる。このため、信号線１０４上
の信号状態値は“０”になり、第２のＮ形ＭＯＳトラン
ジスタ７がオフ状態，第２のＰ形ＭＯＳトランジスタ３
がオン状態になる。
【００１８】このため、信号線１０３上の信号状態値は
“１”になってＰ形ＭＯＳトランジスタ４はオン状態と
なる。回路動作上、第４のＰ形ＭＯＳトランジスタ４が
オフ状態となった後に第４のＮ形ＭＯＳトランジスタ８
がオン状態となる。従って、出力端子５３の状態値が
“１”から“０”に変化する際、第４のＰ形ＭＯＳトラ
ンジスタ４と第４のＮ形ＭＯＳトランジスタ８とが同時
にオン状態となることによる貫通電流を低減することが
できる。
“１”になってＰ形ＭＯＳトランジスタ４はオン状態と
なる。回路動作上、第４のＰ形ＭＯＳトランジスタ４が
オフ状態となった後に第４のＮ形ＭＯＳトランジスタ８
がオン状態となる。従って、出力端子５３の状態値が
“１”から“０”に変化する際、第４のＰ形ＭＯＳトラ
ンジスタ４と第４のＮ形ＭＯＳトランジスタ８とが同時
にオン状態となることによる貫通電流を低減することが
できる。
【００１９】
【発明の効果】以上説明したように、本発明は４個のＰ
形ＭＯＳトランジスタおよび４個のＮ形ＭＯＳトランジ
スタで構成することができるため、貫通電流を低減させ
ながら、従来に比べて少ない素子数で出力バッファ回路
を構成することができ、半導体集積回路の低消費電力化
と高密度化とを同時に実現することができる利点があ
る。
形ＭＯＳトランジスタおよび４個のＮ形ＭＯＳトランジ
スタで構成することができるため、貫通電流を低減させ
ながら、従来に比べて少ない素子数で出力バッファ回路
を構成することができ、半導体集積回路の低消費電力化
と高密度化とを同時に実現することができる利点があ
る。
【図１】本発明による出力バッファ回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】従来技術による出力バッファ回路の第１の実例
を示すブロック図である。
を示すブロック図である。
【図３】従来技術による出力バッファ回路の第２の実例
を示すブロック図である。
を示すブロック図である。
【図４】従来技術による出力バッファ回路の第３の実例
を示すブロック図である。
を示すブロック図である。
１〜４，１３，２１ Ｐ形ＭＯＳトランジスタ ５〜８，１４，２２ Ｎ形ＭＯＳトランジスタ ９〜１２，１７〜２０ インバータ回路 １５ ＮＡＮＤ回路 １６ ＮＯＲ回路 ５２，５４，５６，５８ 入力端子 ５３，５５，５７，５９ 出力端子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−169121（ＪＰ，Ａ) 特開 平３−60521（ＪＰ，Ａ) 特開 平３−34622（ＪＰ，Ａ) 特開 平１−309414（ＪＰ，Ａ) 特開 平１−176117（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/16
Claims (1)
- 【請求項１】 入力端子は、第１のＰ形ＭＯＳトランジ
スタと第１のＮ形ＭＯＳトランジスタの各ゲートに接続
され、 前記第１のＰ形ＭＯＳトランジスタのドレーンは、第２
のＮ形ＭＯＳトランジタのドレーン，第２のＰ形ＭＯＳ
トランジスタのソース，第４のＰ形ＭＯＳトランジスタ
および第３のＮ形ＭＯＳトランジスタの各ゲートに接続
され、 前記第１のＮ形ＭＯＳトランジスタのドレーンは、前記
第２のＮ形ＭＯＳトランジスタのソース，前記第２のＰ
形ＭＯＳトランジスタのドレーン，第３のＰ形ＭＯＳト
ランジスタおよび第４のＮ形ＭＯＳトランジスタの各ゲ
ートに接続され、 前記第３のＰ形ＭＯＳトランジスタお
よび前記第３のＮ形ＭＯＳトランジスタの各ドレーン
は、相互に接続されるとともに前記第２のＰ形ＭＯＳト
ランジスタおよび前記第２のＮ形ＭＯＳトランジスタの
各ゲートに接続され、 前記第１，第３および第４のＰ形ＭＯＳトランジスタの
各ソースは、電源に 、前記第１，第３および第４のＮ形
ＭＯＳトランジスタの各ソースは、共通接地電点にそれ
ぞれ接続され、 前記第４のＰ形ＭＯＳトランジスタおよび前記第４のＮ
形ＭＯＳトランジスタの各ドレーンは、相互に接続され
て出力端子として構成されたことを特徴とする 出力バッ
ファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8464192A JP2845665B2 (ja) | 1992-03-06 | 1992-03-06 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8464192A JP2845665B2 (ja) | 1992-03-06 | 1992-03-06 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05252011A JPH05252011A (ja) | 1993-09-28 |
| JP2845665B2 true JP2845665B2 (ja) | 1999-01-13 |
Family
ID=13836322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8464192A Expired - Lifetime JP2845665B2 (ja) | 1992-03-06 | 1992-03-06 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845665B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3335820B2 (ja) * | 1995-11-14 | 2002-10-21 | 川崎マイクロエレクトロニクス株式会社 | Ｄａコンバータ |
-
1992
- 1992-03-06 JP JP8464192A patent/JP2845665B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05252011A (ja) | 1993-09-28 |
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