JP2674910B2 - スリーステートバッファ回路 - Google Patents
スリーステートバッファ回路Info
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- JP2674910B2 JP2674910B2 JP3242227A JP24222791A JP2674910B2 JP 2674910 B2 JP2674910 B2 JP 2674910B2 JP 3242227 A JP3242227 A JP 3242227A JP 24222791 A JP24222791 A JP 24222791A JP 2674910 B2 JP2674910 B2 JP 2674910B2
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Description
【０００１】
【産業上の利用分野】本発明はスリーステートバッファ
回路に関し、特にデータバス等のバスラインを共用する
ときにバスドライバとして用いたり集積回路の信号出力
部に用いる出力スリーステートバッファ回路に関する。
回路に関し、特にデータバス等のバスラインを共用する
ときにバスドライバとして用いたり集積回路の信号出力
部に用いる出力スリーステートバッファ回路に関する。
【０００２】
【従来の技術】従来、この種のスリーステートバッファ
回路は、図２に示す様な回路が用いられて来た。図２に
おいて、入力信号Ｄは、インバータ１１を通し、２ＮＡ
ＮＤゲート１３及び２ＮＯＲゲート１２へ入力され、２
ＮＡＮＤゲート１３及び２ＮＯＲゲート１２のもう一方
の入力は、制御信号ＣＮＴＲＬが２ＮＡＮＤゲート１
３、制御信号の反転ＣＮＴＲＬ（インバータ１６を介し
たことによる）が２ＮＯＲゲート１２へそれぞれ入力さ
れる。２ＮＡＮＤゲート１３，２ＮＯＲゲート１２の出
力は、それぞれインバータ１５，１４へ入力され、その
出力はソース電源電圧ＶＤＤのＰ型ＭＯＳトランジスタ
ＴＰとソースがＧＮＤのＮ型ＭＯＳトランジスタＴＮへ
入力され、ＭＯＳトランジスタＴＰ−ＴＮのドレインが
出力バッファの出力Ｏｕｔ端子となる。
回路は、図２に示す様な回路が用いられて来た。図２に
おいて、入力信号Ｄは、インバータ１１を通し、２ＮＡ
ＮＤゲート１３及び２ＮＯＲゲート１２へ入力され、２
ＮＡＮＤゲート１３及び２ＮＯＲゲート１２のもう一方
の入力は、制御信号ＣＮＴＲＬが２ＮＡＮＤゲート１
３、制御信号の反転ＣＮＴＲＬ（インバータ１６を介し
たことによる）が２ＮＯＲゲート１２へそれぞれ入力さ
れる。２ＮＡＮＤゲート１３，２ＮＯＲゲート１２の出
力は、それぞれインバータ１５，１４へ入力され、その
出力はソース電源電圧ＶＤＤのＰ型ＭＯＳトランジスタ
ＴＰとソースがＧＮＤのＮ型ＭＯＳトランジスタＴＮへ
入力され、ＭＯＳトランジスタＴＰ−ＴＮのドレインが
出力バッファの出力Ｏｕｔ端子となる。
【０００３】次に動作について説明する。制御信号ＣＮ
ＴＲＬが、ハイレベル（以下“Ｈ”と称す）のとき、２
ＮＡＮＤゲート１３の入力に“Ｈ”が入力され、２ＮＯ
Ｒゲート１２の入力には制御信号の反転であるロウレベ
ル（以下“Ｌ”と称す）が入力されるから、図２のゲー
ト入力Ａ，Ｂには入力信号の反転が出力される。
ＴＲＬが、ハイレベル（以下“Ｈ”と称す）のとき、２
ＮＡＮＤゲート１３の入力に“Ｈ”が入力され、２ＮＯ
Ｒゲート１２の入力には制御信号の反転であるロウレベ
ル（以下“Ｌ”と称す）が入力されるから、図２のゲー
ト入力Ａ，Ｂには入力信号の反転が出力される。
【０００４】入力信号Ｄが“Ｌ”のとき、２ＮＡＮＤゲ
ート１３の入力は前記制御信号ＣＮＴＲＬの“Ｈ”と入
力信号Ｄの反転レベル“Ｈ”が入力されるから、前記入
力Ｂのレベルは“Ｈ”となる。また、２ＮＯＲゲート１
２の入力は前記制御信号のレベル“Ｌ”と、入力信号Ｄ
の反転レベル“Ｈ”とが入力されるから、前記Ａ点のレ
ベルは“Ｈ”となる。
ート１３の入力は前記制御信号ＣＮＴＲＬの“Ｈ”と入
力信号Ｄの反転レベル“Ｈ”が入力されるから、前記入
力Ｂのレベルは“Ｈ”となる。また、２ＮＯＲゲート１
２の入力は前記制御信号のレベル“Ｌ”と、入力信号Ｄ
の反転レベル“Ｈ”とが入力されるから、前記Ａ点のレ
ベルは“Ｈ”となる。
【０００５】よって、前記Ｂ点の“Ｈ”レベルがＮ型Ｍ
ＯＳトランジスタＴＮをオンし、出力に“Ｌ”を伝え
る。次に、入力信号Ｄが“Ｈ”のとき、２ＮＯＲゲート
１２及び２ＮＡＮＤゲート１３の入力には“Ｌ”が入力
される。ゲート入力Ａのレベルは、２ＮＯＲゲート１２
の入力が入力信号Ｄの反転レベル“Ｌ”と制御信号ＣＮ
ＴＲＬの反転レベル“Ｌ”とが入力されることから
“Ｌ”となる。
ＯＳトランジスタＴＮをオンし、出力に“Ｌ”を伝え
る。次に、入力信号Ｄが“Ｈ”のとき、２ＮＯＲゲート
１２及び２ＮＡＮＤゲート１３の入力には“Ｌ”が入力
される。ゲート入力Ａのレベルは、２ＮＯＲゲート１２
の入力が入力信号Ｄの反転レベル“Ｌ”と制御信号ＣＮ
ＴＲＬの反転レベル“Ｌ”とが入力されることから
“Ｌ”となる。
【０００６】また、２ＮＡＮＤゲート１２の入力は入力
信号Ｄの反転レベル“Ｌ”と制御信号ＣＮＴＲＬのレベ
ル“Ｈ”とが入力され、ゲート入力Ｂのレベルは“Ｌ”
となる。よって、ゲート入力Ａの“Ｌ”レベルがゲート
信号となっているＭＯＳトランジスタＴＰがオンし、出
力に“Ｈ”レベルを伝える。
信号Ｄの反転レベル“Ｌ”と制御信号ＣＮＴＲＬのレベ
ル“Ｈ”とが入力され、ゲート入力Ｂのレベルは“Ｌ”
となる。よって、ゲート入力Ａの“Ｌ”レベルがゲート
信号となっているＭＯＳトランジスタＴＰがオンし、出
力に“Ｈ”レベルを伝える。
【０００７】制御信号ＣＮＴＲＬが“Ｌ”のとき、２Ｎ
ＡＮＤゲート１３の入力に“Ｌ”及び２ＮＯＲゲート１
２の入力に制御信号の反転レベル“Ｈ”が入力されるか
ら、ゲート入力Ａが“Ｈ”，ゲート入力Ｂが“Ｌ”とな
り、それぞれがゲート入力となっているトランジスタＴ
Ｐ，ＴＮともにオフし、出力はハイインピーダンスとな
る。
ＡＮＤゲート１３の入力に“Ｌ”及び２ＮＯＲゲート１
２の入力に制御信号の反転レベル“Ｈ”が入力されるか
ら、ゲート入力Ａが“Ｈ”，ゲート入力Ｂが“Ｌ”とな
り、それぞれがゲート入力となっているトランジスタＴ
Ｐ，ＴＮともにオフし、出力はハイインピーダンスとな
る。
【０００８】入力信号Ｄが“Ｌ”のとき、２ＮＡＮＤゲ
ート１３の入力は入力信号Ｄの反転レベルの“Ｈ”と制
御信号ＣＮＴＲＬのレベル“Ｌ”とが入力されるから、
ゲート入力Ｂは“Ｌ”となる。
ート１３の入力は入力信号Ｄの反転レベルの“Ｈ”と制
御信号ＣＮＴＲＬのレベル“Ｌ”とが入力されるから、
ゲート入力Ｂは“Ｌ”となる。
【０００９】また、２ＮＯＲゲート１２の入力は、入力
信号Ｄの反転レベル“Ｈ”と制御信号の反転レベル
“Ｈ”とが入力される。ゲート入力Ａは“Ｈ”となるの
で、それぞれがゲートとなっているトランジスタＴＰ，
ＴＮはオフし、出力端子はハイインピーダンスとなる。
信号Ｄの反転レベル“Ｈ”と制御信号の反転レベル
“Ｈ”とが入力される。ゲート入力Ａは“Ｈ”となるの
で、それぞれがゲートとなっているトランジスタＴＰ，
ＴＮはオフし、出力端子はハイインピーダンスとなる。
【００１０】入力信号Ｄが“Ｈ”のとき、２ＮＡＮＤゲ
ート１３の入力は入力信号Ｄの反転レベル“Ｌ”と制御
信号ＣＮＴＲＬのレベル“Ｌ”とが入力されるから、ゲ
ート入力Ｂのレベルは“Ｌ”となる。
ート１３の入力は入力信号Ｄの反転レベル“Ｌ”と制御
信号ＣＮＴＲＬのレベル“Ｌ”とが入力されるから、ゲ
ート入力Ｂのレベルは“Ｌ”となる。
【００１１】また、２ＮＯＲゲート１２の入力は、入力
信号Ｄの反転レベル“Ｌ”と制御信号ＣＮＴＲＬの反転
レベル“Ｈ”とが入力されるから、ゲート入力Ａのレベ
ルは“Ｈ”となり、ゲート入力Ａ及びＢがゲート入力と
なっているトランジスタＴＰ及びＴＮともにオフし、出
力はハイインピーダンスとなる。
信号Ｄの反転レベル“Ｌ”と制御信号ＣＮＴＲＬの反転
レベル“Ｈ”とが入力されるから、ゲート入力Ａのレベ
ルは“Ｈ”となり、ゲート入力Ａ及びＢがゲート入力と
なっているトランジスタＴＰ及びＴＮともにオフし、出
力はハイインピーダンスとなる。
【００１２】
【発明が解決しようとする課題】前述した従来のスリー
ステートバッファ回路は、入力信号Ｄの反転信号を作る
インバータ１１と２ＮＡＮＤゲート１３及び２ＮＯＲゲ
ート１２，またそれぞれの出力を受けてスイッチッグを
早くする２個のインバータ４，５と最終段の２個のＰ，
Ｎ型ＭＯＳトランジスタＴＰ，ＴＮという合計１８個の
ＭＯＳトランジスタから構成される。
ステートバッファ回路は、入力信号Ｄの反転信号を作る
インバータ１１と２ＮＡＮＤゲート１３及び２ＮＯＲゲ
ート１２，またそれぞれの出力を受けてスイッチッグを
早くする２個のインバータ４，５と最終段の２個のＰ，
Ｎ型ＭＯＳトランジスタＴＰ，ＴＮという合計１８個の
ＭＯＳトランジスタから構成される。
【００１３】近年、半導体集積回路において、高集積化
の傾向は著しく、また動作スピードにおいても高速モー
ドの要求があり、素子数を多く必要とする回路において
は障害となる欠点がある。
の傾向は著しく、また動作スピードにおいても高速モー
ドの要求があり、素子数を多く必要とする回路において
は障害となる欠点がある。
【００１４】本発明の目的は、前記欠点を解決し、素子
数を多くしないで済むようにしたスリーステートバッフ
ァ回路を提供することにある。
数を多くしないで済むようにしたスリーステートバッフ
ァ回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明のスリーステート
バッフ回路の構成は、第１の電源と出力となる第１の節
点とに接続された第１のトランジスタと、前記第１の節
点と第２の電源とに接続された第２のトランジスタと、
前記第１の電源と第２の節点とに並列に接続された第
３，第４のトランジスタと、前記第２の電源と第３の節
点とに並列に接続された第５，第６のトランジスタと、
前記第２の節点と前記第３の節点とに並列に接続された
第７，第８のトランジスタと、前記第２の節点と第４の
節点に接続された第９のトランジスタと、前記第４の節
点と前記第２の電源に接続された第１０のトランジスタ
とを含み、前記第１の節点は出力端子となり、前記第２
の節点は前記第１のトランジスタのゲートに接続され、
前記第３の節点は前記第２のトランジスタのゲートに接
続され、前記第４の節点は前記第６，第８のトランジス
タのゲートに接続され、前記第４，第７，第９，第１０
のトランジスタのゲートには制御信号が加えられ、前記
第３，第５のトランジスタのゲートには入力信号が加え
られることを特徴とする。
バッフ回路の構成は、第１の電源と出力となる第１の節
点とに接続された第１のトランジスタと、前記第１の節
点と第２の電源とに接続された第２のトランジスタと、
前記第１の電源と第２の節点とに並列に接続された第
３，第４のトランジスタと、前記第２の電源と第３の節
点とに並列に接続された第５，第６のトランジスタと、
前記第２の節点と前記第３の節点とに並列に接続された
第７，第８のトランジスタと、前記第２の節点と第４の
節点に接続された第９のトランジスタと、前記第４の節
点と前記第２の電源に接続された第１０のトランジスタ
とを含み、前記第１の節点は出力端子となり、前記第２
の節点は前記第１のトランジスタのゲートに接続され、
前記第３の節点は前記第２のトランジスタのゲートに接
続され、前記第４の節点は前記第６，第８のトランジス
タのゲートに接続され、前記第４，第７，第９，第１０
のトランジスタのゲートには制御信号が加えられ、前記
第３，第５のトランジスタのゲートには入力信号が加え
られることを特徴とする。
【００１６】
【実施例】図１は本発明の一実施例のスリーステートバ
ッファ回路を示す回路図である。
ッファ回路を示す回路図である。
【００１７】図１において、本実施例は、Ｐ型ＭＯＳト
ランジスタＴＰ５が節点１と電源電圧ＶＤＤとの間に接
続され、Ｐ型ＭＯＳトランジスタＴＰ１とＰ型ＭＯＳト
ランジスタＴＰ３は節点２と電源電圧ＶＤＤとの間に並
列に接続される。
ランジスタＴＰ５が節点１と電源電圧ＶＤＤとの間に接
続され、Ｐ型ＭＯＳトランジスタＴＰ１とＰ型ＭＯＳト
ランジスタＴＰ３は節点２と電源電圧ＶＤＤとの間に並
列に接続される。
【００１８】Ｎ型ＭＯＳトランジスタＴＮ５は、節点１
と接地（ＧＮＤ）との間にに接続され、Ｎ型ＭＯＳトラ
ンジスタＴＮ２とＮ型ＭＯＳトランジスタＴＮ４とは節
点３とＧＮＤとの間に並列に接続される。
と接地（ＧＮＤ）との間にに接続され、Ｎ型ＭＯＳトラ
ンジスタＴＮ２とＮ型ＭＯＳトランジスタＴＮ４とは節
点３とＧＮＤとの間に並列に接続される。
【００１９】Ｎ型ＭＯＳトランジスタＴＮ１とＰ型ＭＯ
ＳトランジスタＴＰ２とは、節点２と節点３との間に並
列に接続され、Ｐ型ＭＯＳトランジスタＴＰ４は節点４
と節点２との間に接続され、Ｎ型ＭＯＳトランジスタＴ
Ｎ３は節点４とＧＮＤとの間に接続される。
ＳトランジスタＴＰ２とは、節点２と節点３との間に並
列に接続され、Ｐ型ＭＯＳトランジスタＴＰ４は節点４
と節点２との間に接続され、Ｎ型ＭＯＳトランジスタＴ
Ｎ３は節点４とＧＮＤとの間に接続される。
【００２０】節点１は出力Ｏｕｔ端子となり、節点２は
Ｐ型ＭＯＳトランジスタＴＰ５のゲートに入力し、節点
３はＮ型ＭＯＳトランジスタＴＮ５のゲートに入力し、
節点４はＰ型ＭＯＳトランジスタＴＰ２と、Ｎ型ＭＯＳ
トランジスタＴＮ４のゲートにそれぞれ入力する。
Ｐ型ＭＯＳトランジスタＴＰ５のゲートに入力し、節点
３はＮ型ＭＯＳトランジスタＴＮ５のゲートに入力し、
節点４はＰ型ＭＯＳトランジスタＴＰ２と、Ｎ型ＭＯＳ
トランジスタＴＮ４のゲートにそれぞれ入力する。
【００２１】また、制御信号ＣＮＴＲＬは、Ｐ型ＭＯＳ
トランジスタＴＰ３，ＴＰ４とＮ型ＭＯＳトランジスタ
ＴＮ２，ＴＮ３のゲートにそれぞれ入力され、入力信号
Ｄは、Ｐ型ＭＯＳトランジスタＴＰ１とＮ型ＭＯＳトラ
ンジスタＴＮ２に入力される。
トランジスタＴＰ３，ＴＰ４とＮ型ＭＯＳトランジスタ
ＴＮ２，ＴＮ３のゲートにそれぞれ入力され、入力信号
Ｄは、Ｐ型ＭＯＳトランジスタＴＰ１とＮ型ＭＯＳトラ
ンジスタＴＮ２に入力される。
【００２２】本実施例の動作を次に示す。制御信号ＣＮ
ＴＲＬが“Ｈ”のとき、Ｎ型ＭＯＳトランジスタＴＮ
３，ＴＮ１及びＰ型ＭＯＳトランジスタＴＰ２がオン
し、節点２，節点３の間を導通状態となる。
ＴＲＬが“Ｈ”のとき、Ｎ型ＭＯＳトランジスタＴＮ
３，ＴＮ１及びＰ型ＭＯＳトランジスタＴＰ２がオン
し、節点２，節点３の間を導通状態となる。
【００２３】このとき、入力信号Ｄが“Ｌ”であると
き、Ｐ型ＭＯＳトランジスタＴＰ１がオンし、Ｎ型ＭＯ
ＳトランジスタＴＮ２がオフとなり、電源電圧ＶＤＤか
らのレベル“Ｈ”のＮ型ＭＯＳトランジスタＴＮ５のＰ
型ＭＯＳトランジスタＴＰ５に伝え、Ｎ型ＭＯＳトラン
ジスタＴＮ５がオンし、ＧＮＤからのレベル“Ｌ”を出
力する。
き、Ｐ型ＭＯＳトランジスタＴＰ１がオンし、Ｎ型ＭＯ
ＳトランジスタＴＮ２がオフとなり、電源電圧ＶＤＤか
らのレベル“Ｈ”のＮ型ＭＯＳトランジスタＴＮ５のＰ
型ＭＯＳトランジスタＴＰ５に伝え、Ｎ型ＭＯＳトラン
ジスタＴＮ５がオンし、ＧＮＤからのレベル“Ｌ”を出
力する。
【００２４】また入力信号Ｄが“Ｈ”のとき、Ｐ型ＭＯ
ＳトランジスタＴＰ１はオフ、Ｎ型ＭＯＳトランジスタ
ＴＮ２がオンし、ＧＮＤのレベル“Ｌ”をＰ型ＭＯＳト
ランジスタＴＰ５及びＮ型ＭＯＳトランジスタＴＮ５に
伝え、Ｐ型ＭＯＳトランジスタＴＰ５がオンし、電源電
圧ＶＤＤのレベル“Ｈ”を出力する。
ＳトランジスタＴＰ１はオフ、Ｎ型ＭＯＳトランジスタ
ＴＮ２がオンし、ＧＮＤのレベル“Ｌ”をＰ型ＭＯＳト
ランジスタＴＰ５及びＮ型ＭＯＳトランジスタＴＮ５に
伝え、Ｐ型ＭＯＳトランジスタＴＰ５がオンし、電源電
圧ＶＤＤのレベル“Ｈ”を出力する。
【００２５】制御信号ＣＮＴＲＬが“Ｌ”のとき、Ｐ型
ＭＯＳトランジスタＴＰ３，ＴＰ４をオンし、節点２及
び節点４に“Ｈ”を伝え、節点４がゲートとなるＮ型Ｍ
ＯＳトランジスタＴＮ４をオンさせ、ＧＮＤからのレベ
ル“Ｌ”をＮ型ＭＯＳトランジスタＴＮ５のゲートに伝
える。また、前記節点２は“Ｈ”レベルからＰ型ＭＯＳ
トランジスタＴＰ５のゲートに“Ｈ”を伝え、Ｎ型ＭＯ
ＳトランジスタＴＮ５及びＰ型ＭＯＳトランジスタＴＰ
５ともにオフし、入力信号のレベルに関係なく出力はハ
イインピーダンスとなる。
ＭＯＳトランジスタＴＰ３，ＴＰ４をオンし、節点２及
び節点４に“Ｈ”を伝え、節点４がゲートとなるＮ型Ｍ
ＯＳトランジスタＴＮ４をオンさせ、ＧＮＤからのレベ
ル“Ｌ”をＮ型ＭＯＳトランジスタＴＮ５のゲートに伝
える。また、前記節点２は“Ｈ”レベルからＰ型ＭＯＳ
トランジスタＴＰ５のゲートに“Ｈ”を伝え、Ｎ型ＭＯ
ＳトランジスタＴＮ５及びＰ型ＭＯＳトランジスタＴＰ
５ともにオフし、入力信号のレベルに関係なく出力はハ
イインピーダンスとなる。
【００２６】
【発明の効果】以上説明したように、本発明は、従来の
スリーステートバッファ回路に必要とされていた１８個
のＰ，Ｎ型ＭＯＳトランジスタの素子数を例えば１０個
のＰ，Ｎ型ＭＯＳトランジスタにでき、素子数を削減し
てスリーステートバッファ回路を構成することにより、
外部出力バッファやデータバス等のバスラインを共用す
るときに、バスドライバとして用いれば、レイアウトの
面積縮小，ひいては集積度の向上ならびに動作モードに
おいてもスピードの向上を実現できるという効果があ
る。
スリーステートバッファ回路に必要とされていた１８個
のＰ，Ｎ型ＭＯＳトランジスタの素子数を例えば１０個
のＰ，Ｎ型ＭＯＳトランジスタにでき、素子数を削減し
てスリーステートバッファ回路を構成することにより、
外部出力バッファやデータバス等のバスラインを共用す
るときに、バスドライバとして用いれば、レイアウトの
面積縮小，ひいては集積度の向上ならびに動作モードに
おいてもスピードの向上を実現できるという効果があ
る。
【図１】本発明の一実施例のスリーステートバッファ回
路を示す回路図である。
路を示す回路図である。
【図２】従来のスリーステートバッファ回路を示す回路
図である。
図である。
Ａ ソース電源電圧ＶＤＤのＰ型ＭＯＳトランジスタ
のゲート入力 Ｂ ソースＧＮＤのＮ型ＭＯＳトランジスタのゲート
入力 １，２，３，４ 節点 ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４，ＴＰ５ Ｐ型ＭＯ
Ｓトランジスタ ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ４，ＴＮ５ Ｎ型ＭＯ
Ｓトランジスタ
のゲート入力 Ｂ ソースＧＮＤのＮ型ＭＯＳトランジスタのゲート
入力 １，２，３，４ 節点 ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４，ＴＰ５ Ｐ型ＭＯ
Ｓトランジスタ ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ４，ＴＮ５ Ｎ型ＭＯ
Ｓトランジスタ
Claims (2)
- 【請求項１】 第１の電源と出力となる第１の節点とに
接続された第１のトランジスタと、前記第１の節点と第
２の電源とに接続された第２のトランジスタと、前記第
１の電源と第２の節点とに並列に接続された第３，第４
のトランジスタと、前記第２の電源と第３の節点とに並
列に接続された第５，第６のトランジスタと、前記第２
の節点と前記第３の節点とに並列に接続された第７，第
８のトランジスタと、前記第２の節点と第４の節点に接
続された第９のトランジスタと、前記第４の節点と前記
第２の電源に接続された第１０のトランジスタとを含
み、前記第１の節点は出力端子となり、前記第２の節点
は前記第１のトランジスタのゲートに接続され、前記第
３の節点は前記第２のトランジスタのゲートに接続さ
れ、前記第４の節点は前記第６，第８のトランジスタの
ゲートに接続され、前記第４，第７，第９，第１０のト
ランジスタのゲートには制御信号が加えられ、前記第
３，第５のトランジスタのゲートには入力信号が加えら
れることを特徴とするスリーステートバッファ回路。 - 【請求項２】 第１，第３，第４，第８，第９のトラン
ジスタがＰチャネル型であり、第２，第５，第６，第
７，第１０のトランジスタがＮチャネル型である請求項
１記載のスリーステートバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242227A JP2674910B2 (ja) | 1991-09-24 | 1991-09-24 | スリーステートバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242227A JP2674910B2 (ja) | 1991-09-24 | 1991-09-24 | スリーステートバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0581188A JPH0581188A (ja) | 1993-04-02 |
| JP2674910B2 true JP2674910B2 (ja) | 1997-11-12 |
Family
ID=17086128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242227A Expired - Lifetime JP2674910B2 (ja) | 1991-09-24 | 1991-09-24 | スリーステートバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674910B2 (ja) |
-
1991
- 1991-09-24 JP JP3242227A patent/JP2674910B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0581188A (ja) | 1993-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970624 |