JP3533151B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
し、特に消費電力低減機構を有する半導体集積回路に関
する。

【０００２】

【従来の技術】半導体集積回路は、一般的に高速動作、
高集積化が図られているが、近年消費電力を少なくする
ことが求められ、特に論理ゲートを構成する各トランジ
スタに流れるリーク電流の存在により、回路全体として
のリーク電流の総和に起因するスタンバイ時の消費電力
の低減が要求されている。

【０００３】特に、多段バッファを必要とするＣＴＳ
（電流スイッチ）部分、及び消費電力に影響の大きい出
力バッファ部分等に用いる半導体集積回路には、上記ス
タンバイ時の消費電力の低減のための消費電力低減機構
を設けたものが広く用いられる。

【０００４】この種の一般的な従来の第１の半導体集積
回路の消費電力低減機構は、リーク電流は多いが高速動
作に有利な低しきい値のトランジスタにより構成された
インバータ回路等の論理回路から成るバッファ回路と電
源との間に高しきい値のトランジスタによるスイッチ回
路を設け、この高しきい値トランジスタをオフさせるこ
とにより、スタンバイ時のリーク電流を低減する。

【０００５】しかし、この従来の第１の半導体集積回路
の消費電力低減機構は、スタンバイ時におけるリーク電
流しか抑圧できず、動作時には充放電電流とともに貫通
リーク電流（以下貫通電流）が発生してしまうという問
題がある。

【０００６】上記問題の解決を図った、従来のこの種の
消費電力低減機構を設けた半導体集積回路として、例え
ば、特開平１１−３３０３６４号公報（文献１）、ある
いは、特開平１０−２４２８４０号公報（文献２）記載
の従来の第２の半導体集積回路は、トランジスタのソー
スに接続する疑似電源系の配線（以下疑似電源線）の電
位をデータ入力信号のレベルに応じて変化させ、論理ゲ
ートを構成する各トランジスタのＨレベル側およびＬレ
ベル側の電源電位を等しくすることで、貫通電流の発生
を回避する手段を提案している。

【０００７】従来技術の代表として文献２記載の従来の
第２の半導体集積回路を回路図で示す図４を参照する
と、この従来の第２の半導体集積回路は、通常モードの
とき高電位（Ｈレベル）の擬似電源線ＶＤＤ１，ＶＤＤ
２と通常モードのとき低電位（Ｌレベル）の擬似電源線
ＶＳＳ１，ＶＳＳ２と、スタンバイ信号ＳＴＢとデータ
入力信号Ａの供給を受け通常動作モード時及びスタンバ
イモード時の擬似電源線ＶＤＤ１，ＶＤＤ２，ＶＳＳ
１，ＶＳＳ２の各々の電位レベルを制御する制御信号Ｐ
１，Ｐ２，Ｎ１，Ｎ２を出力する擬似電源線制御回路１
０と、擬似電源線ＶＤＤ１，ＶＤＤ２，ＶＳＳ１，ＶＳ
Ｓ２から電源の供給を受け縦続接続された４段のＣＭＯ
Ｓ型のインバータ回路２１〜２４を有し通常モード時に
データ入力信号Ａの供給を受けデータ入力信号Ａと同相
の出力信号Ｅを出力するバッファ回路部２０と、擬似電
源線制御回路１０からの制御信号Ｐ１，Ｐ２の各々の供
給に応答して電源ＶＤＤと疑似電源線ＶＤＤ１，ＶＤＤ
２の各々とを接続するスイッチング用のＰチャネル型の
トランジスタＱ１，Ｑ２と、擬似電源線制御回路１０か
らの制御信号Ｎ１，Ｎ２の各々の供給に応答して電源Ｖ
ＤＤと疑似電源線ＶＤＤ１、ＶＤＤ２の各々とを接続す
るスイッチング用のＮチャネル型のトランジスタＱ３，
Ｑ４と、ソースを疑似信号線ＶＳＳ２にドレインを疑似
電源線ＶＤＤ１にそれぞれ接続しゲートにデータ入力信
号Ａの供給を受けるＮチャネル型のスイッチング用のト
ランジスタＱ５と、ソースを疑似信号線ＶＤＤ２にドレ
インを疑似電源線ＶＳＳ１にそれぞれ接続しゲートにデ
ータ入力信号Ａの供給を受けるＮチャネル型のスイッチ
ング用のトランジスタＱ６とを備える。

【０００８】バッファ回路部２０の奇数段のインバータ
回路２１，２３は、高電位側のＰチャネルトランジスタ
Ｑ２１，Ｑ２５のソースが擬似電源線ＶＤＤ１に、低電
位側のＮチャネルトランジスタＱ２２，Ｑ２６のソース
が擬似電源線ＶＳＳ１にそれぞれ接続されている。

【０００９】偶数段のインバータ回路２２，２４は、高
電位側のＰチャネルトランジスタＱ２３，Ｑ２７のソー
スが擬似電源線ＶＤＤ２に、低電位側のＮチャネルトラ
ンジスタＱ２４，Ｑ２８のソースが擬似電源線ＶＳＳ２
にそれぞれ接続されている。

【００１０】すなわち、擬似電源線ＶＤＤ１，ＶＳＳ１
はインバータ回路２１，２３の構成各トランジスタのソ
ースに接続してこれらインバータ回路２１，２３に電源
を供給し、一方、擬似電源線ＶＤＤ２，ＶＳＳ２はイン
バータ回路２２，２４の構成各トランジスタのソースに
接続してこれらインバータ回路２２，２４に電源を供給
している。

【００１１】次に、図４及び通常モードとスタンバイモ
ード時における各信号のレベルを真理値表で示す表１を
参照して、従来の半導体集積回路の動作について説明す
ると、まず、通常動作モード時には、スタンバイ信号Ｓ
ＴＢのレベルをＬ（０）レベルとする。

【００１２】擬似電源線制御回路１０は制御信号Ｐ１，
Ｐ２，Ｎ１，Ｎ２により、データ入力信号Ａのレベルに
応じて疑似電源線ＶＤＤ１，ＶＤＤ２，ＶＳＳ１，ＶＳ
Ｓ２の各々の電位を以下のように制御する。

【００１３】すなわち、データ入力信号ＡがＬレベル
（０）の場合は、バッファ回路２０の各インバータ２１
〜２４の出力Ｂ，Ｃ，Ｄ，Ｅはそれぞれ、Ｈ，Ｌ，Ｈ，
Ｌ各レベルとなる。制御信号Ｐ１をＬレベルとして疑似
電源線ＶＤＤ１の電位を電圧ＶＤＤに、制御信号Ｐ２を
Ｈレベルとして疑似電源線ＶＤＤ２の電位をフローテン
グ状態の電位例えばＶＤＤ／２（以下説明の便宜上、こ
のフローテング状態の電位をＶＤＤ／２とする）に、制
御信号Ｎ１をＬレベルとして疑似電源線ＶＳＳ１の電位
をＶＤＤ／２に、制御信号Ｎ２をＨレベルとして疑似電
源線ＶＳＳ２の電位を電圧ＶＳＳに設定する。

【００１４】

【表１】

【００１５】また、データ入力信号ＡがＬレベルである
ので、スイッチトランジスタＱ５がオン状態となり、フ
ローテング状態の疑似電源線ＶＤＤ２，ＶＳＳ１を短絡
する。

【００１６】従って、Ｈレベルを出力する奇数段のイン
バータ２１，２３は高電位側でアクティブ動作するＰチ
ャネルトランジスタＱ２１，Ｑ２５のソースに供給され
る疑似電源線ＶＤＤ１の電位はＶＤＤであり、低電位側
で非アクティブ動作のＮチャネルトランジスタＱ２２，
Ｑ２６のソースに供給される疑似電源線ＶＳＳ１の電位
はＶＤＤ／２であり、一方、Ｌレベルを出力する偶数段
のインバータ２２，２４は高電位側で非アクティブ動作
のＰチャネルトランジスタＱ２３，Ｑ２７のソースに供
給される疑似電源線ＶＤＤ２の電位はＶＤＤ／２であ
り、低電位側でアクティブ動作するＮチャネルトランジ
スタＱ２４，Ｑ２８のソースに供給される疑似電源線Ｖ
ＳＳ２の電位はＶＳＳである。

【００１７】次に、データ入力信号ＡがＨレベル（１）
の場合は、バッファ回路２０の各インバータ２１〜２４
の出力Ｂ，Ｃ，Ｄ，Ｅはそれぞれ、Ｌ，Ｈ，Ｌ，Ｈ各レ
ベルとなる。制御信号Ｐ１をＨレベルとして疑似電源線
ＶＤＤ１の電位を電圧ＶＤＤ／２に、制御信号Ｐ２をＬ
レベルとして疑似電源線ＶＤＤ２の電位をＶＤＤに、制
御信号Ｎ１をＨレベルとして疑似電源線ＶＳＳ１の電位
を電圧ＶＳＳに、制御信号Ｎ２をＬレベルとして疑似電
源線ＶＳＳ２の電位をＶＤＤ／２に設定する。

【００１８】また、データ入力信号ＡがＨレベルである
ので、スイッチトランジスタＱ６がオン状態となり、フ
ローテング状態の疑似電源線ＶＤＤ１，ＶＳＳ２を短絡
する。

【００１９】従って、各インバータ回路のアクティブ／
非アクティブ各トランジスタとそれらのソースへの供給
電圧との関係は上述とは逆になる。

【００２０】これにより、各インバータ回路の実質的な
供給電圧を低減し、動作時のリーク（貫通）電流を低減
する。

【００２１】次に、スタンバイモード時には、スタンバ
イ信号ＳＴＢのレベルをＨ（１）レベルとする。

【００２２】この場合は、擬似電源線制御回路１０は制
御信号Ｐ１，Ｐ２をＨレベルとし、トランジスタＱ１，
Ｑ２をオフ状態とする。従って電源ＶＤＤと疑似電源線
ＶＤＤ１，ＶＤＤ２との間の電流パスは切断され、疑似
電源線ＶＤＤ１，ＶＤＤ２はフローテング状態となる。
従ってスタンバイ時のリーク電流を低減できる。

【００２３】しかし、この従来の半導体集積回路は、上
述したように、インバータ回路の動作時にカットオフ
（非アクティブ）となる方のトランジスタのソースに接
続されている疑似電源線は、対応する電源接続用のスイ
ッチトランジスタＱ１，Ｑ３又はＱ３，Ｑ４のいずれか
の組が入力データ信号Ａのレベルに応じてオフとなって
電源から遮断されるフローテング状態となると共に、ス
イッチトランジスタＱ５，Ｑ６のいずれか一方がオンと
なってこれらフローテング状態の疑似電源線を短絡する
動作を行う。

【００２４】その結果、スタンバイ時にＨレベル側の疑
似電源線の一方をＬレベル電位に短絡させる場合、及び
Ｌレベル側の疑似電源線の一方をＨレベル電位に短絡さ
せる場合に、電源接続用のスイッチトランジスタＱ１〜
Ｑ４より先に疑似電源線短絡用のスイッチトランジスタ
Ｑ５，Ｑ６のいずれかがオンになる状態が一時的に発生
し、Ｈレベルの疑似電源線とＬレベルの疑似電源線間に
貫通電流が生じ、消費電力の増大を生じる。

【００２５】さらに、通常モード時でも、データ信号の
レベル値が変化するたびに各疑似電源線の電位がそれぞ
れ変化する構成となっているため、各インバータ回路の
出力信号の電位を供給する疑似電源線へのＨレベル側及
びＬレベル側電位の各々のレベルが安定するまでの遅延
が発生し、接続されるインバータ回路の規模が増大する
ほど高速動作の実現に不利となるという問題もある。

【００２６】

【発明が解決しようとする課題】上述した従来の第１の
半導体集積回路は、スタンバイ時におけるリーク電流し
か抑圧できず、動作時には充放電電流とともに貫通リー
ク電流（以下貫通電流）が発生してしまうという欠点が
あった。

【００２７】上記欠点の解決を図った従来の第２の半導
体集積回路は、インバータ回路の動作時に非アクティブ
となる方のトランジスタのソースに接続されている疑似
電源線は、対応する電源接続用スイッチトランジスタの
組が入力データ信号のレベルに応じてオフとなって電源
から遮断されるフローテング状態となると共に、フロー
テング状態の疑似電源線の短絡用のスイッチトランジス
タのいずれか一方がオンとなってこれらフローテング状
態の疑似電源線を短絡する動作を行うため、スタンバイ
時にＨレベル側の疑似電源線の一方をＬレベル電位に短
絡させる場合及びＬレベル側の疑似電源線の一方をＨレ
ベル電位に短絡させる場合に、電源接続用のスイッチト
ランジスタより先に疑似電源線短絡用スイッチトランジ
スタのいずれか一方ががオンになる状態が一時的に発生
し、Ｈレベル及びＬレベルの各々の疑似電源線間に貫通
電流が生じ、消費電力の増大を生じるという欠点があっ
た。

【００２８】また、通常モード時でも、データ信号のレ
ベル値が変化するたびに各疑似電源線の電位がそれぞれ
変化する構成となっているため、各インバータ回路の出
力信号の電位を供給する疑似電源線へのＨレベル側及び
Ｌレベル側電位の各々のレベルが安定するまでの遅延が
発生し、接続されるインバータ回路の規模が増大するほ
ど高速動作の実現に不利となるという欠点があった。

【００２９】本発明の目的は、上記欠点を解消し、通常
モード時及びスタンバイモード時のいずれにおいても疑
似電源線の電位を安定化し、リーク電流及び貫通電流の
低減を図った消費電力低減機構を有する半導体集積回路
を提供することにある。

【００３０】

【課題を解決するための手段】請求項１記載の発明の半
導体集積回路は、低しきい値の複数の素子により構成さ
れた論理回路を有するバッファ回路と、前記バッファ回
路に直接接続され電源を供給する複数の疑似電源線と、
前記複数の疑似電源線の各々と電源との間に前記バッフ
ァ回路の素子よりしきい値が十分高い高しきい値の素子
から成るスイッチ回路を設け、この高しきい値素子をオ
フさせることにより、待機状態時のリーク電流を低減す
る消費電力低減機構を有する半導体集積回路において、
前記スイッチ回路が、前記高しきい値の素子から成る論
理素子から構成され、待機状態と通常動作状態とを切り
換えるスタンバイモード信号とデータ入力信号との論理
演算により上記複数の疑似電源線の電位を制御する論理
演算回路を有する疑似電源線制御回路を備え、前記疑似
電源線制御回路が、前記通常動作状態の時は前記複数の
疑似電源線の各々の電位をそれぞれ所定電源の電位に固
定し、前記待機状態の時は前記複数の疑似電源線の各々
の電位の変化を前記バッファ回路内の論理回路の内実質
的に非アクティブな方の素子への供給電位のみに限るよ
う制御することを特徴とする半導体集積回路。

【００３１】

【００３２】請求項２記載の発明の半導体集積回路は、
低しきい値の複数の素子により構成された論理回路を有
するバッファ回路部と、前記バッファ回路部に直接接続
され電源を供給する複数の疑似電源線と、前記複数の疑
似電源線の各々と電源との間に前記バッファ回路の素子
よりしきい値が十分高い高しきい値の素子から成るスイ
ッチ回路を設け、この高しきい値素子をオフさせること
により、待機状態時のリーク電流を低減する消費電力低
減機構を有する半導体集積回路において、前記バッファ
回路部が、通常モードのとき高電位の第１及び第２の高
電位擬似電源線及び通常モードのとき低電位の第１及び
第２の低電位擬似電源線から電源の供給を受け縦続接続
された前記低しきい値の素子である低しきい値トランジ
スタから成る複数段のＣＭＯＳ型インバータ回路を備
え、前記待機状態を設定するスタンバイ信号とデータ入
力信号との供給を受けこれらスタンバイ信号とデータ入
力信号との論理演算により前記通常動作時及び待機時の
前記第１及び第２の高電位擬似電源線及び前記第１及び
第２の低電位擬似電源線の各々の電位レベルを制御する
前記高しきい値素子である高しきい値トランジスタから
成る論理演算回路を有して前記スイッチ回路を構成する
擬似電源線制御回路とを備え、前記擬似電源線制御回路
が、前記スタンバイ信号を反転し反転スタンバイ信号を
出力する第１のインバータ回路と、前記データ入力信号
と前記スタンバイ信号との否定論理積対応の第１の電位
を前記第１の高電位擬似電源線に出力するＮＡＮＤゲー
トと、前記データ入力信号と前記反転スタンバイ信号と
の否定論理和対応の第３の電位を前記第１の低電位擬似
電源線に出力するＮＯＲゲートと、前記ＮＯＲゲートの
出力する前記第１の低電位を反転し第２の電位を前記第
２の高電位擬似電源線に出力する第２のインバータ回路
と、前記ＮＡＮＤゲートの出力する前記第１の高電位を
反転し第４の電位を前記第２の低電位擬似電源線に出力
する第３のインバータ回路とを備えることを特徴とする
半導体集積回路。

【００３３】

【００３４】請求項３記載の発明は、請求項２記載の半
導体集積回路において、前記スタンバイ信号が、前記待
機状態に対応するスタンバイモード時にＨレベル、前記
通常動作状態に対応する通常モード時にＬレベルとなる
信号であることを特徴とするものである。

【００３５】請求項４記載の発明は、請求項２記載の半
導体集積回路において、前記ＮＡＮＤゲートと前記ＮＯ
Ｒゲート及び前記第２，第３のインバータ回路が、高電
位電源と低電位電位とから電源の供給を受けて動作し前
記第１，第２の高電位疑似電源線及び前記第１，第２の
低電位疑似電源線の各々に前記第１〜第４の電位をそれ
ぞれ供給することを特徴とするものである。

【００３６】請求項５記載の発明の半導体集積回路は、
低しきい値の複数の素子により構成された論理回路を有
するバッファ回路部と、前記バッファ回路部に直接接続
され電源を供給する複数の疑似電源線と、前記複数の疑
似電源線の各々と電源との間に前記バッファ回路の素子
よりしきい値が十分高い高しきい値の素子から成るスイ
ッチ回路を設け、この高しきい値素子をオフさせること
により、待機状態時のリーク電流を低減する消費電力低
減機構を有する半導体集積回路において、前記バッファ
回路部が、スリーステートバッファ回路を構成し通常モ
ードのとき高電位の第１の高電位擬似電源線及び通常モ
ードのとき低電位の第１の低電位擬似電源線から電源の
供給を受けデータ入力信号と出力を許可するイネーブル
信号及びその反転信号である反転イネーブル信号との供
給を受け第１及び第２のプリバッファ信号を出力するプ
リバッファ回路と、通常モードのとき高電位の第２の高
電位擬似電源線及び通常モードのとき低電位の第２の低
電位擬似電源線から電源の供給を受け前記第１，第２の
プリバッファ信号の供給に応答して出力信号を出力する
出力バッファ回路とを備え、データ入力信号とスタンバ
イ信号と前記イネーブル信号との供給を受け、これらス
タンバイ信号，データ入力信号及びイネーブル信号との
論理演算により前記通常動作時及び待機時の前記第１及
び第２の高電位擬似電源線及び前記第１及び第２の低電
位擬似電源線の各々の電位レベルを制御する前記高しき
い値素子である高しきい値トランジスタから成る論理演
算回路を有して前記スイッチ回路を構成する擬似電源線
制御回路とを備えて構成される。

【００３７】請求項６記載の発明は、請求項５記載の半
導体集積回路において、前記擬似電源線制御回路が、前
記スタンバイ信号を反転し反転スタンバイ信号を出力す
る第１のインバータ回路と、前記イネーブル信号を反転
し反転イネーブル信号を出力する第２のインバータ回路
と、前記データ入力信号と前記スタンバイ信号と前記イ
ネーブル信号との否定論理積対応の第１の電位を前記第
１の高電位擬似電源線に出力する３入力ＮＡＮＤゲート
と、前記データ入力信号と前記反転スタンバイ信号と前
記反転イネーブル信号との否定論理和対応の前記第３の
電位を前記第１の擬似電源線に出力する３入力ＮＯＲゲ
ートと、前記ＮＯＲゲートの出力する前記第１の低電位
を反転し第２の電位を前記第２の高電位擬似電源線に出
力する第３のインバータ回路と、前記ＮＡＮＤゲートの
出力する前記第１の高電位を反転し第４の電位を前記第
２の低電位擬似電源線に出力する第４のインバータ回路
とを備えるものである。

【００３８】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００３９】本実施の形態の半導体集積回路は、リーク
電流は多いが高速動作に有利な低しきい値の複数のトラ
ンジスタにより構成されたインバータ回路等の論理回路
から成るバッファ回路と、このバッファ回路に直接接続
され電源を供給する複数の疑似電源線と、上記複数の疑
似電源線の各々と電源との間に上記バッファ回路のトラ
ンジスタよりしきい値が十分高い高しきい値のトランジ
スタから成るスイッチ回路を設け、この高しきい値トラ
ンジスタをオフさせることにより、待機状態（スタンバ
イ）時のリーク電流を低減する消費電力低減機構を有す
る半導体集積回路において、上記スイッチ回路が、上記
高しきい値のトランジスタから成る論理素子から構成さ
れ、待機状態と通常動作状態とを切り換えるスタンバイ
モード信号とデータ入力信号との論理演算により上記複
数の疑似電源線の電位を制御する論理演算回路を有する
疑似電源線制御回路を備えることを特徴とするものであ
る。

【００４０】次に、本発明の第１の実施の形態を図４と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図１を参照すると、この図に示す本実施
の形態の半導体集積回路は、従来と共通の通常モードの
とき高電位（Ｈレベル）の擬似電源線ＶＤＤ１，ＶＤＤ
２と通常モードのとき低電位（Ｌレベル）の擬似電源線
ＶＳＳ１，ＶＳＳ２と、端子ＳＴＢＹを経由して供給を
受けるスタンバイモード時に１（Ｈレベル）通常モード
時に０（Ｌレベル）となるスタンバイ信号ＳＴＢと入力
端子ＩＮを経由して供給を受けるデータ入力信号Ａの供
給を受けこれらスタンバイ信号ＳＴＢとデータ入力信号
Ａとの論理演算により通常動作時及びスタンバイ時の擬
似電源線ＶＤＤ１，ＶＤＤ２，ＶＳＳ１，ＶＳＳ２の各
々の電位レベルを制御する論理演算回路を有する擬似電
源線制御回路１と、後述するように擬似電源線ＶＤＤ
１，ＶＤＤ２，ＶＳＳ１，ＶＳＳ２から電源の供給を受
け縦続接続された４段のＣＭＯＳ型のインバータ回路２
１〜２４を有し通常モード時にデータ入力信号Ａの供給
を受けデータ入力信号Ａと同相の出力信号Ｅを出力する
バッファ回路部２とを備える。以下、説明の便宜上、擬
似電源線ＶＤＤ１，ＶＤＤ２，ＶＳＳ１，ＶＳＳ２の各
々の電圧もＶＤＤ１，ＶＤＤ２，ＶＳＳ１，ＶＳＳ２と
呼ぶ。

【００４１】擬似電源線制御回路１は、スタンバイ信号
ＳＴＢを反転し反転スタンバイ信号Ｆを出力するインバ
ータ回路１１と、データ入力信号Ａとスタンバイ信号Ｓ
ＴＢとの否定論理積対応の電位ＶＤＤ１を擬似電源線Ｖ
ＤＤ１に出力するＮＡＮＤゲート１２と、データ入力信
号Ａと反転スタンバイ信号Ｆとの否定論理和対応の電位
ＶＳＳ１を擬似電源線ＶＳＳ１に出力するＮＯＲゲート
１３と、ＮＯＲゲート１３の出力電位ＶＳＳ１を反転し
電位ＶＤＤ２を擬似電源線ＶＤＤ２に出力するインバー
タ回路１４と、ＮＡＮＤゲート１２の出力電位ＶＤＤ１
を反転し電位ＶＳＳ２を擬似電源線ＶＳＳ２に出力する
インバータ回路１５とを備える、いわゆるスターチック
な論理回路である。

【００４２】なお、特に図示していないが、擬似電源線
制御回路１のインバータ回路１４，１５及びＮＡＮＤゲ
ート１２及びＮＯＲゲート１３の各々は後述のバッファ
回路の各インバータ回路のトランジスタより高しきい値
のトランジスタから構成され高電位の電源ＶＤＤ及び低
電位の電源ＶＳＳとから電源の供給を受けて動作し、従
来の電源接続用のスイッチトランジスタＱ１〜Ｑ４と同
等の電流供給能力を有するものとする。すなわち、ＮＡ
ＮＤゲート１２を例にあげると、出力電位がＨレベルの
場合は、電源ＶＤＤを疑似電源線ＶＤＤ１に供給し、出
力電位がＬレベルの場合は電源ＶＳＳを疑似電源線ＶＤ
Ｄ１に供給する。インバータ回路１４，１５及びＮＯＲ
ゲート１３の各々の出力レベルとそれらの制御対象の疑
似電源線ＶＤＤ２，ＶＳＳ２，ＶＳＳ１への電源ＶＤ
Ｄ，ＶＳＳとの接続関係も同様である。

【００４３】バッファ回路部２のインバータ回路２１
は、ソースを擬似電源線ＶＤＤ１にゲートを入力端子Ｉ
Ｎにそれぞれ接続したＰチャネル型のトランジスタＱ２
１と、ドレインをトランジスタＱ２１のドレインにゲー
トをトランジスタＱ２１のゲートにソースを擬似電源線
ＶＳＳ１にそれぞれ接続したＮチャネル型のトランジス
タＱ２２とから成りトランジスタＱ２１，Ｑ２２の共通
接続したドレインから次段への出力信号を出力するＣＭ
ＯＳ型インバータ回路である。

【００４４】インバータ回路２２は、ソースを擬似電源
線ＶＤＤ２にゲートをインバータ回路２１のトランジス
タＱ２１，Ｑ２２の共通接続したドレインにそれぞれ接
続したＰチャネル型のトランジスタＱ２３と、ドレイン
をトランジスタＱ２３のドレインにゲートをトランジス
タＱ２３のゲートにソースを擬似電源線ＶＳＳ２にそれ
ぞれ接続したＮチャネル型のトランジスタＱ２４とから
成りトランジスタＱ２３，Ｑ２４の共通接続したドレイ
ンから次段への出力信号を出力するＣＭＯＳ型インバー
タ回路である。

【００４５】インバータ回路２３は、ソースを擬似電源
線ＶＤＤ１にゲートをインバータ回路２２のトランジス
タＱ２３，Ｑ２４の共通接続したドレインにそれぞれ接
続したＰチャネル型のトランジスタＱ２５と、ドレイン
をトランジスタＱ２５のドレインにゲートをトランジス
タＱ２５のゲートにソースを擬似電源線ＶＳＳ１にそれ
ぞれ接続したＮチャネル型のトランジスタＱ２６とから
成りトランジスタＱ２５，Ｑ２６の共通接続したドレイ
ンから次段への出力信号を出力するＣＭＯＳ型インバー
タ回路である。

【００４６】インバータ回路２４は、ソースを擬似電源
線ＶＤＤ２にゲートをインバータ回路２３のトランジス
タＱ２３，Ｑ２４の共通接続したドレインにそれぞれ接
続したＰチャネル型のトランジスタＱ２７と、ドレイン
をトランジスタＱ２７のドレインにゲートをトランジス
タＱ２７のゲートにソースを擬似電源線ＶＳＳ２にそれ
ぞれ接続したＮチャネル型のトランジスタＱ２８とから
成りトランジスタＱ２７，Ｑ２８の共通接続したドレイ
ンから出力端子ＯＵＴへの出力信号Ｅを出力するＣＭＯ
Ｓ型インバータ回路である。

【００４７】なお、インバータ回路２１〜２４のトラン
ジスタＱ２１〜Ｑ２８としては高速化のため低しきい値
のトランジスタを用い、それらのしきい値は上述の疑似
電源線制御回路のインバータ回路１４，１５及びＮＡＮ
Ｄゲート１２及びＮＯＲゲート１３の各々を構成するト
ランジスタのしきい値より十分低いものとする。

【００４８】すなわち、擬似電源線ＶＤＤ１，ＶＳＳ１
はインバータ回路２１，２３の構成各トランジスタのソ
ースに接続してこれらインバータ回路２１，２３に電源
を供給し、一方、擬似電源線ＶＤＤ２，ＶＳＳ２はイン
バータ回路２２，２４の構成各トランジスタのソースに
接続してこれらインバータ回路２２，２４に電源を供給
している。

【００４９】次に、図１及び各部波形をタイムチャート
で示す図２、及び通常モードとスタンバイモード時にお
ける各信号のレベルを真理値表で示す表２を参照して本
実施の形態の動作について説明すると、まず、スタンバ
イ信号ＳＴＢが０のときは通常モードとなり、擬似電源
線制御回路１は、擬似電源線ＶＤＤ１，ＶＤＤ２に電圧
ＶＤＤ１，ＶＤＤ２としてＨレベルの電圧（１）を、擬
似電源線ＶＳＳ１、ＶＳＳ２に電圧ＶＳＳ１、ＶＳＳ２
としてＬレベルの電圧（０）をそれぞれ出力する。従っ
て、バッファ回路２のインバータ回路２１〜２４を構成
するトランジスタＱ２１，Ｑ２３，Ｑ２５，Ｑ２７の各
々のソースはＨレベル、トランジスタＱ２２，Ｑ２４，
Ｑ２６，Ｑ２８の各々ソースはＬレベルに固定される。

【００５０】従って、インバータ回路２１〜２４はそれ
ぞれの入力信号のレベルに応じた反転論理レベルを出力
する動作を行ない、固定電位の電源線に接続した場合と
同等のスイッチングスピードでデータを伝播する。すな
わち、入力信号レベルが１（Ｈ）のときは０（Ｌ）を、
逆に入力信号レベルが０のときは１をそれぞれ出力す
る。

【００５１】バッファ回路部２は、インバータ回路２１
〜２４の４段から構成されるので、従って、通常モード
時には、データ入力信号Ａのレベルと同一レベルの出力
信号Ｅ、すなわち、データ入力信号Ａが０のときは０
を、１のときは１を出力信号Ｅとして出力する。

【００５２】次に、待機状態に入る場合、スタンバイ信
号ＳＴＢが０（Ｌレベル）１（Ｈレベル）に変化してス
タンバイモードとなり、擬似電源線制御回路１は、スタ
ンバイ信号ＳＴＢのＨレベル及び反転スタンバイ信号Ｆ
のＬレベルに応じてＮＡＮＤゲート１２及びＮＯＲゲー
ト１３の各々にそれぞれ接続された疑似電源線ＶＤＤ１
及びＶＳＳ１の電圧ＶＤＤ１，ＶＳＳ１のレベルをデー
タ入力信号Ａの反転レベルの電圧となるよう制御し、擬
似電源線ＶＤＤ２，ＶＳＳ２の電圧ＶＤＤ２，ＶＳＳ２
をデータ入力信号Ａと同一論理レベルの電圧とするよう
制御する。

【００５３】すなわち、データ入力信号ＡのレベルがＬ
レベルのときは、ＮＡＮＤゲート１２に接続された疑似
電源線ＶＤＤ１の電圧ＶＤＤ１はＨレベルを保持し、Ｎ
ＯＲゲート１３に接続された疑似電源線ＶＳＳ１の電圧
ＶＳＳ１のレベルはＬレベルからＨレベルに変化する。
同時に、疑似電源線ＶＤＤ２の電圧ＶＤＤ２はＨレベル
からＬレベルに変化し、疑似電源線ＶＳＳ２の電圧ＶＳ
Ｓ２はＬレベルを保持する。この場合、インバータ２
１，２３の各々の出力はＨレベル、インバータ２２，２
４の各々の出力はＬレベルである。

【００５４】次に、データ入力信号ＡがＨレベルの場
合、疑似電源線ＶＤＤ１の電圧ＶＤＤ１はＨレベルから
Ｌレベルに変化し、疑似電源線ＶＳＳ１の電圧ＶＳＳ１
はＬレベルを保持する。同時に疑似電源線ＶＤＤ２の電
圧ＶＤＤ２はＨレベルを保持し、疑似電源線ＶＳＳ２の
電圧ＶＳＳ２はＬレベルからＨレベルに変化する。この
場合、インバータ２１，２３の出力はＬレベル、インバ
ータ２２，２４の出力はＨレベルである。

【００５５】これにより、バッファ回路２のインバータ
回路２１〜２４の各々を構成するトランジスタＱ２１と
Ｑ２２、Ｑ２３とＱ２４、Ｑ２５とＱ２６、Ｑ２７とＱ
２８の各々のトランジスタ対のソースの電位を同一レベ
ルにする。

【００５６】従って、スタンバイモード時にインバータ
回路２１〜２４を流れる貫通電流の発生を回避し、半導
体集積回路におけるバッファ回路の消費電力を低減す
る。

【００５７】

【表２】

【００５８】このように、本実施の形態の半導体集積回
路は、通常モードの動作時に、擬似電源線制御回路１が
疑似電源線を短絡する回路機能を有しないので、データ
入力信号Ａのレベルが変化した場合でもバッファ回路２
のインバータ２１〜２４の各々の出力レベル値変化時に
おける一般的な貫通電流以外の過渡的電流消費を生じる
作用がない。同時に、通常モード時は、常に疑似電源線
の電位が一定しているため、各インバータ回路のトラン
ジスタのスイッチングスピードは、上述した従来技術、
すなわち、高電位側疑似電源線の電位がＬレベルもしく
は中間電位からＨレベルに変化する場合、及び低電位側
疑似電源線の電位がＨレベルもしくはフローテング状態
の電位（以下フローテング電位）からＬレベルに変化す
る場合に比べ、遅延時間の増大を回避でき、回路の高速
化に適している。

【００５９】一方、スタンバイモード動作時には、スタ
ンバイ信号ＳＴＢがＬレベルからＨレベルに変化し、デ
ータ入力信号ＡがＬレベルの場合、奇数段インバータ２
１，２３の出力はＨレベル、偶数段インバータ２２，２
４の出力はＬレベルであるから、各疑似電源線のレベル
値変化は非アクティブ側トランジスタのソースのみに限
られており、貫通電流の増大要因とはならない。

【００６０】また、スタンバイ信号ＳＴＢがＬレベルか
らＨレベルに変化し、データ入力信号ＡがＨレベルの場
合、インバータ２１，２３の出力はＬレベル、インバー
タ２２，２４の出力はＨレベルであるから、同様に各疑
似電源線のレベル値変化も非アクティブ側トランジスタ
のソースのみにかぎられるので、貫通電流の増大要因と
はならない。

【００６１】従って、疑似電源線のレベル変化は、常
に、各インバータ回路の非アクティブ側トランジスタの
ソースのみに限られる構成となっており、スタンバイモ
ードでの消費電力を低減することができる。

【００６２】さらに、待機状態から通常状態に戻る場合
の疑似電源線の変化も、インバータ回路を流れる貫通電
流の増大が生じないことは自明である。

【００６３】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図３を参照すると、この図に示す本実施
の形態の前述の第１の実施の形態との相違点は、バッフ
ァ回路２の代わりに、スリーステートバッファ回路を構
成し疑似電源線ＶＤＤ１，ＶＳＳ１の各々の電圧ＶＤＤ
１，ＶＳＳ１を動作電圧としデータ入力信号Ａとイネー
ブル端子ＥＮを経由して入力するイネーブル信号Ｂ及び
その反転信号である反転イネーブル信号Ｇとの供給を受
け信号Ｃ，Ｄを出力する前段のプリバッファ回路４と、
疑似電源線ＶＤＤ２，ＶＳＳ２の各々の電圧ＶＤＤ２，
ＶＳＳ２を動作電圧としプリバッファ回路４出力信号
Ｃ，Ｄの供給に応答して出力信号Ｅを出力する出力バッ
ファ回路５を備え、擬似電源線制御回路１の代わりにプ
リバッファ回路４と出力バッファ回路５の疑似電源線を
制御する擬似電源線制御回路１Ａを備えることである。

【００６４】擬似電源線制御回路１Ａは、第１の実施の
形態の擬似電源線制御回路１におけるデータ入力信号Ａ
とスタンバイ信号ＳＴＢとに加えてイネーブル端子ＥＮ
を経由して入力するイネーブル信号Ｂが入力され、擬似
電源線制御回路１と共通のインバータ回路１１，１４，
１５に加えて、イネーブル信号Ｂを反転し反転イネーブ
ル信号Ｇを出力するインバータ回路１６と、ＮＡＮＤゲ
ート１２の代わりにデータ入力信号Ａとスタンバイ信号
ＳＴＢとイネーブル信号Ｂとの否定論理積対応の電位Ｖ
ＤＤ１を擬似電源線ＶＤＤ１に出力する３入力ＮＡＮＤ
ゲート１２Ａと、ＮＯＲゲート１３の代わりにデータ入
力信号Ａと反転スタンバイ信号Ｆと反転イネーブル信号
Ｇとの否定論理和対応の電位ＶＳＳ１を擬似電源線ＶＳ
Ｓ１に出力する３入力ＮＯＲゲート１３Ａとを備える。

【００６５】なお、特に図示していないが、擬似電源線
制御回路１Ａのインバータ回路１１，１４，１５，１６
及びＮＡＮＤゲート１２Ａ及びＮＯＲゲート１３Ａの各
々は高電位の電源ＶＤＤ及び低電位の電源ＶＳＳとから
電源の供給を受けて動作し、従来の電源接続用のスイッ
チトランジスタＱ１〜Ｑ４と同等の電流供給能力を有す
るものとする。

【００６６】プリバッファ回路４は、ソースを擬似電源
線ＶＤＤ１にゲートをイネーブル端子ＥＮにそれぞれ接
続したＰチャネル型のトランジスタＱ４１と、ドレイン
をトランジスタＱ４１のドレインにゲートをデータ入力
端子ＩＮにそれぞれ接続したＮチャネル型のトランジス
タＱ４６と、ドレインをトランジスタＱ４６のソースに
ゲートをトランジスタＱ４１のゲートにソースを擬似電
源線ＶＳＳ１にそれぞれ接続したＮチャネル型のトラン
ジスタＱ４２と、ソースを擬似電源線ＶＤＤ１にゲート
をトランジスタＱ４６のゲートにドレインをトランジス
タＱ４１，Ｑ４６のドレイン共通接続点にそれぞれ接続
したＰチャネル型のトランジスタＱ４５と、ソースを擬
似電源線ＶＤＤ１に接続しゲートに反転イネーブル信号
Ｇの供給を受けるＰチャネル型のトランジスタＱ４３
と、ソースをトランジスタＱ４１のドレインにゲートを
データ入力端子ＩＮにそれぞれ接続したＰチャネル型の
トランジスタＱ４７と、ドレインをトランジスタＱ４７
のドレインにゲートをトランジスタＱ４３のゲートにソ
ースを擬似電源線ＶＳＳ１にそれぞれ接続したＮチャネ
ル型のトランジスタＱ４４と、ソースを擬似電源線ＶＳ
Ｓ１にゲートをトランジスタＱ４７のゲートにドレイン
をトランジスタＱ４４，Ｑ４７のドレイン共通接続点に
それぞれ接続したＮチャネル型のトランジスタＱ４８と
を備え、トランジスタＱ４１，Ｑ４６，Ｑ４５の共通接
続したドレインから次段への出力信号Ｃを出力し、トラ
ンジスタＱ４４，Ｑ４７，Ｑ４８の共通接続したドレイ
ンから次段への出力信号Ｄを出力する。

【００６７】出力バッファ回路５は、ソースを擬似電源
線ＶＤＤ２にドレインを出力端子ＯＵＴにそれぞれ接続
しゲートにプリバッファ回路４の出力信号Ｃの供給を受
けるＰチャネル型のトランジスタＱ５１と、ドレインを
トランジスタＱ５１のドレインにソースを擬似電源線Ｖ
ＳＳ１にそれぞれ接続しゲートにプリバッファ回路４の
出力信号Ｄの供給を受けるＮチャネル型のトランジスタ
Ｑ５２とを備え、トランジスタＱ５１，Ｑ５２のドレイ
ン共通接続点から出力信号Ｅを出力する。

【００６８】なお、プリバッファ回路４及び出力バッフ
ァ回路５のトランジスタＱ４１〜Ｑ４８及びトランジス
タＱ５１，５２としては高速化のため低しきい値のトラ
ンジスタを用い、それらのしきい値は上述の疑似電源線
制御回路のインバータ回路１４，１５，１６及びＮＡＮ
Ｄゲート１２Ａ及びＮＯＲゲート１３Ａの各々を構成す
るトランジスタのしきい値より十分低いものとする。

【００６９】次に、図３及び通常モードとスタンバイモ
ード時における各信号のレベルを真理値表で示す表３を
参照して本実施の形態の動作について説明すると、ま
ず、イネーブル信号ＢがＬレベルの場合、疑似電源線制
御回路１Ａの出力の疑似電源線ＶＤＤ１及びＶＤＤ２は
Ｈレベルとなり、疑似電源線ＶＳＳ１，ＶＳＳ２はＬレ
ベルとなる。同時にトランジスタＱ４１及びＱ４４がオ
ン状態となるため、信号ＣはＨレベル、信号ＤはＬレベ
ルとなり、出力信号Ｅはハイインピーダンス状態とな
る。

【００７０】イネーブル信号ＢがＨレベルでスタンバイ
信号ＳＴＢがＬレベルの場合は、プリバッファ回路４は
データ入力信号Ａのレベル値の反転信号を信号Ｃ，Ｄに
出力する。スタンバイ信号ＳＴＢがＨレベルとなった場
合は、プリバッファ回路４は疑似電源線ＶＤＤ１，ＶＳ
Ｓ１が入力データ信号Ａのレベル値と反転論理となる疑
似電源電位へ一方が反転し、貫通電流を低減する。同時
に疑似電源線ＶＤＤ２，ＶＳＳ２も入力データ信号Ａの
レベル値と同一論理となる疑似電源電位へ一方が反転
し、貫通電流を低減する機能を有する。

【００７１】このように、本実施の形態では、さらに、
消費電力を低減する機構を有しながら出力信号許可制御
機能を実現できる。

【００７２】

【表３】

【００７３】以上本発明の実施の形態を述べたが、本発
明は上記実施の形態に限られることなく種々の変形が可
能である。例えば、第１の実施の形態において、疑似電
源線制御回路に外部からスタンバイ信号の代わりに反転
スタンバイ信号を入力し、内部で反転してスタンバイ信
号を生成して動作するよう対応する関係論理回路を変更
しても良い。

【００７４】また、データ入力信号とスタンバイ信号の
レベルが共に反転する場合、ＮＯＲゲートとＮＡＮＤゲ
ートを入替え、ＮＯＲゲートを疑似電源線ＶＳＳ２にＮ
ＡＮＤゲートを疑似電源線ＶＤＤ２にそれぞれ接続し、
電圧ＶＳＳ２を入力とするインバータ回路の出力を疑似
電源線ＶＤＤ１に、電圧ＶＤＤ２を入力とするインバー
タ回路の出力を疑似電源線ＶＳＳ１にそれぞれ接続する
ことも、本発明の主旨を逸脱しない限り適用できること
は勿論である。

【００７５】さらに、出力信号が入力信号と同一論理レ
ベルの場合、バッファ回路のインバータ回路の段数は２
以上の偶数個、出力信号が入力信号と反転論理レベルの
場合、インバータ回路の段数は１以上の奇数個であれ
ば、機能上はインバータ段数を限定する必要はない。

【００７６】また、第２の実施の形態において、データ
入力信号の入力端子とプリバッファ回路との間に第１の
実施の形態の疑似電源線制御回路とバッファ回路（以下
第１の実施の形態の回路）を配置してもよい。

【００７７】また、プリバッファ回路と出力バッファ回
路との間にも、第１の実施の形態の回路を配置してもよ
い。

【００７８】さらに、データ入力信号あるいはイネーブ
ル信号が反転論理として供給される場合も、インバータ
の段数およびＮＡＮＤ，ＮＯＲの組合わせを変更するこ
とにより、機能的に等価な疑似電源線制御回路およびプ
リバッファ制御回路を構成することが可能である。さら
には、出力信号が入力信号と同一論理の場合、インバー
タ回路２１〜２４の段数は２以上の偶数個、出力信号が
入力信号と反転論理の場合、インバータ回路２１〜２４
の段数は１以上の奇数個であれば、機能上はインバータ
段数を限定する必要はない。

【００７９】

【発明の効果】以上説明したように、本発明の半導体集
積回路は、高しきい値の素子から成る論理素子から構成
され、スタンバイモード信号とデータ入力信号との論理
演算により複数の疑似電源線の電位を制御する論理演算
回路を有する疑似電源線制御回路を備え、通常モードの
動作時に擬似電源線制御回路が疑似電源線を短絡する回
路機能を有しないので、入力信号のレベル変化時におけ
るバッファ回路の各インバータの出力レベル変化時にお
ける一般的な貫通電流以外の過渡的電流消費をもたらす
作用がなく、一方、スタンバイモード動作時には、各疑
似電源線のレベル値変化は各インバータ回路の非アクテ
ィブ側トランジスタのソースのみに限られていることか
ら貫通電流の増大要因とはならず、また、待機状態から
通常状態に戻る場合の疑似電源線電位の変化も、インバ
ータ回路を流れる貫通電流の増大が生じないことは自明
であるので、スタンバイモード動作時における消費電流
を低減できるという効果がある。

【００８０】また、通常モード動作時は、常に疑似電源
線の電位が一定していることにより、各インバータ回路
のスイッチングスピードにおける遅延時間の増大要因が
ないため、回路の高速化に適しているという効果があ
る。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の第１の実施の形態を
示す回路図である。

【図２】本実施の形態の半導体集積回路における動作の
一例を示すタイムチャートである。

【図３】本発明の半導体集積回路の第２の実施の形態を
示す回路図である。

【図４】従来の半導体集積回路の一例を示す回路図であ
る。

【符号の説明】

１，１Ａ，１０ 擬似電源線制御回路 ２，２０ バッファ回路部 ４ プリバッファ回路 ５ 出力バッファ回路 １１，１４〜１６，２１〜２４ インバータ回路 １２，１２Ａ ＮＡＮＤゲート １３，１３Ａ ＮＯＲゲート Ｑ１〜Ｑ６，Ｑ２１〜Ｑ２８，Ｑ４１〜Ｑ４８，Ｑ５
１，Ｑ５２ トランジスタ ＶＤＤ１，ＶＤＤ２，ＶＳＳ１，ＶＳＳ２ 疑似電源
線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 19/094 Ｂ 19/0948 (56)参考文献 特開 平10−242840（ＪＰ，Ａ) 特開 平10−145215（ＪＰ，Ａ) 特開 平11−261400（ＪＰ，Ａ) 特開 平６−208790（ＪＰ，Ａ) 特開 平11−330364（ＪＰ，Ａ) 特開 平11−68536（ＪＰ，Ａ) 特開 平５−291929（ＪＰ，Ａ) 特開2000−261303（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/00

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 低しきい値の複数の素子により構成され
   た論理回路を有するバッファ回路と、前記バッファ回路
   に直接接続され電源を供給する複数の疑似電源線と、前
   記複数の疑似電源線の各々と電源との間に前記バッファ
   回路の素子よりしきい値が十分高い高しきい値の素子か
   ら成るスイッチ回路を設け、この高しきい値素子をオフ
   させることにより、待機状態時のリーク電流を低減する
   消費電力低減機構を有する半導体集積回路において、 前記スイッチ回路が、前記高しきい値の素子から成る論
   理素子から構成され、待機状態と通常動作状態とを切り
   換えるスタンバイモード信号とデータ入力信号との論理
   演算により上記複数の疑似電源線の電位を制御する論理
   演算回路を有する疑似電源線制御回路を備え、 前記疑似電源線制御回路が、前記通常動作状態の時は前
   記複数の疑似電源線の各々の電位をそれぞれ所定電源の
   電位に固定し、 前記待機状態の時は前記複数の疑似電源線の各々の電位
   の変化を前記バッファ回路内の論理回路の内実質的に非
   アクティブな方の素子への供給電位のみに限るよう制御
   する ことを特徴とする半導体集積回路。
2. 【請求項２】 低しきい値の複数の素子により構成され
   た論理回路を有するバッファ回路部と、前記バッファ回
   路部に直接接続され電源を供給する複数の疑似電源線
   と、前記複数の疑似電源線の各々と電源との間に前記バ
   ッファ回路の素子よりしきい値が十分高い高しきい値の
   素子から成るスイッチ回路を設け、この高しきい値素子
   をオフさせることにより、待機状態時のリーク電流を低
   減する消費電力低減機構を有する半導体集積回路におい
   て、 前記バッファ回路部が、通常モードのとき高電位の第１
   及び第２の高電位擬似電源線及び通常モードのとき低電
   位の第１及び第２の低電位擬似電源線から電源の供給を
   受け縦続接続された前記低しきい値の素子である低しき
   い値トランジスタから成る複数段のＣＭＯＳ型インバー
   タ回路を備え、 前記待機状態を設定するスタンバイ信号とデータ入力信
   号との供給を受けこれらスタンバイ信号とデータ入力信
   号との論理演算により前記通常動作時及び待機時の前記
   第１及び第２の高電位擬似電源線及び前記第１及び第２
   の低電位擬似電源線の各々の電位レベルを制御する前記
   高しきい値素子である高しきい値トランジスタから成る
   論理演算回路を有して前記スイッチ回路を構成する擬似
   電源線制御回路とを備え、 前記擬似電源線制御回路が、前記スタンバイ信号を反転
   し反転スタンバイ信号を出力する第１のインバータ回路
   と、 前記データ入力信号と前記スタンバイ信号との否定論理
   積対応の第１の電位を前記第１の高電位擬似電源線に出
   力するＮＡＮＤゲートと、 前記データ入力信号と前記反転スタンバイ信号との否定
   論理和対応の第３の電位を前記第１の低電位擬似電源線
   に出力するＮＯＲゲートと、 前記ＮＯＲゲートの出力する前記第１の低電位を反転し
   第２の電位を前記第２の高電位擬似電源線に出力する第
   ２のインバータ回路と、 前記ＮＡＮＤゲートの出力する前記第１の高電位を反転
   し第４の電位を前記第２の低電位擬似電源線に出力する
   第３のインバータ回路とを備えることを特徴とする 半導
   体集積回路。
3. 【請求項３】 前記スタンバイ信号が、前記待機状態に
   対応するスタンバイモード時にＨレベル、前記通常動作
   状態に対応する通常モード時にＬレベルとなる信号であ
   ることを特徴とする請求項２記載の半導体集積回路。
4. 【請求項４】 前記ＮＡＮＤゲートと前記ＮＯＲゲート
   及び前記第２，第３のインバータ回路が、高電位電源と
   低電位電位とから電源の供給を受けて動作し前記第１，
   第２の高電位疑似電源線及び前記第１，第２の低電位疑
   似電源線の各々に前記第１〜第４の電位をそれぞれ供給
   することを特徴とする請求項２記載の半導体集積回路。
5. 【請求項５】 低しきい値の複数の素子により構成され
   た論理回路を有するバッファ回路部と、前記バッファ回
   路部に直接接続され電源を供給する複数の疑似電源線
   と、前記複数 の疑似電源線の各々と電源との間に前記バ
   ッファ回路の素子よりしきい値が十分高い高しきい値の
   素子から成るスイッチ回路を設け、この高しきい値素子
   をオフさせることにより、待機状態時のリーク電流を低
   減する消費電力低減機構を有する半導体集積回路におい
   て、 前記バッファ回路部が、スリーステートバッファ回路を
   構成し通常モードのとき高電位の第１の高電位擬似電源
   線及び通常モードのとき低電位の第１の低電位擬似電源
   線から電源の供給を受けデータ入力信号と出力を許可す
   るイネーブル信号及びその反転信号である反転イネーブ
   ル信号との供給を受け第１及び第２のプリバッファ信号
   を出力するプリバッファ回路と、 通常モードのとき高電位の第２の高電位擬似電源線及び
   通常モードのとき低電位の第２の低電位擬似電源線から
   電源の供給を受け前記第１，第２のプリバッファ信号の
   供給に応答して出力信号を出力する出力バッファ回路と
   を備え、 データ入力信号とスタンバイ信号と前記イネーブル信号
   との供給を受け、これらスタンバイ信号，データ入力信
   号及びイネーブル信号との論理演算により前記通常動作
   時及び待機時の前記第１及び第２の高電位擬似電源線及
   び前記第１及び第２の低電位擬似電源線の各々の電位レ
   ベルを制御する前記高しきい値素子である高しきい値ト
   ランジスタから成る論理演算回路を有して前記スイッチ
   回路を構成する擬似電源線制御回路とを備えることを特
   徴とする 半導体集積回路。
6. 【請求項６】 前記擬似電源線制御回路が、前記スタン
   バイ信号を反転し反転スタンバイ信号を出力する第１の
   インバータ回路と、 前記イネーブル信号を反転し反転イネーブル信号を出力
   する第２のインバータ回路と、 前記データ入力信号と前記スタンバイ信号と前記イネー
   ブル信号との否定論理積対応の第１の電位を前記第１の
   高電位擬似電源線に出力する３入力ＮＡＮＤゲートと、 前記データ入力信号と前記反転スタンバイ信号と前記反
   転イネーブル信号との否定論理和対応の前記第３の電位
   を前記第１の擬似電源線に出力する３入力ＮＯＲゲート
   と、 前記ＮＯＲゲートの出力する前記第１の低電位を反転し
   第２の電位を前記第２の高電位擬似電源線に出力する第
   ３のインバータ回路と、 前記ＮＡＮＤゲートの出力する前記第１の高電位を反転
   し第４の電位を前記第２の低電位擬似電源線に出力する
   第４のインバータ回路とを備えることを特徴とする請求
   項５記 載の半導体集積回路。