JPH0389624A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0389624A JPH0389624A JP1225832A JP22583289A JPH0389624A JP H0389624 A JPH0389624 A JP H0389624A JP 1225832 A JP1225832 A JP 1225832A JP 22583289 A JP22583289 A JP 22583289A JP H0389624 A JPH0389624 A JP H0389624A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- output
- circuit
- signal
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ｉ要）
半導体集積回路から外部に信号を出力する半導体集積回
路に関し、 負荷駆動能力を大きくしたときの電源ノイズ及び出力信
号のリンギングの発生を低減することを目的とし、 入力信号で駆動され該入力信号に応じた値の出力信号を
出力端子より出力する第１のバッファと、該入力信号の
変化後、該第１のバッファの出力する出力信号の変化に
よりバッファ制御］信号を１成するバッファυＩｔ１１
回路と、該バッファ制御信号で駆動され該入力信号に応
じた値の出力信号を該出力端Ｉより該第１のバッファと
共に出力する第２のバッファとを有し構成する。
路に関し、 負荷駆動能力を大きくしたときの電源ノイズ及び出力信
号のリンギングの発生を低減することを目的とし、 入力信号で駆動され該入力信号に応じた値の出力信号を
出力端子より出力する第１のバッファと、該入力信号の
変化後、該第１のバッファの出力する出力信号の変化に
よりバッファ制御］信号を１成するバッファυＩｔ１１
回路と、該バッファ制御信号で駆動され該入力信号に応
じた値の出力信号を該出力端Ｉより該第１のバッファと
共に出力する第２のバッファとを有し構成する。
本発明は半導体集積回路に関し、半導体集積回路から外
部に信号を出力する半導体集積回路に関する。
部に信号を出力する半導体集積回路に関する。
近年、半導体集積回路では負荷駆動能力の大きな出力回
路を持つことの要求が大きくなっている。
路を持つことの要求が大きくなっている。
従来の半導体集積回路は出力端子毎に単一のバッファを
設け、この単一のバッファにより出力を行なっている。
設け、この単一のバッファにより出力を行なっている。
従来回路でバッファの負荷駆動能力を大きくすると、出
力信号変化時の電流変化量が大きく電源フィンにノイズ
が発生したり、出力信号にリンギングが発生したりする
ため、後段回路の誤動作の原因になるという問題があっ
た。
力信号変化時の電流変化量が大きく電源フィンにノイズ
が発生したり、出力信号にリンギングが発生したりする
ため、後段回路の誤動作の原因になるという問題があっ
た。
これを防止するため、出力回路部分だけ電源を独立させ
たり、電源配線幅を広くする等が行なわれているが、チ
ップ面積が増大する等の制約により充分な成果が得られ
なかった。
たり、電源配線幅を広くする等が行なわれているが、チ
ップ面積が増大する等の制約により充分な成果が得られ
なかった。
本発明は上記の点に鑑みなされたもので、負荷駆動能力
を大きくしたときの電源ノイズ及び出力信号のリンギン
グの発生を低減する半導体集積回路を提供することを目
的とする。
を大きくしたときの電源ノイズ及び出力信号のリンギン
グの発生を低減する半導体集積回路を提供することを目
的とする。
（課題を解決するための手段）
本発明の半導体集積回路は、
入力信号で駆動され入力信号に応じた値の出力信号を出
力端子より出力する第１のバッファと、入力信号の変化
後、第１のバッファの出力する出力信号の変化によりバ
ッファ制御信号を１成するバッファ制御回路と、 バッファ制御信号で駆動され入力信号に応じた値の出力
信号を出力端子より該第１のバッファと共に出力する第
２のバッファとを有する。
力端子より出力する第１のバッファと、入力信号の変化
後、第１のバッファの出力する出力信号の変化によりバ
ッファ制御信号を１成するバッファ制御回路と、 バッファ制御信号で駆動され入力信号に応じた値の出力
信号を出力端子より該第１のバッファと共に出力する第
２のバッファとを有する。
本発明においては、入力信号によって第１のバッファの
駆動を開始し、第１のバッファの出力が変化したのち次
いで第２のバッファが駆動を開始するため、負荷駆動能
力が大きくても信号変化があったときの電流変化量を小
さくでき、電源ラインに発生するノイズ及び出力信号の
リンギングを小さく抑えることができる。
駆動を開始し、第１のバッファの出力が変化したのち次
いで第２のバッファが駆動を開始するため、負荷駆動能
力が大きくても信号変化があったときの電流変化量を小
さくでき、電源ラインに発生するノイズ及び出力信号の
リンギングを小さく抑えることができる。
第１図は本発明回路の一実施例の回路図を示す。
同図中、端子１０には第２図（Ａ）に示す如きデータＤ
Ａ ｒＡが入来してナンド回路１１及びノア回路１２夫
々に供給される。端子１３には第２図（Ｂ）に示すり０
ツクＣＬＫが入来してインバータ１４を通しナンド回路
１１に供給されると共にノア回路１２に供給される。
Ａ ｒＡが入来してナンド回路１１及びノア回路１２夫
々に供給される。端子１３には第２図（Ｂ）に示すり０
ツクＣＬＫが入来してインバータ１４を通しナンド回路
１１に供給されると共にノア回路１２に供給される。
ナンド回路１１の出力はインバータ１５．１６を通し、
第２図（Ｃ）に示す信目ａが第１のバッファ１７を構成
するＰチャンネルＭＯＳトランジスタＰ１のゲートに供
給される。またノア回路１２の出力はインバータ１８．
１９を通し、第２図（Ｄ）に示す信号すが第１のバッフ
ァ１７のＮチャンネルＭＯＳトランジスタＮ１に供給さ
れる。
第２図（Ｃ）に示す信目ａが第１のバッファ１７を構成
するＰチャンネルＭＯＳトランジスタＰ１のゲートに供
給される。またノア回路１２の出力はインバータ１８．
１９を通し、第２図（Ｄ）に示す信号すが第１のバッフ
ァ１７のＮチャンネルＭＯＳトランジスタＮ１に供給さ
れる。
つまりトランジスタＰ＋ はデータＤ Ａ ’ｒ Ａが
ＨレベルでクロックＣＬＫがＬレベルのときに導通し、
トランジスタＮ１はデータがＬレベルでクロックがＬレ
ベルのとき導通し、クロックがロレベルのときはトラン
ジスタＰ＋ 、Ｎ＋共に遮断する。
ＨレベルでクロックＣＬＫがＬレベルのときに導通し、
トランジスタＮ１はデータがＬレベルでクロックがＬレ
ベルのとき導通し、クロックがロレベルのときはトラン
ジスタＰ＋ 、Ｎ＋共に遮断する。
第１のバッファ１７の出力は端子２０から出力されると
共に、バッファ制御回路２１を構成するインバータ２２
を通してノア回路２３に供給され、またインバータ２４
を通してナンド回路２５に供給される。ノア回路２３に
はナンド回路１１の出力が供給され、ナンド回路２５に
はノア回路１２の出力が供給されている。
共に、バッファ制御回路２１を構成するインバータ２２
を通してノア回路２３に供給され、またインバータ２４
を通してナンド回路２５に供給される。ノア回路２３に
はナンド回路１１の出力が供給され、ナンド回路２５に
はノア回路１２の出力が供給されている。
このため、ノア回路２３出力を反転するインバータ２６
の出力信号Ｃは第２図（Ｅ）に示す如くナンド回路１１
の出力がＬレベルとなりトランジスタＰＩが導通した後
にＬレベルとなって、これをゲートに供給される第２の
バッファ２７のＰチャンネルＭＯＳトランジスタＰ２が
導通する。また、ナンド回路２５出力を反転するインバ
ータ２８の出力信号ｄは第２図（Ｆ）に示す如くナンド
回路１１の出力がロレベルとなりトランジスタＮ１が導
通した後にロレベルとなって、これをゲートに供給され
る第２のバッフ／１２７のＮチャンネルＭＯＳトランジ
スタＮ２が導通する。
の出力信号Ｃは第２図（Ｅ）に示す如くナンド回路１１
の出力がＬレベルとなりトランジスタＰＩが導通した後
にＬレベルとなって、これをゲートに供給される第２の
バッファ２７のＰチャンネルＭＯＳトランジスタＰ２が
導通する。また、ナンド回路２５出力を反転するインバ
ータ２８の出力信号ｄは第２図（Ｆ）に示す如くナンド
回路１１の出力がロレベルとなりトランジスタＮ１が導
通した後にロレベルとなって、これをゲートに供給され
る第２のバッフ／１２７のＮチャンネルＭＯＳトランジ
スタＮ２が導通する。
第２のバッファ２７の駆動能力は第１のバッファ１７よ
り大とされており、第２のバッファ２７の出力は第１の
バッファ１７と共に端子２０から出力されるため、端子
２０の出力信号０ＬＪＴは第２図（Ｇ）に示す如くにな
る。この波形において破線部分は第１．第２のバッフ７
１７．２７が共に遮断してハイインピーダンス状態とな
る期間である。
り大とされており、第２のバッファ２７の出力は第１の
バッファ１７と共に端子２０から出力されるため、端子
２０の出力信号０ＬＪＴは第２図（Ｇ）に示す如くにな
る。この波形において破線部分は第１．第２のバッフ７
１７．２７が共に遮断してハイインピーダンス状態とな
る期間である。
このように、出力信号の変化時に第１のバッファのか動
を開始し、第１のバッファの出力が変化したのち次いで
第２のバッファが駆動を開始するため、出力信号変化時
の電流変化量を小さくでき、電源ラインにノイズが発生
すること、及び出力信号にリンギングが発生することを
低減でき、後段回路の誤動作を防止できる。
を開始し、第１のバッファの出力が変化したのち次いで
第２のバッファが駆動を開始するため、出力信号変化時
の電流変化量を小さくでき、電源ラインにノイズが発生
すること、及び出力信号にリンギングが発生することを
低減でき、後段回路の誤動作を防止できる。
第３図は本発明回路の変形例の回路図を示す。
同図中、第１図と同一部分には同一符号を付し、その説
明を省略する。
明を省略する。
第３図では、端子３０より入来する反転データＤＡＴＡ
を直接インバータ１５．１６を通して共通接続されたト
ランジスタＰ＋ 、Ｎ＋のゲートに供給すると共に、反
転データＤＡＴＡをノア回路２３及びナンド回路２５夫
々に直接供給する。この場合には端子２０がハイインピ
ーダンスとはならない点が第１図の回路と異なっている
が、その他の動作はまったく同じである。
を直接インバータ１５．１６を通して共通接続されたト
ランジスタＰ＋ 、Ｎ＋のゲートに供給すると共に、反
転データＤＡＴＡをノア回路２３及びナンド回路２５夫
々に直接供給する。この場合には端子２０がハイインピ
ーダンスとはならない点が第１図の回路と異なっている
が、その他の動作はまったく同じである。
第１の回路はハイインピーダンスにする必要のある汎用
バスに接続される等の出力回路に利用され、第３図の回
路はハイインピーダンスにする必要のない１ＩＩＩｌｌ
信号等の出力回路に利用され、第３図の回路の方がハイ
インピーダンス状態を持たないだけ回路構成が簡単であ
る。
バスに接続される等の出力回路に利用され、第３図の回
路はハイインピーダンスにする必要のない１ＩＩＩｌｌ
信号等の出力回路に利用され、第３図の回路の方がハイ
インピーダンス状態を持たないだけ回路構成が簡単であ
る。
なお、半導体集積回路でアドレス、データ等を出力する
複数の出力回路において、インバータ２２．２４のスレ
ッショールドレベルを各出力回路で異ならせ、各出力回
路の出力信号変化時期を異ならしめ、更に電源ノイズの
発生を低減することができる。
複数の出力回路において、インバータ２２．２４のスレ
ッショールドレベルを各出力回路で異ならせ、各出力回
路の出力信号変化時期を異ならしめ、更に電源ノイズの
発生を低減することができる。
上述の如く、本発明の半導体集積回路の出力回路によれ
ば、負荷耶動能力を大きくしたときの出力信号変化時に
発生する電源ノイズ及び出力信号のリンギングを低減で
き後段回路の誤動作を防止でき、実用上きわめて有用で
ある。
ば、負荷耶動能力を大きくしたときの出力信号変化時に
発生する電源ノイズ及び出力信号のリンギングを低減で
き後段回路の誤動作を防止でき、実用上きわめて有用で
ある。
第１図は本発明回路の一実施例の回路図、第２図は第１
図の回路各部の信号波形図、第３図は本発明回路の変形
例の回路図である。 図において、 １１．２５はナンド回路、 １２．２３はノア回路、 １４〜１６．１８．１９゜ ２８はインバータ、 １７は第１のバッファ、 ２２゜ ２４゜ ２６゜ ２１はバッファ制御回路、 ２７は第２のバッファ を示す。
図の回路各部の信号波形図、第３図は本発明回路の変形
例の回路図である。 図において、 １１．２５はナンド回路、 １２．２３はノア回路、 １４〜１６．１８．１９゜ ２８はインバータ、 １７は第１のバッファ、 ２２゜ ２４゜ ２６゜ ２１はバッファ制御回路、 ２７は第２のバッファ を示す。
Claims (1)
- 【特許請求の範囲】 入力信号で駆動され該入力信号に応じた値の出力信号を
出力端子（２０）より出力する第１のバッファ（１７）
と、 該入力信号の変化後、該第１のバッファ（１７）の出力
する出力信号の変化によりバッファ制御信号を生成する
バッファ制御回路（２１）と、該バッファ制御信号で駆
動され該入力信号に応じた値の出力信号を該出力端子（
２０）より該第１のバッファと共に出力する第２のバッ
ファ（２７）とを有することを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1225832A JPH0389624A (ja) | 1989-08-31 | 1989-08-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1225832A JPH0389624A (ja) | 1989-08-31 | 1989-08-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0389624A true JPH0389624A (ja) | 1991-04-15 |
Family
ID=16835510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1225832A Pending JPH0389624A (ja) | 1989-08-31 | 1989-08-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0389624A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283915A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 出力回路 |
| JPH0962423A (ja) * | 1995-08-30 | 1997-03-07 | Nec Corp | 入力バッファ回路 |
| JPH09172364A (ja) * | 1995-12-21 | 1997-06-30 | Nec Corp | 駆動能力コントロール機能を備えた出力バッファ |
| US7310008B1 (en) | 2004-06-08 | 2007-12-18 | Transmeta Corporation | Configurable delay chain with stacked inverter delay elements |
| US7375556B1 (en) * | 2004-06-08 | 2008-05-20 | Transmeta Corporation | Advanced repeater utilizing signal distribution delay |
| US7405597B1 (en) | 2005-06-30 | 2008-07-29 | Transmeta Corporation | Advanced repeater with duty cycle adjustment |
| US7498846B1 (en) | 2004-06-08 | 2009-03-03 | Transmeta Corporation | Power efficient multiplexer |
| US7656212B1 (en) | 2004-06-08 | 2010-02-02 | Robert Paul Masleid | Configurable delay chain with switching control for tail delay elements |
| US8674742B2 (en) | 2011-08-11 | 2014-03-18 | Fujitsu Semiconductor Limited | Driver circuit for preventing overshoot and undershoot due to parasitic capacitance |
| US9595968B2 (en) | 2006-06-30 | 2017-03-14 | Intellectual Ventures Holding 81 Llc | Cross point switch |
-
1989
- 1989-08-31 JP JP1225832A patent/JPH0389624A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283915A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 出力回路 |
| JPH0962423A (ja) * | 1995-08-30 | 1997-03-07 | Nec Corp | 入力バッファ回路 |
| JPH09172364A (ja) * | 1995-12-21 | 1997-06-30 | Nec Corp | 駆動能力コントロール機能を備えた出力バッファ |
| JP2836557B2 (ja) * | 1995-12-21 | 1998-12-14 | 日本電気株式会社 | 駆動能力コントロール機能を備えた出力バッファ |
| US7336103B1 (en) | 2004-06-08 | 2008-02-26 | Transmeta Corporation | Stacked inverter delay chain |
| US7332931B1 (en) | 2004-06-08 | 2008-02-19 | Transmeta Corporation | Leakage efficient anti-glitch filter with variable delay stages |
| US7310008B1 (en) | 2004-06-08 | 2007-12-18 | Transmeta Corporation | Configurable delay chain with stacked inverter delay elements |
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| US7498846B1 (en) | 2004-06-08 | 2009-03-03 | Transmeta Corporation | Power efficient multiplexer |
| US7656212B1 (en) | 2004-06-08 | 2010-02-02 | Robert Paul Masleid | Configurable delay chain with switching control for tail delay elements |
| US9160321B2 (en) | 2004-06-08 | 2015-10-13 | Intellectual Venture Funding Llc | Power efficient multiplexer |
| US9531361B2 (en) | 2004-06-08 | 2016-12-27 | Intellectual Ventures Holding 81 Llc | Power efficient multiplexer |
| US7405597B1 (en) | 2005-06-30 | 2008-07-29 | Transmeta Corporation | Advanced repeater with duty cycle adjustment |
| US9595968B2 (en) | 2006-06-30 | 2017-03-14 | Intellectual Ventures Holding 81 Llc | Cross point switch |
| US8674742B2 (en) | 2011-08-11 | 2014-03-18 | Fujitsu Semiconductor Limited | Driver circuit for preventing overshoot and undershoot due to parasitic capacitance |
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