JPH09172364A - 駆動能力コントロール機能を備えた出力バッファ - Google Patents
駆動能力コントロール機能を備えた出力バッファInfo
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- JPH09172364A JPH09172364A JP7333088A JP33308895A JPH09172364A JP H09172364 A JPH09172364 A JP H09172364A JP 7333088 A JP7333088 A JP 7333088A JP 33308895 A JP33308895 A JP 33308895A JP H09172364 A JPH09172364 A JP H09172364A
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Abstract
ァにおいて、高速動作を実現するとともに、回路面積を
小さくすることにある。 【解決手段】P−MOS5,N−MOS7からなる低駆
動能力の出力用インバータ9と、P−MOS6,N−M
OS8からなる高駆動能力の出力用インバータ10とを
駆動する際、トランスファゲートやプルダウン用Trあ
るいはプルアップ用Trに代えて、NAND回路2ある
いはNOR回路3を用いる。このため、出力用インバー
タ9は入力DIを反転するインバータ回路1で駆動さ
れ、出力用インバータ10のP−MOS6はNAND回
路2により、またN−MOS8はNOR回路3により駆
動される。これらNAND回路2やNOR回路3を用い
ることにより、駆動能力コントロール機能を持ったま
ま、動作の高速化を実現でき且つ使用素子数を減らすこ
とができる。
Description
る出力バッファに関し、特にCMOSゲートアレイに用
いられ、駆動能力コントロール機能を備えた出力バッフ
ァに関する。
ファには、駆動能力の異なる(3mA,6mA,12m
Aなど)出力バッファが用意されている。しかも、最小
駆動能力の出力バッファ(例えば、3mA)以外の出力
バッファは、出力段回路(出力用インバータ)として、
最小駆動能力のインバータと、駆動能力の大きいインバ
ータとの2つのインバータを持つものと、本来の駆動能
力のインバータを1つだけ持つものとがある。例えば、
駆動能力12mAの出力バッファにおいては、駆動能力
が3mAのインバータと9mAのインバータの2つを持
つものと、12mAのインバータ1つだけを持つものと
がある。
プの出力バッファを用いるかが決まるが、ここでは最小
駆動能力の出力用インバータとそれよりも駆動能力の大
きな出力用インバータの2つのインバータを用いるタイ
プについて説明する。
制御するためのコントロール(制御)信号が「ロウ
(L)」レベルのときは、本来の駆動能力のバッファ
(例えば、12mA)として動作し、「ハイ(H)」レ
ベルのときは、最小の駆動能力のバッファ(例えば、3
mA)として動作するようにしている。
状態でのテスト(以下、P/W試験と称す)実施時に
は、P/W試験項目中の出力バッファの駆動能力に依存
しない試験、例えばファンクションテストを実施する時
には、コントロール信号をHレベルにして試験の簡略化
を行うことができる。
の出力バッファ回路図である。図5に示すように、この
出力バッファは、入力端子DIに接続され、入力信号を
反転させるインバータ回路40と、制御端子CTRに接
続され、制御信号を反転させるインバータ41と、イン
バータ回路40の出力を制御信号CTRに基いて転送す
るためのトランスファゲート42,43と、これらトラ
ンスファゲート42,43の出力を所定電位にプルアッ
プしたり、プルダウンするために、制御信号CTRおよ
びその反転信号により制御されるプルアップトランジス
タ44およびプルダウントランジスタ45と、P−MO
S46およびN−MOS48から形成され、共にインバ
ータ回路40の出力で制御される最小駆動能力の第1の
出力用インバータ9と、P−MOS47およびN−MO
S49から形成され、それぞれトランスファゲート4
2,43の出力で制御される駆動能力の大きな第2の出
力用インバータ10とを有し、これらP−MOS46,
N−MOS48の接続点およびP−MOS47,N−M
OS49の接続点が出力端子DOに接続される。
TRがLレベルのとき、トランスファゲート42,43
がオン状態になり、プルアップトランジスタ44および
プルダウントランジスタ45がオフ状態になれため、通
常の駆動能力の出力バッファとして動作する。逆に、制
御信号CTRがHレベルになると、トランスファゲート
42,43がオフ状態になり、プルアップトランジスタ
44およびプルダウントランジスタ45がオン状態にな
れため、第2の出力用インバータ10を形成するP−M
OS47,N−MOS49がオフ状態になる。すなわ
ち、この場合には、図5の回路は最小駆動能力の出力バ
ッファとして動作する。
μmプロセスを使用したとき、入力信号が出力端子から
出力されるまでの時間tpdは、約2.05nSであ
り、また出力用インバータを除いた回路面積は、約12
00μm2 である。
の出力バッファ回路図である。図6に示すように、この
出力バッファは、入力DIを反転するインバータ50
と、このインバータ50の出力および入力DIを反転さ
せるインバータ回路51および53と、制御信号CTR
を反転させるインバータ52と、インバータ回路51お
よび53の出力を転送するために、制御信号CTRやそ
の反転信号により制御されるトランスファゲート54お
よび55と、制御信号CTRにより制御され且つトラン
スファゲート54,55の出力電位を所定電圧に引下げ
るプルダウントランジスタ56および57と、N−MO
S58,60で形成されるとともに、インバータ回路5
1,53の出力で制御される最小駆動能力の第1の出力
用インバータ9と、N−MOS59,61で形成される
とともに、トランスファゲート54および55の出力で
制御される駆動能力の大きな第2の出力用インバータ1
0とを有している。ここで、トランスファゲート54,
55は、前述した図5のトランスファゲート42,43
と同一構成である。
力バッファと同様、制御信号CTRがLレベルであると
きは、通常の駆動能力の出力バッファとして動作し、制
御信号CTRがHレベルであるときは、最小駆動能力の
出力バッファとして動作する。
場合と同様に0.5μmプロセスを使用したとき、入力
信号の出力時間tpdは、約2.05nSで同じである
が、出力用インバータを除いた回路面積は、約1440
μm2 に増加する。
用の3ステート出力バッファ回路図である。図7に示す
ように、この3ステート出力バッファもP−MOS70
およびN−MOS72からなる最小駆動能力の第1の出
力用インバータ9と、P−MOS71およびN−MOS
73からなる駆動能力の大きな第2の出力用インバータ
10とを備え、これらを駆動するにあたり、入力信号D
Iおよびイネーブル信号ENのNAND論理をとるNA
ND回路62と、イネーブル信号ENおよび制御信号C
TRをそれぞれ反転させるインバータ回路63および6
5と、入力信号DIおよびインバータ回路63の出力を
入力しNOR論理をとるNOR回路64と、制御信号C
TRおよびその反転信号により制御するとともに、NA
ND回路62およびNOR回路64の出力を転送するた
めのトランスファゲート66および68と、これらトラ
ンスファゲート66および68の出力をプルアップした
り、プルダウンするためのプルアップトランジスタ67
およびプルダウントランジスタ69とを有する。これら
トランスファゲート66,68は、前述した図5のトラ
ンスファゲート42,43と同一構成である。
Lレベルであるときは、通常の駆動能力の3ステート出
力バッファとして動作し、制御信号CTRがHレベルで
あるときは、最小駆動能力の3ステート出力バッファと
して動作する。
場合と同様に0.5μmプロセスを使用した場合、入力
信号の出力時間tpdおよび回路面積は、図6のバッフ
ァと同様である。
の3ステート出力バッファ回路図である。図8に示すよ
うに、このTTLレベル用の3ステート出力バッファも
N−MOS83およびN−MOS85からなる最小駆動
能力の第1の出力用インバータ9と、N−MOS84お
よびN−MOS85からなる駆動能力の大きな第2の出
力用インバータ10とを備え、これらを駆動するにあた
り、入力信号DI,イネーブル信号ENおよび制御信号
CTRをそれぞれ反転するインバータ回路74,76お
よび78と、インバータ回路74,76のおよび入力信
号DIをそれぞれ入力してNOR論理をとるNOR回路
75および77と、これらNOR回路75および77の
出力を転送するために、図5のトランスファゲートと同
一構成にしたトランスファゲート79および81と、こ
れらトランスファゲート79,81の出力を所定電位に
引下げるプルダウントランジスタ80および82とを有
する。
レベルであるときは、通常の駆動能力の3ステート出力
バッファとして動作し、制御信号CTRがHレベルであ
るときは、最小駆動能力の3ステート出力バッファとし
て動作する。
の出力時間tpdは、約2.05nSで同じであるが、
回路面積は約1520μm2 になる要するに、上述した
幾つかの従来の出力バッファにおいては、駆動能力の制
御手段にトランスファゲートやプルアップ回路あるいは
プルダウン回路を用い、通常はこのトランスファゲート
をON状態にし且つプルアップ回路あるいはプルダウン
回路をOFF状態にすることで、2組の出力用インバー
タ9,10を形成する全トランジスタを動作させ、通常
の駆動能力を得るようにしている。一方、P/W時に
は、トランスファゲートをOFF状態にし且つプルアッ
プ回路やプルダウン回路をON状態にすることで、駆動
能力の大きなトランジスタ、すなわち出力用インバータ
10をOFF状態にし、出力バッファを最小駆動能力で
動作させている。
ッファ回路は、2つのトランスファゲートを備え、これ
らをONN,OFFすることにより、2組の出力用イン
バータのON,OFF状態を制御している。
のトランスファゲートをONさせ、プルアップ回路ある
いはプルダウン回路をOFFにしているが、これらトラ
ンスファゲートを形成しているトランジスタは、それぞ
れオン抵抗とゲート容量を持っているため、例えば図5
の入力信号を反転させるインバータ回路40と、駆動能
力の大きな出力用インバータ10を形成するP−MOS
47,N−MOS49との間の配線の寄生抵抗および寄
生容量が増加したのと同じ状態になる。
するトランジスタを増減することが考えられるが、トラ
ンジスタを減らせば抵抗が増え、トランジスタを増やせ
ば容量が増えてしまう。したがって、トランジスタの増
減で対処するときには、いずれの場合でも、出力バッフ
ァの動作速度が遅くなってしまう。
ル機能は、P/W時しか使用できないため、P/W時以
外、例えば実際に半導体製品に組込まれて使用する時な
どには、出力バッファにとって単なる負荷になってしま
う。
出力バッファの動作を高速にする従来例としては、特開
平4−334116号公報に記載された回路がある。し
かしながら、この回路は、TTLレベルの3ステートバ
ッファの動作消費電流を低減するために、高出力インピ
ーダンス状態への移行を高速にするものであり、駆動能
力コントロール機能を備えた出力バッファの動作速度を
高速化するものではない。
能を備え、動作速度を高速化するとともに、回路面積を
小さくすることのできる駆動能力コントロール機能を備
えた出力バッファを提供することにある。
ロール機能を備えた出力バッファは、入力端子からの入
力信号を反転させるインバータ回路と、前記入力信号お
よび制御信号の反転信号を入力してNAND論理を形成
するNAND回路と、前記入力信号および前記制御信号
を入力してNOR論理を形成するNOR回路と、高電位
電源および低電位電源間に直列に接続され且つ共に前記
インバータ回路の出力で駆動される第1および第2のM
OSトランジスタからなり、前記第1,第2のMOSト
ランジスタの接続点を出力端子に接続した第1の出力用
インバータと、前記高電位電源および前記低電位電源間
に直列に接続され、それぞれ前記第1,第2のMOSト
ランジスタよりも大きな駆動能力を備えた第3および第
4のMOSトランジスタからなるとともに、前記第3お
よび前記第4のMOSトランジスタはそれぞれ前記NA
ND回路および前記NOR回路の出力で駆動され且つ前
記第3,第4のMOSトランジスタの接続点を出力端子
に接続した第2の出力用インバータとを有して構成され
る。
を備えた出力バッファは、入力端子からの入力信号を反
転させる第1のインバータ回路と、前記第1のインバー
タ回路の出力を反転する第2のインバータ回路と、前記
入力信号および制御信号を入力してNOR論理を形成す
る第1のNOR回路と、前記第1のインバータ回路の出
力および前記制御信号を入力してNOR論理を形成する
第2のNOR回路と、高電位電源および低電位電源間に
直列に接続され且つそれぞれ前記第2および前記第1の
インバータ回路の出力で駆動される第1および第2のM
OSトランジスタからなり、前記第1,第2のMOSト
ランジスタの接続点を出力端子に接続した第1の出力用
インバータと、前記高電位電源および前記低電位電源間
に直列に接続され、それぞれ前記第1,第2のMOSト
ランジスタよりも大きな駆動能力を備えた第3および第
4のMOSトランジスタからなるとともに、前記第3お
よび前記第4のMOSトランジスタはそれぞれ前記第2
のNOR回路および前記第1のNOR回路の出力で駆動
され且つ前記第3,第4のMOSトランジスタの接続点
を出力端子に接続した第2の出力用インバータとを有し
て構成される。
を備えた出力バッファは、イネーブル信号を反転させる
第1のインバータと、前記第1のインバータの出力およ
び制御信号を入力してNOR論理を形成する第1のNO
R回路と、前記第1のNOR回路の出力を反転する第2
のインバータと、入力端子からの入力信号および前記イ
ネーブル信号を入力してNAND論理を形成する第1の
NAND回路と、前記入力信号および前記第1のNOR
回路の出力を入力してNAND論理を形成する第2のN
AND回路と、前記入力信号および前記第1のインバー
タの出力を入力してNOR論理を形成する第2のNOR
回路と、前記入力信号および前記第2のインバータの出
力を入力してNOR論理を形成する第3のNOR回路
と、高電位電源および低電位電源間に直列に接続され且
つそれぞれ前記第1のNAND回路および前記第2のN
OR回路の出力で駆動される第1および第2のMOSト
ランジスタからなり、前記第1,第2のMOSトランジ
スタの接続点を出力端子に接続した第1の出力用インバ
ータと、前記高電位電源および前記低電位電源間に直列
に接続され、それぞれ前記第1,第2のMOSトランジ
スタよりも大きな駆動能力を備えた第3および第4のM
OSトランジスタからなるとともに、前記第3および前
記第4のMOSトランジスタはそれぞれ前記第2のNA
ND回路および前記第3のNOR回路の出力で駆動され
且つ前記第3,第4のMOSトランジスタの接続点を出
力端子に接続した第2の出力用インバータとを有して構
成される。
能を備えた出力バッファは、入力信号,イネーブル信号
および制御信号をそれぞれ反転するための第1乃至第3
のインバータと、前記イネーブル信号および前記第3の
インバータの出力を入力してNAND論理を形成するN
AND回路と、前記第1のインバータの出力および前記
第2のインバータの出力を入力してNOR論理を形成す
る第1のNOR回路と、前記第1のインバータの出力お
よび前記NAND回路の出力を入力してNOR論理を形
成する第2のNOR回路と、前記入力信号および前記第
2のインバータの出力を入力してNOR論理を形成する
第3のNOR回路と、前記入力信号および前記NAND
回路の出力を入力してNOR論理を形成する第4のNO
R回路と、高電位電源および低電位電源間に直列に接続
され且つそれぞれ前記第1,第3のNOR回路の出力で
駆動される第1および第2のMOSトランジスタからな
り、前記第1,第2のMOSトランジスタの接続点を出
力端子に接続した第1の出力用インバータと、前記高電
位電源および前記低電位電源間に直列に接続され、それ
ぞれ前記第1,第2のMOSトランジスタよりも大きな
駆動能力を備えた第3および第4のMOSトランジスタ
からなるとともに、前記第3および前記第4のMOSト
ランジスタはそれぞれ前記第2のNOR回路および前記
第4のNOR回路の出力で駆動され且つ前記第3,第4
のMOSトランジスタの接続点を出力端子に接続した第
2の出力用インバータとを有して構成される。
図面を参照して説明する。
Sレベル用の出力バッファ回路図である。図1に示すよ
うに、本実施の形態における出力バッファは、高電位電
源VDDおよび低電位電源GND間に直列に接続された
P−MOSトランジスタ5,N−MOSトランジスタ7
からなり、これら両トランジスタ5,7の接続点を出力
端子DOに接続した最小駆動能力の第1の出力用インバ
ータ9と、同様に高電位電源VDDおよび低電位電源G
ND間に直列に接続されるとともに、P−MOSトラン
ジスタ5,N−MOSトランジスタ7よりも大きな駆動
能力を有するP−MOSトランジスタ6,N−MOSト
ランジスタ8からなり、これら両トランジスタ6,8の
接続点を出力端子DOに接続した第2の出力用インバー
タ10とを有する。
するにあたり、本実施の形態における出力バッファは、
入力端子DIからの入力信号(以下、DIと称す)を反
転させるインバータ回路1と、制御端子CTRからのコ
ントロール信号(以下、CTRと称す)を反転させるイ
ンバータ4と、入力信号DIおよび制御信号CTRの反
転信号を入力してNAND論理を形成するNAND回路
2と、入力信号DIおよび制御信号CTRを入力してN
OR論理を形成するNOR回路3とを備えている。第1
の出力用インバータ9は、このインバータ9を構成する
両MOSトランジスタ5,7ともインバータ回路1の出
力、すなわち入力信号DIの反転信号により動作を制御
される。また、第2の出力用インバータ10は、このイ
ンバータ10を構成するP−MOSトランジスタ6がN
AND回路2の出力により、N−MOSトランジスタ8
がNOR回路3の出力により、それぞれ動作を制御され
る。
第2の出力用インバータ10を形成するP−MOSトラ
ンジスタ6,N−MOSトランジスタ8はOFF状態に
なるので、出力バッファは最小駆動能力のバッファとし
て動作する。
なると、NAND回路2およびNOR回路3ともインバ
ータとして動作する。このため、出力バッファは本来の
駆動能力のバッファとして動作する。
バッファの駆動能力の切換えは、トランスファゲートに
より行っていたが、本実施の形態においては、それぞれ
6個のトランジスタからなるNAND回路2およびNO
R回路3を用いて行うことにより、余分な抵抗および容
量を無くすことができるので、動作速度を高速化するこ
とができる。
mプロセスを使用した場合、入力信号が出力端子から出
力されるまでの時間tpdは、約1.75nSであり、
前述した各従来例に比較しても、約1〜2割程度改善す
ることができる。
ァゲートを10個のトランジスタで構成しているが、本
実施の形態においては、NAND回路2およびNOR回
路3をそれぞれ6個のトランジスタで構成することがで
きるので、回路面積を小さくすることができる。例え
ば、出力用インバータを除いた回路面積は、約800μ
m2 程度に小さくでき、約2〜3割程度小さくすること
ができる。
Lレベル用の出力バッファ回路図である。図2に示すよ
うに、この出力バッファは、VDD,GND間に直列に
接続された最小駆動能力のN−MOSトランジスタ1
3,15からなり、両MOSトランジスタ13,15の
接続点を出力端子DOに接続した第1の出力用インバー
タ9と、VDD,GND間に直列に接続され、それぞれ
N−MOSトランジスタ13,15よりも大きな駆動能
力を備えたN−MOSトランジスタ14,16からなる
とともに、これらMOSトランジスタ14,16の接続
点を出力端子DOに接続した第2の出力用インバータ1
0とを有する。
するにあたり、本実施の形態における出力バッファは、
入力端子からの入力信号DIを反転させる第1のインバ
ータ回路1と、この第1のインバータ回路1の出力を反
転する第2のインバータ回路11と、入力信号DIおよ
び制御信号CTRを入力してNOR論理を形成する第1
のNOR回路3と、第1のインバータ回路1の出力およ
び制御信号CTRを入力してNOR論理を形成する第2
のNOR回路12とを備えている。この出力バッファに
おいては、N−MOSトランジスタ13,15を入力信
号の正転信号および反転信号で制御する一方、N−MO
Sトランジスタ14,16を第2のNOR回路12およ
び第1のNOR回路3の出力でそれぞれ制御する。
第2の出力用インバータ10を形成するN−MOSトラ
ンジスタ14,N−MOSトランジスタ16はOFF状
態になるので、出力バッファは最小駆動能力のバッファ
として動作する。
なると、NOR回路3および12ともインバータとして
動作する。このため、出力バッファは本来の駆動能力の
バッファとして動作する。
トやプルアップトランジスタあるいはプルダウントラン
ジスタを用いないので、回路動作を高速化できるととも
に、回路面積も小さくすることができる。
OSレベル用の3ステート出力バッファ回路図である。
図3に示すように、この出力バッファは、制御信号CT
Rの他に、イネーブル信号を用いたCMOSレベル用の
3ステート出力バッファである。
ル信号ENを反転させる第1のインバータ17と、この
第1のインバータ17の出力および制御信号CTRを入
力してNOR論理を形成する第1のNOR回路18と、
この第1のNOR回路18の出力を反転する第2のイン
バータ19と、入力端子からの入力信号DIおよびイネ
ーブル信号ENを入力してNAND論理を形成する第1
のNAND回路20と、入力信号DIおよび第1のNO
R回路18の出力を入力してNAND論理を形成する第
2のNAND回路21と、入力信号DIおよび第1のイ
ンバータ17の出力を入力してNOR論理を形成する第
2のNOR回路22と、入力信号DIおよび第2のイン
バータ19の出力を入力してNOR論理を形成する第3
のNOR回路23と、VDDおよびGND間に直列に接
続されるとともに、それぞれ第1のNAND回路20お
よび第2のNOR回路22の出力で駆動される最小駆動
能力のP−MOSトランジスタ24およびN−MOSト
ランジスタ26からなり、これらのMOSトランジスタ
24,26の接続点を出力端子DOに接続した第1の出
力用インバータ9と、同様にVDDおよびGND間に直
列に接続され、それぞれMOSトランジスタ24,26
よりも大きな駆動能力を備えたP−MOSトランジスタ
25およびN−MOSトランジスタ27からなるととも
に、これらのMOSトランジスタ25,27をそれぞれ
第2のNAND回路21および第3のNOR回路23の
出力で駆動し且つこれらMOSトランジスタ25,27
の接続点を出力端子DOに接続した第2の出力用インバ
ータ10とを有する。
ベルのとき、第2の出力用インバータ10を形成するP
−MOSトランジスタ25,N−MOSトランジスタ2
7はOFF状態になり、出力バッファは最小駆動能力の
バッファとして動作する。同様に、この制御信号CTR
がLレベルになると、NOR回路18はインバータとし
て動作するので、出力バッファは本来の駆動能力の3ス
テートバッファとして動作する。この回路でも、前述し
た2つの例と同様に、従来例と比較すると、高速動作す
るとともに、回路面積を小さくすることができる。
Lレベル用の3ステート出力バッファ回路図である。図
4に示すように、このTTLレベル用の3ステート出力
バッファは、入力信号DI,イネーブル信号ENおよび
制御信号CTRをそれぞれ反転するための第1乃至第3
のインバータ28乃至30と、イネーブル信号ENおよ
び第3のインバータ30の出力を入力してNAND論理
を形成するNAND回路31と、第1のインバータ28
の出力および第2のインバータ29の出力を入力してN
OR論理を形成する第1のNOR回路32と、第1のイ
ンバータ28の出力およびNAND回路31の出力を入
力してNOR論理を形成する第2のNOR回路33と、
入力信号DIおよび第2のインバータ29の出力を入力
してNOR論理を形成する第3のNOR回路34と、入
力信号DIおよびNAND回路31の出力を入力してN
OR論理を形成する第4のNOR回路35と、VDD,
GND間に直列に接続され且つそれぞれ第1,第3のN
OR回路32,34の出力で駆動されるN−MOSトラ
ンジスタ36,38からなり、これら両MOSトランジ
スタ36,38の接続点を出力端子DOに接続した第1
の出力用インバータ9と、同様にVDD,GND間に直
列に接続され、それぞれ両MOSトランジスタ36,3
8よりも大きな駆動能力を備えたN−MOSトランジス
タ37,39からなるとともに、これら両MOSトラン
ジスタ37,39をそれぞれ第2のNOR回路33およ
び第4のNOR回路35の出力で駆動し且つこれら両M
OSトランジスタ37,39の接続点を出力端子DOに
接続した第2の出力用インバータ10とを有する。
御信号CTRがHレベルのとき、第2の出力用インバー
タ10を形成するN−MOSトランジスタ37,N−M
OSトランジスタ39はOFF状態になり、出力バッフ
ァは最小駆動能力のバッファとして動作する。また、こ
の制御信号CTRがLレベルになると、NAND回路3
1はインバータとして動作するので、出力バッファは本
来の駆動能力の3ステートバッファとして動作する。こ
の回路でも、前述した各例と同様に、従来例と比較する
と、高速動作するとともに、回路面積を小さくすること
ができる。
コントロール機能を備えた出力バッファは、制御信号に
よる駆動能力の切換え、すなわち出力用インバータの切
換えにあたり、トランスファゲートやプルアップトラン
ジスラあるいはプルダウントランジスタを用いることに
代えて、NAND回路やNOR回路を用いることによ
り、余計な抵抗および容量を無くすことができるので、
従来例と比較しても、約1〜2割程度、回路動作を高速
化できるという効果がある。
を備えた出力バッファは、NAND回路やNOR回路を
用いることにより、必要なトランジスタの数を削減する
ことができるので、出力用インバータを除いた回路面積
を約2〜3割程度、小さくできるという効果がある。
の出力バッファ回路図である。
の出力バッファ回路図である。
用の3ステート出力バッファ回路図である。
の3ステート出力バッファ回路図である。
ファ回路図である。
ファ回路図である。
ート出力バッファ回路図である。
ト出力バッファ回路図である。
回路 4,17,19,28〜30 インバータ 5,13,24,36 低駆動能力用第1のMOSト
ランジスタ 6,14,25,37 高駆動能力用第1のMOSト
ランジスタ 7,15,26,38 低駆動能力用第2のMOSト
ランジスタ 8,16,27,39 高駆動能力用第2のMOSト
ランジスタ 9 第1の出力用インバータ 10 第2の出力用インバータ DI 入力端子 DO 出力端子 CTR 制御端子 EN イネーブル端子 VDD 高電位電源
Claims (4)
- 【請求項1】 入力端子からの入力信号を反転させるイ
ンバータ回路と、前記入力信号および制御信号の反転信
号を入力してNAND論理を形成するNAND回路と、
前記入力信号および前記制御信号を入力してNOR論理
を形成するNOR回路と、高電位電源および低電位電源
間に直列に接続され且つ共に前記インバータ回路の出力
で駆動される第1および第2のMOSトランジスタから
なり、前記第1,第2のMOSトランジスタの接続点を
出力端子に接続した第1の出力用インバータと、前記高
電位電源および前記低電位電源間に直列に接続され、そ
れぞれ前記第1,第2のMOSトランジスタよりも大き
な駆動能力を備えた第3および第4のMOSトランジス
タからなるとともに、前記第3および前記第4のMOS
トランジスタはそれぞれ前記NAND回路および前記N
OR回路の出力で駆動され且つ前記第3,第4のMOS
トランジスタの接続点を出力端子に接続した第2の出力
用インバータとを有することを特徴とする駆動能力コン
トロール機能を備えた出力バッファ。 - 【請求項2】 入力端子からの入力信号を反転させる第
1のインバータ回路と、前記第1のインバータ回路の出
力を反転する第2のインバータ回路と、前記入力信号お
よび制御信号を入力してNOR論理を形成する第1のN
OR回路と、前記第1のインバータ回路の出力および前
記制御信号を入力してNOR論理を形成する第2のNO
R回路と、高電位電源および低電位電源間に直列に接続
され且つそれぞれ前記第2および前記第1のインバータ
回路の出力で駆動される第1および第2のMOSトラン
ジスタからなり、前記第1,第2のMOSトランジスタ
の接続点を出力端子に接続した第1の出力用インバータ
と、前記高電位電源および前記低電位電源間に直列に接
続され、それぞれ前記第1,第2のMOSトランジスタ
よりも大きな駆動能力を備えた第3および第4のMOS
トランジスタからなるとともに、前記第3および前記第
4のMOSトランジスタはそれぞれ前記第2のNOR回
路および前記第1のNOR回路の出力で駆動され且つ前
記第3,第4のMOSトランジスタの接続点を出力端子
に接続した第2の出力用インバータとを有することを特
徴とする駆動能力コントロール機能を備えた出力バッフ
ァ。 - 【請求項3】 イネーブル信号を反転させる第1のイン
バータと、前記第1のインバータの出力および制御信号
を入力してNOR論理を形成する第1のNOR回路と、
前記第1のNOR回路の出力を反転する第2のインバー
タと、入力端子からの入力信号および前記イネーブル信
号を入力してNAND論理を形成する第1のNAND回
路と、前記入力信号および前記第1のNOR回路の出力
を入力してNAND論理を形成する第2のNAND回路
と、前記入力信号および前記第1のインバータの出力を
入力してNOR論理を形成する第2のNOR回路と、前
記入力信号および前記第2のインバータの出力を入力し
てNOR論理を形成する第3のNOR回路と、高電位電
源および低電位電源間に直列に接続され且つそれぞれ前
記第1のNAND回路および前記第2のNOR回路の出
力で駆動される第1および第2のMOSトランジスタか
らなり、前記第1,第2のMOSトランジスタの接続点
を出力端子に接続した第1の出力用インバータと、前記
高電位電源および前記低電位電源間に直列に接続され、
それぞれ前記第1,第2のMOSトランジスタよりも大
きな駆動能力を備えた第3および第4のMOSトランジ
スタからなるとともに、前記第3および前記第4のMO
Sトランジスタはそれぞれ前記第2のNAND回路およ
び前記第3のNOR回路の出力で駆動され且つ前記第
3,第4のMOSトランジスタの接続点を出力端子に接
続した第2の出力用インバータとを有することを特徴と
する駆動能力コントロール機能を備えた出力バッファ。 - 【請求項4】 入力信号,イネーブル信号および制御信
号をそれぞれ反転するための第1乃至第3のインバータ
と、前記イネーブル信号および前記第3のインバータの
出力を入力してNAND論理を形成するNAND回路
と、前記第1のインバータの出力および前記第2のイン
バータの出力を入力してNOR論理を形成する第1のN
OR回路と、前記第1のインバータの出力および前記N
AND回路の出力を入力してNOR論理を形成する第2
のNOR回路と、前記入力信号および前記第2のインバ
ータの出力を入力してNOR論理を形成する第3のNO
R回路と、前記入力信号および前記NAND回路の出力
を入力してNOR論理を形成する第4のNOR回路と、
高電位電源および低電位電源間に直列に接続され且つそ
れぞれ前記第1,第3のNOR回路の出力で駆動される
第1および第2のMOSトランジスタからなり、前記第
1,第2のMOSトランジスタの接続点を出力端子に接
続した第1の出力用インバータと、前記高電位電源およ
び前記低電位電源間に直列に接続され、それぞれ前記第
1,第2のMOSトランジスタよりも大きな駆動能力を
備えた第3および第4のMOSトランジスタからなると
ともに、前記第3および前記第4のMOSトランジスタ
はそれぞれ前記第2のNOR回路および前記第4のNO
R回路の出力で駆動され且つ前記第3,第4のMOSト
ランジスタの接続点を出力端子に接続した第2の出力用
インバータとを有することを特徴とする駆動能力コント
ロール機能を備えた出力バッファ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7333088A JP2836557B2 (ja) | 1995-12-21 | 1995-12-21 | 駆動能力コントロール機能を備えた出力バッファ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7333088A JP2836557B2 (ja) | 1995-12-21 | 1995-12-21 | 駆動能力コントロール機能を備えた出力バッファ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09172364A true JPH09172364A (ja) | 1997-06-30 |
JP2836557B2 JP2836557B2 (ja) | 1998-12-14 |
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ID=18262143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7333088A Expired - Fee Related JP2836557B2 (ja) | 1995-12-21 | 1995-12-21 | 駆動能力コントロール機能を備えた出力バッファ |
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Country | Link |
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JP (1) | JP2836557B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004159329A (ja) * | 2002-11-04 | 2004-06-03 | Samsung Electronics Co Ltd | 出力データのスキューを減少させうる出力バッファ回路 |
US7701262B2 (en) | 2006-07-25 | 2010-04-20 | Samsung Electronics Co., Ltd. | Transmission line drivers and serial interface data transmission devices including the same |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0389624A (ja) * | 1989-08-31 | 1991-04-15 | Fujitsu Ltd | 半導体集積回路 |
JPH0567961A (ja) * | 1991-09-09 | 1993-03-19 | Seiko Epson Corp | 出力バツフア回路 |
-
1995
- 1995-12-21 JP JP7333088A patent/JP2836557B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0389624A (ja) * | 1989-08-31 | 1991-04-15 | Fujitsu Ltd | 半導体集積回路 |
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Publication number | Publication date |
---|---|
JP2836557B2 (ja) | 1998-12-14 |
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