JPH09172364A - 駆動能力コントロール機能を備えた出力バッファ - Google Patents
駆動能力コントロール機能を備えた出力バッファInfo
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- JPH09172364A JPH09172364A JP7333088A JP33308895A JPH09172364A JP H09172364 A JPH09172364 A JP H09172364A JP 7333088 A JP7333088 A JP 7333088A JP 33308895 A JP33308895 A JP 33308895A JP H09172364 A JPH09172364 A JP H09172364A
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Abstract
(57)【要約】
【課題】駆動能力コントロール機能を備えた出力バッフ
ァにおいて、高速動作を実現するとともに、回路面積を
小さくすることにある。 【解決手段】Ｐ−ＭＯＳ５，Ｎ−ＭＯＳ７からなる低駆
動能力の出力用インバータ９と、Ｐ−ＭＯＳ６，Ｎ−Ｍ
ＯＳ８からなる高駆動能力の出力用インバータ１０とを
駆動する際、トランスファゲートやプルダウン用Ｔｒあ
るいはプルアップ用Ｔｒに代えて、ＮＡＮＤ回路２ある
いはＮＯＲ回路３を用いる。このため、出力用インバー
タ９は入力ＤＩを反転するインバータ回路１で駆動さ
れ、出力用インバータ１０のＰ−ＭＯＳ６はＮＡＮＤ回
路２により、またＮ−ＭＯＳ８はＮＯＲ回路３により駆
動される。これらＮＡＮＤ回路２やＮＯＲ回路３を用い
ることにより、駆動能力コントロール機能を持ったま
ま、動作の高速化を実現でき且つ使用素子数を減らすこ
とができる。
ァにおいて、高速動作を実現するとともに、回路面積を
小さくすることにある。 【解決手段】Ｐ−ＭＯＳ５，Ｎ−ＭＯＳ７からなる低駆
動能力の出力用インバータ９と、Ｐ−ＭＯＳ６，Ｎ−Ｍ
ＯＳ８からなる高駆動能力の出力用インバータ１０とを
駆動する際、トランスファゲートやプルダウン用Ｔｒあ
るいはプルアップ用Ｔｒに代えて、ＮＡＮＤ回路２ある
いはＮＯＲ回路３を用いる。このため、出力用インバー
タ９は入力ＤＩを反転するインバータ回路１で駆動さ
れ、出力用インバータ１０のＰ−ＭＯＳ６はＮＡＮＤ回
路２により、またＮ−ＭＯＳ８はＮＯＲ回路３により駆
動される。これらＮＡＮＤ回路２やＮＯＲ回路３を用い
ることにより、駆動能力コントロール機能を持ったま
ま、動作の高速化を実現でき且つ使用素子数を減らすこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳで構成され
る出力バッファに関し、特にＣＭＯＳゲートアレイに用
いられ、駆動能力コントロール機能を備えた出力バッフ
ァに関する。
る出力バッファに関し、特にＣＭＯＳゲートアレイに用
いられ、駆動能力コントロール機能を備えた出力バッフ
ァに関する。
【０００２】
【従来の技術】通常、ＣＭＯＳゲートアレイの出力バッ
ファには、駆動能力の異なる（３ｍＡ，６ｍＡ，１２ｍ
Ａなど）出力バッファが用意されている。しかも、最小
駆動能力の出力バッファ（例えば、３ｍＡ）以外の出力
バッファは、出力段回路（出力用インバータ）として、
最小駆動能力のインバータと、駆動能力の大きいインバ
ータとの２つのインバータを持つものと、本来の駆動能
力のインバータを１つだけ持つものとがある。例えば、
駆動能力１２ｍＡの出力バッファにおいては、駆動能力
が３ｍＡのインバータと９ｍＡのインバータの２つを持
つものと、１２ｍＡのインバータ１つだけを持つものと
がある。
ファには、駆動能力の異なる（３ｍＡ，６ｍＡ，１２ｍ
Ａなど）出力バッファが用意されている。しかも、最小
駆動能力の出力バッファ（例えば、３ｍＡ）以外の出力
バッファは、出力段回路（出力用インバータ）として、
最小駆動能力のインバータと、駆動能力の大きいインバ
ータとの２つのインバータを持つものと、本来の駆動能
力のインバータを１つだけ持つものとがある。例えば、
駆動能力１２ｍＡの出力バッファにおいては、駆動能力
が３ｍＡのインバータと９ｍＡのインバータの２つを持
つものと、１２ｍＡのインバータ１つだけを持つものと
がある。
【０００３】それぞれの用途などにより、どちらのタイ
プの出力バッファを用いるかが決まるが、ここでは最小
駆動能力の出力用インバータとそれよりも駆動能力の大
きな出力用インバータの２つのインバータを用いるタイ
プについて説明する。
プの出力バッファを用いるかが決まるが、ここでは最小
駆動能力の出力用インバータとそれよりも駆動能力の大
きな出力用インバータの２つのインバータを用いるタイ
プについて説明する。
【０００４】かかる出力バッファにおいて、駆動能力を
制御するためのコントロール（制御）信号が「ロウ
（Ｌ）」レベルのときは、本来の駆動能力のバッファ
（例えば、１２ｍＡ）として動作し、「ハイ（Ｈ）」レ
ベルのときは、最小の駆動能力のバッファ（例えば、３
ｍＡ）として動作するようにしている。
制御するためのコントロール（制御）信号が「ロウ
（Ｌ）」レベルのときは、本来の駆動能力のバッファ
（例えば、１２ｍＡ）として動作し、「ハイ（Ｈ）」レ
ベルのときは、最小の駆動能力のバッファ（例えば、３
ｍＡ）として動作するようにしている。
【０００５】このような構成により、ペレット／ウェハ
状態でのテスト（以下、Ｐ／Ｗ試験と称す）実施時に
は、Ｐ／Ｗ試験項目中の出力バッファの駆動能力に依存
しない試験、例えばファンクションテストを実施する時
には、コントロール信号をＨレベルにして試験の簡略化
を行うことができる。
状態でのテスト（以下、Ｐ／Ｗ試験と称す）実施時に
は、Ｐ／Ｗ試験項目中の出力バッファの駆動能力に依存
しない試験、例えばファンクションテストを実施する時
には、コントロール信号をＨレベルにして試験の簡略化
を行うことができる。
【０００６】図５は従来の一例を示すＣＭＯＳレベル用
の出力バッファ回路図である。図５に示すように、この
出力バッファは、入力端子ＤＩに接続され、入力信号を
反転させるインバータ回路４０と、制御端子ＣＴＲに接
続され、制御信号を反転させるインバータ４１と、イン
バータ回路４０の出力を制御信号ＣＴＲに基いて転送す
るためのトランスファゲート４２，４３と、これらトラ
ンスファゲート４２，４３の出力を所定電位にプルアッ
プしたり、プルダウンするために、制御信号ＣＴＲおよ
びその反転信号により制御されるプルアップトランジス
タ４４およびプルダウントランジスタ４５と、Ｐ−ＭＯ
Ｓ４６およびＮ−ＭＯＳ４８から形成され、共にインバ
ータ回路４０の出力で制御される最小駆動能力の第１の
出力用インバータ９と、Ｐ−ＭＯＳ４７およびＮ−ＭＯ
Ｓ４９から形成され、それぞれトランスファゲート４
２，４３の出力で制御される駆動能力の大きな第２の出
力用インバータ１０とを有し、これらＰ−ＭＯＳ４６，
Ｎ−ＭＯＳ４８の接続点およびＰ−ＭＯＳ４７，Ｎ−Ｍ
ＯＳ４９の接続点が出力端子ＤＯに接続される。
の出力バッファ回路図である。図５に示すように、この
出力バッファは、入力端子ＤＩに接続され、入力信号を
反転させるインバータ回路４０と、制御端子ＣＴＲに接
続され、制御信号を反転させるインバータ４１と、イン
バータ回路４０の出力を制御信号ＣＴＲに基いて転送す
るためのトランスファゲート４２，４３と、これらトラ
ンスファゲート４２，４３の出力を所定電位にプルアッ
プしたり、プルダウンするために、制御信号ＣＴＲおよ
びその反転信号により制御されるプルアップトランジス
タ４４およびプルダウントランジスタ４５と、Ｐ−ＭＯ
Ｓ４６およびＮ−ＭＯＳ４８から形成され、共にインバ
ータ回路４０の出力で制御される最小駆動能力の第１の
出力用インバータ９と、Ｐ−ＭＯＳ４７およびＮ−ＭＯ
Ｓ４９から形成され、それぞれトランスファゲート４
２，４３の出力で制御される駆動能力の大きな第２の出
力用インバータ１０とを有し、これらＰ−ＭＯＳ４６，
Ｎ−ＭＯＳ４８の接続点およびＰ−ＭＯＳ４７，Ｎ−Ｍ
ＯＳ４９の接続点が出力端子ＤＯに接続される。
【０００７】この出力バッファにおいては、制御信号Ｃ
ＴＲがＬレベルのとき、トランスファゲート４２，４３
がオン状態になり、プルアップトランジスタ４４および
プルダウントランジスタ４５がオフ状態になれため、通
常の駆動能力の出力バッファとして動作する。逆に、制
御信号ＣＴＲがＨレベルになると、トランスファゲート
４２，４３がオフ状態になり、プルアップトランジスタ
４４およびプルダウントランジスタ４５がオン状態にな
れため、第２の出力用インバータ１０を形成するＰ−Ｍ
ＯＳ４７，Ｎ−ＭＯＳ４９がオフ状態になる。すなわ
ち、この場合には、図５の回路は最小駆動能力の出力バ
ッファとして動作する。
ＴＲがＬレベルのとき、トランスファゲート４２，４３
がオン状態になり、プルアップトランジスタ４４および
プルダウントランジスタ４５がオフ状態になれため、通
常の駆動能力の出力バッファとして動作する。逆に、制
御信号ＣＴＲがＨレベルになると、トランスファゲート
４２，４３がオフ状態になり、プルアップトランジスタ
４４およびプルダウントランジスタ４５がオン状態にな
れため、第２の出力用インバータ１０を形成するＰ−Ｍ
ＯＳ４７，Ｎ−ＭＯＳ４９がオフ状態になる。すなわ
ち、この場合には、図５の回路は最小駆動能力の出力バ
ッファとして動作する。
【０００８】上述した出力バッファにおいては、０．５
μｍプロセスを使用したとき、入力信号が出力端子から
出力されるまでの時間ｔｐｄは、約２．０５ｎＳであ
り、また出力用インバータを除いた回路面積は、約１２
００μｍ2 である。
μｍプロセスを使用したとき、入力信号が出力端子から
出力されるまでの時間ｔｐｄは、約２．０５ｎＳであ
り、また出力用インバータを除いた回路面積は、約１２
００μｍ2 である。
【０００９】図６は従来の他の例を示すＴＴＬレベル用
の出力バッファ回路図である。図６に示すように、この
出力バッファは、入力ＤＩを反転するインバータ５０
と、このインバータ５０の出力および入力ＤＩを反転さ
せるインバータ回路５１および５３と、制御信号ＣＴＲ
を反転させるインバータ５２と、インバータ回路５１お
よび５３の出力を転送するために、制御信号ＣＴＲやそ
の反転信号により制御されるトランスファゲート５４お
よび５５と、制御信号ＣＴＲにより制御され且つトラン
スファゲート５４，５５の出力電位を所定電圧に引下げ
るプルダウントランジスタ５６および５７と、Ｎ−ＭＯ
Ｓ５８，６０で形成されるとともに、インバータ回路５
１，５３の出力で制御される最小駆動能力の第１の出力
用インバータ９と、Ｎ−ＭＯＳ５９，６１で形成される
とともに、トランスファゲート５４および５５の出力で
制御される駆動能力の大きな第２の出力用インバータ１
０とを有している。ここで、トランスファゲート５４，
５５は、前述した図５のトランスファゲート４２，４３
と同一構成である。
の出力バッファ回路図である。図６に示すように、この
出力バッファは、入力ＤＩを反転するインバータ５０
と、このインバータ５０の出力および入力ＤＩを反転さ
せるインバータ回路５１および５３と、制御信号ＣＴＲ
を反転させるインバータ５２と、インバータ回路５１お
よび５３の出力を転送するために、制御信号ＣＴＲやそ
の反転信号により制御されるトランスファゲート５４お
よび５５と、制御信号ＣＴＲにより制御され且つトラン
スファゲート５４，５５の出力電位を所定電圧に引下げ
るプルダウントランジスタ５６および５７と、Ｎ−ＭＯ
Ｓ５８，６０で形成されるとともに、インバータ回路５
１，５３の出力で制御される最小駆動能力の第１の出力
用インバータ９と、Ｎ−ＭＯＳ５９，６１で形成される
とともに、トランスファゲート５４および５５の出力で
制御される駆動能力の大きな第２の出力用インバータ１
０とを有している。ここで、トランスファゲート５４，
５５は、前述した図５のトランスファゲート４２，４３
と同一構成である。
【００１０】かかる出力バッファにおいても、図５の出
力バッファと同様、制御信号ＣＴＲがＬレベルであると
きは、通常の駆動能力の出力バッファとして動作し、制
御信号ＣＴＲがＨレベルであるときは、最小駆動能力の
出力バッファとして動作する。
力バッファと同様、制御信号ＣＴＲがＬレベルであると
きは、通常の駆動能力の出力バッファとして動作し、制
御信号ＣＴＲがＨレベルであるときは、最小駆動能力の
出力バッファとして動作する。
【００１１】上述した出力バッファにおいては、図５の
場合と同様に０．５μｍプロセスを使用したとき、入力
信号の出力時間ｔｐｄは、約２．０５ｎＳで同じである
が、出力用インバータを除いた回路面積は、約１４４０
μｍ2 に増加する。
場合と同様に０．５μｍプロセスを使用したとき、入力
信号の出力時間ｔｐｄは、約２．０５ｎＳで同じである
が、出力用インバータを除いた回路面積は、約１４４０
μｍ2 に増加する。
【００１２】図７は従来の他の例を示すＣＭＯＳレベル
用の３ステート出力バッファ回路図である。図７に示す
ように、この３ステート出力バッファもＰ−ＭＯＳ７０
およびＮ−ＭＯＳ７２からなる最小駆動能力の第１の出
力用インバータ９と、Ｐ−ＭＯＳ７１およびＮ−ＭＯＳ
７３からなる駆動能力の大きな第２の出力用インバータ
１０とを備え、これらを駆動するにあたり、入力信号Ｄ
Ｉおよびイネーブル信号ＥＮのＮＡＮＤ論理をとるＮＡ
ＮＤ回路６２と、イネーブル信号ＥＮおよび制御信号Ｃ
ＴＲをそれぞれ反転させるインバータ回路６３および６
５と、入力信号ＤＩおよびインバータ回路６３の出力を
入力しＮＯＲ論理をとるＮＯＲ回路６４と、制御信号Ｃ
ＴＲおよびその反転信号により制御するとともに、ＮＡ
ＮＤ回路６２およびＮＯＲ回路６４の出力を転送するた
めのトランスファゲート６６および６８と、これらトラ
ンスファゲート６６および６８の出力をプルアップした
り、プルダウンするためのプルアップトランジスタ６７
およびプルダウントランジスタ６９とを有する。これら
トランスファゲート６６，６８は、前述した図５のトラ
ンスファゲート４２，４３と同一構成である。
用の３ステート出力バッファ回路図である。図７に示す
ように、この３ステート出力バッファもＰ−ＭＯＳ７０
およびＮ−ＭＯＳ７２からなる最小駆動能力の第１の出
力用インバータ９と、Ｐ−ＭＯＳ７１およびＮ−ＭＯＳ
７３からなる駆動能力の大きな第２の出力用インバータ
１０とを備え、これらを駆動するにあたり、入力信号Ｄ
Ｉおよびイネーブル信号ＥＮのＮＡＮＤ論理をとるＮＡ
ＮＤ回路６２と、イネーブル信号ＥＮおよび制御信号Ｃ
ＴＲをそれぞれ反転させるインバータ回路６３および６
５と、入力信号ＤＩおよびインバータ回路６３の出力を
入力しＮＯＲ論理をとるＮＯＲ回路６４と、制御信号Ｃ
ＴＲおよびその反転信号により制御するとともに、ＮＡ
ＮＤ回路６２およびＮＯＲ回路６４の出力を転送するた
めのトランスファゲート６６および６８と、これらトラ
ンスファゲート６６および６８の出力をプルアップした
り、プルダウンするためのプルアップトランジスタ６７
およびプルダウントランジスタ６９とを有する。これら
トランスファゲート６６，６８は、前述した図５のトラ
ンスファゲート４２，４３と同一構成である。
【００１３】かかる回路においても、制御信号ＣＴＲが
Ｌレベルであるときは、通常の駆動能力の３ステート出
力バッファとして動作し、制御信号ＣＴＲがＨレベルで
あるときは、最小駆動能力の３ステート出力バッファと
して動作する。
Ｌレベルであるときは、通常の駆動能力の３ステート出
力バッファとして動作し、制御信号ＣＴＲがＨレベルで
あるときは、最小駆動能力の３ステート出力バッファと
して動作する。
【００１４】上述した出力バッファにおいては、図５の
場合と同様に０．５μｍプロセスを使用した場合、入力
信号の出力時間ｔｐｄおよび回路面積は、図６のバッフ
ァと同様である。
場合と同様に０．５μｍプロセスを使用した場合、入力
信号の出力時間ｔｐｄおよび回路面積は、図６のバッフ
ァと同様である。
【００１５】図８は従来の他の例を示すＴＴＬレベル用
の３ステート出力バッファ回路図である。図８に示すよ
うに、このＴＴＬレベル用の３ステート出力バッファも
Ｎ−ＭＯＳ８３およびＮ−ＭＯＳ８５からなる最小駆動
能力の第１の出力用インバータ９と、Ｎ−ＭＯＳ８４お
よびＮ−ＭＯＳ８５からなる駆動能力の大きな第２の出
力用インバータ１０とを備え、これらを駆動するにあた
り、入力信号ＤＩ，イネーブル信号ＥＮおよび制御信号
ＣＴＲをそれぞれ反転するインバータ回路７４，７６お
よび７８と、インバータ回路７４，７６のおよび入力信
号ＤＩをそれぞれ入力してＮＯＲ論理をとるＮＯＲ回路
７５および７７と、これらＮＯＲ回路７５および７７の
出力を転送するために、図５のトランスファゲートと同
一構成にしたトランスファゲート７９および８１と、こ
れらトランスファゲート７９，８１の出力を所定電位に
引下げるプルダウントランジスタ８０および８２とを有
する。
の３ステート出力バッファ回路図である。図８に示すよ
うに、このＴＴＬレベル用の３ステート出力バッファも
Ｎ−ＭＯＳ８３およびＮ−ＭＯＳ８５からなる最小駆動
能力の第１の出力用インバータ９と、Ｎ−ＭＯＳ８４お
よびＮ−ＭＯＳ８５からなる駆動能力の大きな第２の出
力用インバータ１０とを備え、これらを駆動するにあた
り、入力信号ＤＩ，イネーブル信号ＥＮおよび制御信号
ＣＴＲをそれぞれ反転するインバータ回路７４，７６お
よび７８と、インバータ回路７４，７６のおよび入力信
号ＤＩをそれぞれ入力してＮＯＲ論理をとるＮＯＲ回路
７５および７７と、これらＮＯＲ回路７５および７７の
出力を転送するために、図５のトランスファゲートと同
一構成にしたトランスファゲート７９および８１と、こ
れらトランスファゲート７９，８１の出力を所定電位に
引下げるプルダウントランジスタ８０および８２とを有
する。
【００１６】この回路においても、制御信号ＣＴＲがＬ
レベルであるときは、通常の駆動能力の３ステート出力
バッファとして動作し、制御信号ＣＴＲがＨレベルであ
るときは、最小駆動能力の３ステート出力バッファとし
て動作する。
レベルであるときは、通常の駆動能力の３ステート出力
バッファとして動作し、制御信号ＣＴＲがＨレベルであ
るときは、最小駆動能力の３ステート出力バッファとし
て動作する。
【００１７】上述した出力バッファにおいて、入力信号
の出力時間ｔｐｄは、約２．０５ｎＳで同じであるが、
回路面積は約１５２０μｍ2 になる要するに、上述した
幾つかの従来の出力バッファにおいては、駆動能力の制
御手段にトランスファゲートやプルアップ回路あるいは
プルダウン回路を用い、通常はこのトランスファゲート
をＯＮ状態にし且つプルアップ回路あるいはプルダウン
回路をＯＦＦ状態にすることで、２組の出力用インバー
タ９，１０を形成する全トランジスタを動作させ、通常
の駆動能力を得るようにしている。一方、Ｐ／Ｗ時に
は、トランスファゲートをＯＦＦ状態にし且つプルアッ
プ回路やプルダウン回路をＯＮ状態にすることで、駆動
能力の大きなトランジスタ、すなわち出力用インバータ
１０をＯＦＦ状態にし、出力バッファを最小駆動能力で
動作させている。
の出力時間ｔｐｄは、約２．０５ｎＳで同じであるが、
回路面積は約１５２０μｍ2 になる要するに、上述した
幾つかの従来の出力バッファにおいては、駆動能力の制
御手段にトランスファゲートやプルアップ回路あるいは
プルダウン回路を用い、通常はこのトランスファゲート
をＯＮ状態にし且つプルアップ回路あるいはプルダウン
回路をＯＦＦ状態にすることで、２組の出力用インバー
タ９，１０を形成する全トランジスタを動作させ、通常
の駆動能力を得るようにしている。一方、Ｐ／Ｗ時に
は、トランスファゲートをＯＦＦ状態にし且つプルアッ
プ回路やプルダウン回路をＯＮ状態にすることで、駆動
能力の大きなトランジスタ、すなわち出力用インバータ
１０をＯＦＦ状態にし、出力バッファを最小駆動能力で
動作させている。
【００１８】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路は、２つのトランスファゲートを備え、これ
らをＯＮＮ，ＯＦＦすることにより、２組の出力用イン
バータのＯＮ，ＯＦＦ状態を制御している。
ッファ回路は、２つのトランスファゲートを備え、これ
らをＯＮＮ，ＯＦＦすることにより、２組の出力用イン
バータのＯＮ，ＯＦＦ状態を制御している。
【００１９】しかるに、通常の使用時には、これら２つ
のトランスファゲートをＯＮさせ、プルアップ回路ある
いはプルダウン回路をＯＦＦにしているが、これらトラ
ンスファゲートを形成しているトランジスタは、それぞ
れオン抵抗とゲート容量を持っているため、例えば図５
の入力信号を反転させるインバータ回路４０と、駆動能
力の大きな出力用インバータ１０を形成するＰ−ＭＯＳ
４７，Ｎ−ＭＯＳ４９との間の配線の寄生抵抗および寄
生容量が増加したのと同じ状態になる。
のトランスファゲートをＯＮさせ、プルアップ回路ある
いはプルダウン回路をＯＦＦにしているが、これらトラ
ンスファゲートを形成しているトランジスタは、それぞ
れオン抵抗とゲート容量を持っているため、例えば図５
の入力信号を反転させるインバータ回路４０と、駆動能
力の大きな出力用インバータ１０を形成するＰ−ＭＯＳ
４７，Ｎ−ＭＯＳ４９との間の配線の寄生抵抗および寄
生容量が増加したのと同じ状態になる。
【００２０】そこで、かかるトランスファゲートを構成
するトランジスタを増減することが考えられるが、トラ
ンジスタを減らせば抵抗が増え、トランジスタを増やせ
ば容量が増えてしまう。したがって、トランジスタの増
減で対処するときには、いずれの場合でも、出力バッフ
ァの動作速度が遅くなってしまう。
するトランジスタを増減することが考えられるが、トラ
ンジスタを減らせば抵抗が増え、トランジスタを増やせ
ば容量が増えてしまう。したがって、トランジスタの増
減で対処するときには、いずれの場合でも、出力バッフ
ァの動作速度が遅くなってしまう。
【００２１】すなわち、この出力バッファのコントロー
ル機能は、Ｐ／Ｗ時しか使用できないため、Ｐ／Ｗ時以
外、例えば実際に半導体製品に組込まれて使用する時な
どには、出力バッファにとって単なる負荷になってしま
う。
ル機能は、Ｐ／Ｗ時しか使用できないため、Ｐ／Ｗ時以
外、例えば実際に半導体製品に組込まれて使用する時な
どには、出力バッファにとって単なる負荷になってしま
う。
【００２２】また、何らかのコントロール機能を備えた
出力バッファの動作を高速にする従来例としては、特開
平４−３３４１１６号公報に記載された回路がある。し
かしながら、この回路は、ＴＴＬレベルの３ステートバ
ッファの動作消費電流を低減するために、高出力インピ
ーダンス状態への移行を高速にするものであり、駆動能
力コントロール機能を備えた出力バッファの動作速度を
高速化するものではない。
出力バッファの動作を高速にする従来例としては、特開
平４−３３４１１６号公報に記載された回路がある。し
かしながら、この回路は、ＴＴＬレベルの３ステートバ
ッファの動作消費電流を低減するために、高出力インピ
ーダンス状態への移行を高速にするものであり、駆動能
力コントロール機能を備えた出力バッファの動作速度を
高速化するものではない。
【００２３】本発明の目的は、駆動能力コントロール機
能を備え、動作速度を高速化するとともに、回路面積を
小さくすることのできる駆動能力コントロール機能を備
えた出力バッファを提供することにある。
能を備え、動作速度を高速化するとともに、回路面積を
小さくすることのできる駆動能力コントロール機能を備
えた出力バッファを提供することにある。
【００２４】
【課題を解決するための手段】本発明の駆動能力コント
ロール機能を備えた出力バッファは、入力端子からの入
力信号を反転させるインバータ回路と、前記入力信号お
よび制御信号の反転信号を入力してＮＡＮＤ論理を形成
するＮＡＮＤ回路と、前記入力信号および前記制御信号
を入力してＮＯＲ論理を形成するＮＯＲ回路と、高電位
電源および低電位電源間に直列に接続され且つ共に前記
インバータ回路の出力で駆動される第１および第２のＭ
ＯＳトランジスタからなり、前記第１，第２のＭＯＳト
ランジスタの接続点を出力端子に接続した第１の出力用
インバータと、前記高電位電源および前記低電位電源間
に直列に接続され、それぞれ前記第１，第２のＭＯＳト
ランジスタよりも大きな駆動能力を備えた第３および第
４のＭＯＳトランジスタからなるとともに、前記第３お
よび前記第４のＭＯＳトランジスタはそれぞれ前記ＮＡ
ＮＤ回路および前記ＮＯＲ回路の出力で駆動され且つ前
記第３，第４のＭＯＳトランジスタの接続点を出力端子
に接続した第２の出力用インバータとを有して構成され
る。
ロール機能を備えた出力バッファは、入力端子からの入
力信号を反転させるインバータ回路と、前記入力信号お
よび制御信号の反転信号を入力してＮＡＮＤ論理を形成
するＮＡＮＤ回路と、前記入力信号および前記制御信号
を入力してＮＯＲ論理を形成するＮＯＲ回路と、高電位
電源および低電位電源間に直列に接続され且つ共に前記
インバータ回路の出力で駆動される第１および第２のＭ
ＯＳトランジスタからなり、前記第１，第２のＭＯＳト
ランジスタの接続点を出力端子に接続した第１の出力用
インバータと、前記高電位電源および前記低電位電源間
に直列に接続され、それぞれ前記第１，第２のＭＯＳト
ランジスタよりも大きな駆動能力を備えた第３および第
４のＭＯＳトランジスタからなるとともに、前記第３お
よび前記第４のＭＯＳトランジスタはそれぞれ前記ＮＡ
ＮＤ回路および前記ＮＯＲ回路の出力で駆動され且つ前
記第３，第４のＭＯＳトランジスタの接続点を出力端子
に接続した第２の出力用インバータとを有して構成され
る。
【００２５】また、本発明の駆動能力コントロール機能
を備えた出力バッファは、入力端子からの入力信号を反
転させる第１のインバータ回路と、前記第１のインバー
タ回路の出力を反転する第２のインバータ回路と、前記
入力信号および制御信号を入力してＮＯＲ論理を形成す
る第１のＮＯＲ回路と、前記第１のインバータ回路の出
力および前記制御信号を入力してＮＯＲ論理を形成する
第２のＮＯＲ回路と、高電位電源および低電位電源間に
直列に接続され且つそれぞれ前記第２および前記第１の
インバータ回路の出力で駆動される第１および第２のＭ
ＯＳトランジスタからなり、前記第１，第２のＭＯＳト
ランジスタの接続点を出力端子に接続した第１の出力用
インバータと、前記高電位電源および前記低電位電源間
に直列に接続され、それぞれ前記第１，第２のＭＯＳト
ランジスタよりも大きな駆動能力を備えた第３および第
４のＭＯＳトランジスタからなるとともに、前記第３お
よび前記第４のＭＯＳトランジスタはそれぞれ前記第２
のＮＯＲ回路および前記第１のＮＯＲ回路の出力で駆動
され且つ前記第３，第４のＭＯＳトランジスタの接続点
を出力端子に接続した第２の出力用インバータとを有し
て構成される。
を備えた出力バッファは、入力端子からの入力信号を反
転させる第１のインバータ回路と、前記第１のインバー
タ回路の出力を反転する第２のインバータ回路と、前記
入力信号および制御信号を入力してＮＯＲ論理を形成す
る第１のＮＯＲ回路と、前記第１のインバータ回路の出
力および前記制御信号を入力してＮＯＲ論理を形成する
第２のＮＯＲ回路と、高電位電源および低電位電源間に
直列に接続され且つそれぞれ前記第２および前記第１の
インバータ回路の出力で駆動される第１および第２のＭ
ＯＳトランジスタからなり、前記第１，第２のＭＯＳト
ランジスタの接続点を出力端子に接続した第１の出力用
インバータと、前記高電位電源および前記低電位電源間
に直列に接続され、それぞれ前記第１，第２のＭＯＳト
ランジスタよりも大きな駆動能力を備えた第３および第
４のＭＯＳトランジスタからなるとともに、前記第３お
よび前記第４のＭＯＳトランジスタはそれぞれ前記第２
のＮＯＲ回路および前記第１のＮＯＲ回路の出力で駆動
され且つ前記第３，第４のＭＯＳトランジスタの接続点
を出力端子に接続した第２の出力用インバータとを有し
て構成される。
【００２６】また、本発明の駆動能力コントロール機能
を備えた出力バッファは、イネーブル信号を反転させる
第１のインバータと、前記第１のインバータの出力およ
び制御信号を入力してＮＯＲ論理を形成する第１のＮＯ
Ｒ回路と、前記第１のＮＯＲ回路の出力を反転する第２
のインバータと、入力端子からの入力信号および前記イ
ネーブル信号を入力してＮＡＮＤ論理を形成する第１の
ＮＡＮＤ回路と、前記入力信号および前記第１のＮＯＲ
回路の出力を入力してＮＡＮＤ論理を形成する第２のＮ
ＡＮＤ回路と、前記入力信号および前記第１のインバー
タの出力を入力してＮＯＲ論理を形成する第２のＮＯＲ
回路と、前記入力信号および前記第２のインバータの出
力を入力してＮＯＲ論理を形成する第３のＮＯＲ回路
と、高電位電源および低電位電源間に直列に接続され且
つそれぞれ前記第１のＮＡＮＤ回路および前記第２のＮ
ＯＲ回路の出力で駆動される第１および第２のＭＯＳト
ランジスタからなり、前記第１，第２のＭＯＳトランジ
スタの接続点を出力端子に接続した第１の出力用インバ
ータと、前記高電位電源および前記低電位電源間に直列
に接続され、それぞれ前記第１，第２のＭＯＳトランジ
スタよりも大きな駆動能力を備えた第３および第４のＭ
ＯＳトランジスタからなるとともに、前記第３および前
記第４のＭＯＳトランジスタはそれぞれ前記第２のＮＡ
ＮＤ回路および前記第３のＮＯＲ回路の出力で駆動され
且つ前記第３，第４のＭＯＳトランジスタの接続点を出
力端子に接続した第２の出力用インバータとを有して構
成される。
を備えた出力バッファは、イネーブル信号を反転させる
第１のインバータと、前記第１のインバータの出力およ
び制御信号を入力してＮＯＲ論理を形成する第１のＮＯ
Ｒ回路と、前記第１のＮＯＲ回路の出力を反転する第２
のインバータと、入力端子からの入力信号および前記イ
ネーブル信号を入力してＮＡＮＤ論理を形成する第１の
ＮＡＮＤ回路と、前記入力信号および前記第１のＮＯＲ
回路の出力を入力してＮＡＮＤ論理を形成する第２のＮ
ＡＮＤ回路と、前記入力信号および前記第１のインバー
タの出力を入力してＮＯＲ論理を形成する第２のＮＯＲ
回路と、前記入力信号および前記第２のインバータの出
力を入力してＮＯＲ論理を形成する第３のＮＯＲ回路
と、高電位電源および低電位電源間に直列に接続され且
つそれぞれ前記第１のＮＡＮＤ回路および前記第２のＮ
ＯＲ回路の出力で駆動される第１および第２のＭＯＳト
ランジスタからなり、前記第１，第２のＭＯＳトランジ
スタの接続点を出力端子に接続した第１の出力用インバ
ータと、前記高電位電源および前記低電位電源間に直列
に接続され、それぞれ前記第１，第２のＭＯＳトランジ
スタよりも大きな駆動能力を備えた第３および第４のＭ
ＯＳトランジスタからなるとともに、前記第３および前
記第４のＭＯＳトランジスタはそれぞれ前記第２のＮＡ
ＮＤ回路および前記第３のＮＯＲ回路の出力で駆動され
且つ前記第３，第４のＭＯＳトランジスタの接続点を出
力端子に接続した第２の出力用インバータとを有して構
成される。
【００２７】さらに、本発明の駆動能力コントロール機
能を備えた出力バッファは、入力信号，イネーブル信号
および制御信号をそれぞれ反転するための第１乃至第３
のインバータと、前記イネーブル信号および前記第３の
インバータの出力を入力してＮＡＮＤ論理を形成するＮ
ＡＮＤ回路と、前記第１のインバータの出力および前記
第２のインバータの出力を入力してＮＯＲ論理を形成す
る第１のＮＯＲ回路と、前記第１のインバータの出力お
よび前記ＮＡＮＤ回路の出力を入力してＮＯＲ論理を形
成する第２のＮＯＲ回路と、前記入力信号および前記第
２のインバータの出力を入力してＮＯＲ論理を形成する
第３のＮＯＲ回路と、前記入力信号および前記ＮＡＮＤ
回路の出力を入力してＮＯＲ論理を形成する第４のＮＯ
Ｒ回路と、高電位電源および低電位電源間に直列に接続
され且つそれぞれ前記第１，第３のＮＯＲ回路の出力で
駆動される第１および第２のＭＯＳトランジスタからな
り、前記第１，第２のＭＯＳトランジスタの接続点を出
力端子に接続した第１の出力用インバータと、前記高電
位電源および前記低電位電源間に直列に接続され、それ
ぞれ前記第１，第２のＭＯＳトランジスタよりも大きな
駆動能力を備えた第３および第４のＭＯＳトランジスタ
からなるとともに、前記第３および前記第４のＭＯＳト
ランジスタはそれぞれ前記第２のＮＯＲ回路および前記
第４のＮＯＲ回路の出力で駆動され且つ前記第３，第４
のＭＯＳトランジスタの接続点を出力端子に接続した第
２の出力用インバータとを有して構成される。
能を備えた出力バッファは、入力信号，イネーブル信号
および制御信号をそれぞれ反転するための第１乃至第３
のインバータと、前記イネーブル信号および前記第３の
インバータの出力を入力してＮＡＮＤ論理を形成するＮ
ＡＮＤ回路と、前記第１のインバータの出力および前記
第２のインバータの出力を入力してＮＯＲ論理を形成す
る第１のＮＯＲ回路と、前記第１のインバータの出力お
よび前記ＮＡＮＤ回路の出力を入力してＮＯＲ論理を形
成する第２のＮＯＲ回路と、前記入力信号および前記第
２のインバータの出力を入力してＮＯＲ論理を形成する
第３のＮＯＲ回路と、前記入力信号および前記ＮＡＮＤ
回路の出力を入力してＮＯＲ論理を形成する第４のＮＯ
Ｒ回路と、高電位電源および低電位電源間に直列に接続
され且つそれぞれ前記第１，第３のＮＯＲ回路の出力で
駆動される第１および第２のＭＯＳトランジスタからな
り、前記第１，第２のＭＯＳトランジスタの接続点を出
力端子に接続した第１の出力用インバータと、前記高電
位電源および前記低電位電源間に直列に接続され、それ
ぞれ前記第１，第２のＭＯＳトランジスタよりも大きな
駆動能力を備えた第３および第４のＭＯＳトランジスタ
からなるとともに、前記第３および前記第４のＭＯＳト
ランジスタはそれぞれ前記第２のＮＯＲ回路および前記
第４のＮＯＲ回路の出力で駆動され且つ前記第３，第４
のＭＯＳトランジスタの接続点を出力端子に接続した第
２の出力用インバータとを有して構成される。
【００２８】
【発明の実施の形態】次に、本発明の実施の形態ついて
図面を参照して説明する。
図面を参照して説明する。
【００２９】図１は本発明の一実施の形態を示すＣＭＯ
Ｓレベル用の出力バッファ回路図である。図１に示すよ
うに、本実施の形態における出力バッファは、高電位電
源ＶＤＤおよび低電位電源ＧＮＤ間に直列に接続された
Ｐ−ＭＯＳトランジスタ５，Ｎ−ＭＯＳトランジスタ７
からなり、これら両トランジスタ５，７の接続点を出力
端子ＤＯに接続した最小駆動能力の第１の出力用インバ
ータ９と、同様に高電位電源ＶＤＤおよび低電位電源Ｇ
ＮＤ間に直列に接続されるとともに、Ｐ−ＭＯＳトラン
ジスタ５，Ｎ−ＭＯＳトランジスタ７よりも大きな駆動
能力を有するＰ−ＭＯＳトランジスタ６，Ｎ−ＭＯＳト
ランジスタ８からなり、これら両トランジスタ６，８の
接続点を出力端子ＤＯに接続した第２の出力用インバー
タ１０とを有する。
Ｓレベル用の出力バッファ回路図である。図１に示すよ
うに、本実施の形態における出力バッファは、高電位電
源ＶＤＤおよび低電位電源ＧＮＤ間に直列に接続された
Ｐ−ＭＯＳトランジスタ５，Ｎ−ＭＯＳトランジスタ７
からなり、これら両トランジスタ５，７の接続点を出力
端子ＤＯに接続した最小駆動能力の第１の出力用インバ
ータ９と、同様に高電位電源ＶＤＤおよび低電位電源Ｇ
ＮＤ間に直列に接続されるとともに、Ｐ−ＭＯＳトラン
ジスタ５，Ｎ−ＭＯＳトランジスタ７よりも大きな駆動
能力を有するＰ−ＭＯＳトランジスタ６，Ｎ−ＭＯＳト
ランジスタ８からなり、これら両トランジスタ６，８の
接続点を出力端子ＤＯに接続した第２の出力用インバー
タ１０とを有する。
【００３０】これらの出力用インバータ９，１０を駆動
するにあたり、本実施の形態における出力バッファは、
入力端子ＤＩからの入力信号（以下、ＤＩと称す）を反
転させるインバータ回路１と、制御端子ＣＴＲからのコ
ントロール信号（以下、ＣＴＲと称す）を反転させるイ
ンバータ４と、入力信号ＤＩおよび制御信号ＣＴＲの反
転信号を入力してＮＡＮＤ論理を形成するＮＡＮＤ回路
２と、入力信号ＤＩおよび制御信号ＣＴＲを入力してＮ
ＯＲ論理を形成するＮＯＲ回路３とを備えている。第１
の出力用インバータ９は、このインバータ９を構成する
両ＭＯＳトランジスタ５，７ともインバータ回路１の出
力、すなわち入力信号ＤＩの反転信号により動作を制御
される。また、第２の出力用インバータ１０は、このイ
ンバータ１０を構成するＰ−ＭＯＳトランジスタ６がＮ
ＡＮＤ回路２の出力により、Ｎ−ＭＯＳトランジスタ８
がＮＯＲ回路３の出力により、それぞれ動作を制御され
る。
するにあたり、本実施の形態における出力バッファは、
入力端子ＤＩからの入力信号（以下、ＤＩと称す）を反
転させるインバータ回路１と、制御端子ＣＴＲからのコ
ントロール信号（以下、ＣＴＲと称す）を反転させるイ
ンバータ４と、入力信号ＤＩおよび制御信号ＣＴＲの反
転信号を入力してＮＡＮＤ論理を形成するＮＡＮＤ回路
２と、入力信号ＤＩおよび制御信号ＣＴＲを入力してＮ
ＯＲ論理を形成するＮＯＲ回路３とを備えている。第１
の出力用インバータ９は、このインバータ９を構成する
両ＭＯＳトランジスタ５，７ともインバータ回路１の出
力、すなわち入力信号ＤＩの反転信号により動作を制御
される。また、第２の出力用インバータ１０は、このイ
ンバータ１０を構成するＰ−ＭＯＳトランジスタ６がＮ
ＡＮＤ回路２の出力により、Ｎ−ＭＯＳトランジスタ８
がＮＯＲ回路３の出力により、それぞれ動作を制御され
る。
【００３１】まず、制御信号ＣＴＲがＨレベルのとき、
第２の出力用インバータ１０を形成するＰ−ＭＯＳトラ
ンジスタ６，Ｎ−ＭＯＳトランジスタ８はＯＦＦ状態に
なるので、出力バッファは最小駆動能力のバッファとし
て動作する。
第２の出力用インバータ１０を形成するＰ−ＭＯＳトラ
ンジスタ６，Ｎ−ＭＯＳトランジスタ８はＯＦＦ状態に
なるので、出力バッファは最小駆動能力のバッファとし
て動作する。
【００３２】つぎに、この制御信号ＣＴＲがＬレベルに
なると、ＮＡＮＤ回路２およびＮＯＲ回路３ともインバ
ータとして動作する。このため、出力バッファは本来の
駆動能力のバッファとして動作する。
なると、ＮＡＮＤ回路２およびＮＯＲ回路３ともインバ
ータとして動作する。このため、出力バッファは本来の
駆動能力のバッファとして動作する。
【００３３】すなわち、前述した各従来例における出力
バッファの駆動能力の切換えは、トランスファゲートに
より行っていたが、本実施の形態においては、それぞれ
６個のトランジスタからなるＮＡＮＤ回路２およびＮＯ
Ｒ回路３を用いて行うことにより、余分な抵抗および容
量を無くすことができるので、動作速度を高速化するこ
とができる。
バッファの駆動能力の切換えは、トランスファゲートに
より行っていたが、本実施の形態においては、それぞれ
６個のトランジスタからなるＮＡＮＤ回路２およびＮＯ
Ｒ回路３を用いて行うことにより、余分な抵抗および容
量を無くすことができるので、動作速度を高速化するこ
とができる。
【００３４】かかる出力バッファにおいては、０．５μ
ｍプロセスを使用した場合、入力信号が出力端子から出
力されるまでの時間ｔｐｄは、約１．７５ｎＳであり、
前述した各従来例に比較しても、約１〜２割程度改善す
ることができる。
ｍプロセスを使用した場合、入力信号が出力端子から出
力されるまでの時間ｔｐｄは、約１．７５ｎＳであり、
前述した各従来例に比較しても、約１〜２割程度改善す
ることができる。
【００３５】また、従来の出力バッファは、トランスフ
ァゲートを１０個のトランジスタで構成しているが、本
実施の形態においては、ＮＡＮＤ回路２およびＮＯＲ回
路３をそれぞれ６個のトランジスタで構成することがで
きるので、回路面積を小さくすることができる。例え
ば、出力用インバータを除いた回路面積は、約８００μ
ｍ2 程度に小さくでき、約２〜３割程度小さくすること
ができる。
ァゲートを１０個のトランジスタで構成しているが、本
実施の形態においては、ＮＡＮＤ回路２およびＮＯＲ回
路３をそれぞれ６個のトランジスタで構成することがで
きるので、回路面積を小さくすることができる。例え
ば、出力用インバータを除いた回路面積は、約８００μ
ｍ2 程度に小さくでき、約２〜３割程度小さくすること
ができる。
【００３６】図２は本発明の他の実施の形態を示すＴＴ
Ｌレベル用の出力バッファ回路図である。図２に示すよ
うに、この出力バッファは、ＶＤＤ，ＧＮＤ間に直列に
接続された最小駆動能力のＮ−ＭＯＳトランジスタ１
３，１５からなり、両ＭＯＳトランジスタ１３，１５の
接続点を出力端子ＤＯに接続した第１の出力用インバー
タ９と、ＶＤＤ，ＧＮＤ間に直列に接続され、それぞれ
Ｎ−ＭＯＳトランジスタ１３，１５よりも大きな駆動能
力を備えたＮ−ＭＯＳトランジスタ１４，１６からなる
とともに、これらＭＯＳトランジスタ１４，１６の接続
点を出力端子ＤＯに接続した第２の出力用インバータ１
０とを有する。
Ｌレベル用の出力バッファ回路図である。図２に示すよ
うに、この出力バッファは、ＶＤＤ，ＧＮＤ間に直列に
接続された最小駆動能力のＮ−ＭＯＳトランジスタ１
３，１５からなり、両ＭＯＳトランジスタ１３，１５の
接続点を出力端子ＤＯに接続した第１の出力用インバー
タ９と、ＶＤＤ，ＧＮＤ間に直列に接続され、それぞれ
Ｎ−ＭＯＳトランジスタ１３，１５よりも大きな駆動能
力を備えたＮ−ＭＯＳトランジスタ１４，１６からなる
とともに、これらＭＯＳトランジスタ１４，１６の接続
点を出力端子ＤＯに接続した第２の出力用インバータ１
０とを有する。
【００３７】これらの出力用インバータ９，１０を駆動
するにあたり、本実施の形態における出力バッファは、
入力端子からの入力信号ＤＩを反転させる第１のインバ
ータ回路１と、この第１のインバータ回路１の出力を反
転する第２のインバータ回路１１と、入力信号ＤＩおよ
び制御信号ＣＴＲを入力してＮＯＲ論理を形成する第１
のＮＯＲ回路３と、第１のインバータ回路１の出力およ
び制御信号ＣＴＲを入力してＮＯＲ論理を形成する第２
のＮＯＲ回路１２とを備えている。この出力バッファに
おいては、Ｎ−ＭＯＳトランジスタ１３，１５を入力信
号の正転信号および反転信号で制御する一方、Ｎ−ＭＯ
Ｓトランジスタ１４，１６を第２のＮＯＲ回路１２およ
び第１のＮＯＲ回路３の出力でそれぞれ制御する。
するにあたり、本実施の形態における出力バッファは、
入力端子からの入力信号ＤＩを反転させる第１のインバ
ータ回路１と、この第１のインバータ回路１の出力を反
転する第２のインバータ回路１１と、入力信号ＤＩおよ
び制御信号ＣＴＲを入力してＮＯＲ論理を形成する第１
のＮＯＲ回路３と、第１のインバータ回路１の出力およ
び制御信号ＣＴＲを入力してＮＯＲ論理を形成する第２
のＮＯＲ回路１２とを備えている。この出力バッファに
おいては、Ｎ−ＭＯＳトランジスタ１３，１５を入力信
号の正転信号および反転信号で制御する一方、Ｎ−ＭＯ
Ｓトランジスタ１４，１６を第２のＮＯＲ回路１２およ
び第１のＮＯＲ回路３の出力でそれぞれ制御する。
【００３８】まず、制御信号ＣＴＲがＨレベルのとき、
第２の出力用インバータ１０を形成するＮ−ＭＯＳトラ
ンジスタ１４，Ｎ−ＭＯＳトランジスタ１６はＯＦＦ状
態になるので、出力バッファは最小駆動能力のバッファ
として動作する。
第２の出力用インバータ１０を形成するＮ−ＭＯＳトラ
ンジスタ１４，Ｎ−ＭＯＳトランジスタ１６はＯＦＦ状
態になるので、出力バッファは最小駆動能力のバッファ
として動作する。
【００３９】つぎに、この制御信号ＣＴＲがＬレベルに
なると、ＮＯＲ回路３および１２ともインバータとして
動作する。このため、出力バッファは本来の駆動能力の
バッファとして動作する。
なると、ＮＯＲ回路３および１２ともインバータとして
動作する。このため、出力バッファは本来の駆動能力の
バッファとして動作する。
【００４０】かかる出力バッファも、トランスファゲー
トやプルアップトランジスタあるいはプルダウントラン
ジスタを用いないので、回路動作を高速化できるととも
に、回路面積も小さくすることができる。
トやプルアップトランジスタあるいはプルダウントラン
ジスタを用いないので、回路動作を高速化できるととも
に、回路面積も小さくすることができる。
【００４１】図３は本発明の他の実施の形態を示すＣＭ
ＯＳレベル用の３ステート出力バッファ回路図である。
図３に示すように、この出力バッファは、制御信号ＣＴ
Ｒの他に、イネーブル信号を用いたＣＭＯＳレベル用の
３ステート出力バッファである。
ＯＳレベル用の３ステート出力バッファ回路図である。
図３に示すように、この出力バッファは、制御信号ＣＴ
Ｒの他に、イネーブル信号を用いたＣＭＯＳレベル用の
３ステート出力バッファである。
【００４２】この３ステート出力バッファは、イネーブ
ル信号ＥＮを反転させる第１のインバータ１７と、この
第１のインバータ１７の出力および制御信号ＣＴＲを入
力してＮＯＲ論理を形成する第１のＮＯＲ回路１８と、
この第１のＮＯＲ回路１８の出力を反転する第２のイン
バータ１９と、入力端子からの入力信号ＤＩおよびイネ
ーブル信号ＥＮを入力してＮＡＮＤ論理を形成する第１
のＮＡＮＤ回路２０と、入力信号ＤＩおよび第１のＮＯ
Ｒ回路１８の出力を入力してＮＡＮＤ論理を形成する第
２のＮＡＮＤ回路２１と、入力信号ＤＩおよび第１のイ
ンバータ１７の出力を入力してＮＯＲ論理を形成する第
２のＮＯＲ回路２２と、入力信号ＤＩおよび第２のイン
バータ１９の出力を入力してＮＯＲ論理を形成する第３
のＮＯＲ回路２３と、ＶＤＤおよびＧＮＤ間に直列に接
続されるとともに、それぞれ第１のＮＡＮＤ回路２０お
よび第２のＮＯＲ回路２２の出力で駆動される最小駆動
能力のＰ−ＭＯＳトランジスタ２４およびＮ−ＭＯＳト
ランジスタ２６からなり、これらのＭＯＳトランジスタ
２４，２６の接続点を出力端子ＤＯに接続した第１の出
力用インバータ９と、同様にＶＤＤおよびＧＮＤ間に直
列に接続され、それぞれＭＯＳトランジスタ２４，２６
よりも大きな駆動能力を備えたＰ−ＭＯＳトランジスタ
２５およびＮ−ＭＯＳトランジスタ２７からなるととも
に、これらのＭＯＳトランジスタ２５，２７をそれぞれ
第２のＮＡＮＤ回路２１および第３のＮＯＲ回路２３の
出力で駆動し且つこれらＭＯＳトランジスタ２５，２７
の接続点を出力端子ＤＯに接続した第２の出力用インバ
ータ１０とを有する。
ル信号ＥＮを反転させる第１のインバータ１７と、この
第１のインバータ１７の出力および制御信号ＣＴＲを入
力してＮＯＲ論理を形成する第１のＮＯＲ回路１８と、
この第１のＮＯＲ回路１８の出力を反転する第２のイン
バータ１９と、入力端子からの入力信号ＤＩおよびイネ
ーブル信号ＥＮを入力してＮＡＮＤ論理を形成する第１
のＮＡＮＤ回路２０と、入力信号ＤＩおよび第１のＮＯ
Ｒ回路１８の出力を入力してＮＡＮＤ論理を形成する第
２のＮＡＮＤ回路２１と、入力信号ＤＩおよび第１のイ
ンバータ１７の出力を入力してＮＯＲ論理を形成する第
２のＮＯＲ回路２２と、入力信号ＤＩおよび第２のイン
バータ１９の出力を入力してＮＯＲ論理を形成する第３
のＮＯＲ回路２３と、ＶＤＤおよびＧＮＤ間に直列に接
続されるとともに、それぞれ第１のＮＡＮＤ回路２０お
よび第２のＮＯＲ回路２２の出力で駆動される最小駆動
能力のＰ−ＭＯＳトランジスタ２４およびＮ−ＭＯＳト
ランジスタ２６からなり、これらのＭＯＳトランジスタ
２４，２６の接続点を出力端子ＤＯに接続した第１の出
力用インバータ９と、同様にＶＤＤおよびＧＮＤ間に直
列に接続され、それぞれＭＯＳトランジスタ２４，２６
よりも大きな駆動能力を備えたＰ−ＭＯＳトランジスタ
２５およびＮ−ＭＯＳトランジスタ２７からなるととも
に、これらのＭＯＳトランジスタ２５，２７をそれぞれ
第２のＮＡＮＤ回路２１および第３のＮＯＲ回路２３の
出力で駆動し且つこれらＭＯＳトランジスタ２５，２７
の接続点を出力端子ＤＯに接続した第２の出力用インバ
ータ１０とを有する。
【００４３】この回路の場合も、制御信号ＣＴＲがＨレ
ベルのとき、第２の出力用インバータ１０を形成するＰ
−ＭＯＳトランジスタ２５，Ｎ−ＭＯＳトランジスタ２
７はＯＦＦ状態になり、出力バッファは最小駆動能力の
バッファとして動作する。同様に、この制御信号ＣＴＲ
がＬレベルになると、ＮＯＲ回路１８はインバータとし
て動作するので、出力バッファは本来の駆動能力の３ス
テートバッファとして動作する。この回路でも、前述し
た２つの例と同様に、従来例と比較すると、高速動作す
るとともに、回路面積を小さくすることができる。
ベルのとき、第２の出力用インバータ１０を形成するＰ
−ＭＯＳトランジスタ２５，Ｎ−ＭＯＳトランジスタ２
７はＯＦＦ状態になり、出力バッファは最小駆動能力の
バッファとして動作する。同様に、この制御信号ＣＴＲ
がＬレベルになると、ＮＯＲ回路１８はインバータとし
て動作するので、出力バッファは本来の駆動能力の３ス
テートバッファとして動作する。この回路でも、前述し
た２つの例と同様に、従来例と比較すると、高速動作す
るとともに、回路面積を小さくすることができる。
【００４４】図４は本発明の他の実施の形態を示すＴＴ
Ｌレベル用の３ステート出力バッファ回路図である。図
４に示すように、このＴＴＬレベル用の３ステート出力
バッファは、入力信号ＤＩ，イネーブル信号ＥＮおよび
制御信号ＣＴＲをそれぞれ反転するための第１乃至第３
のインバータ２８乃至３０と、イネーブル信号ＥＮおよ
び第３のインバータ３０の出力を入力してＮＡＮＤ論理
を形成するＮＡＮＤ回路３１と、第１のインバータ２８
の出力および第２のインバータ２９の出力を入力してＮ
ＯＲ論理を形成する第１のＮＯＲ回路３２と、第１のイ
ンバータ２８の出力およびＮＡＮＤ回路３１の出力を入
力してＮＯＲ論理を形成する第２のＮＯＲ回路３３と、
入力信号ＤＩおよび第２のインバータ２９の出力を入力
してＮＯＲ論理を形成する第３のＮＯＲ回路３４と、入
力信号ＤＩおよびＮＡＮＤ回路３１の出力を入力してＮ
ＯＲ論理を形成する第４のＮＯＲ回路３５と、ＶＤＤ，
ＧＮＤ間に直列に接続され且つそれぞれ第１，第３のＮ
ＯＲ回路３２，３４の出力で駆動されるＮ−ＭＯＳトラ
ンジスタ３６，３８からなり、これら両ＭＯＳトランジ
スタ３６，３８の接続点を出力端子ＤＯに接続した第１
の出力用インバータ９と、同様にＶＤＤ，ＧＮＤ間に直
列に接続され、それぞれ両ＭＯＳトランジスタ３６，３
８よりも大きな駆動能力を備えたＮ−ＭＯＳトランジス
タ３７，３９からなるとともに、これら両ＭＯＳトラン
ジスタ３７，３９をそれぞれ第２のＮＯＲ回路３３およ
び第４のＮＯＲ回路３５の出力で駆動し且つこれら両Ｍ
ＯＳトランジスタ３７，３９の接続点を出力端子ＤＯに
接続した第２の出力用インバータ１０とを有する。
Ｌレベル用の３ステート出力バッファ回路図である。図
４に示すように、このＴＴＬレベル用の３ステート出力
バッファは、入力信号ＤＩ，イネーブル信号ＥＮおよび
制御信号ＣＴＲをそれぞれ反転するための第１乃至第３
のインバータ２８乃至３０と、イネーブル信号ＥＮおよ
び第３のインバータ３０の出力を入力してＮＡＮＤ論理
を形成するＮＡＮＤ回路３１と、第１のインバータ２８
の出力および第２のインバータ２９の出力を入力してＮ
ＯＲ論理を形成する第１のＮＯＲ回路３２と、第１のイ
ンバータ２８の出力およびＮＡＮＤ回路３１の出力を入
力してＮＯＲ論理を形成する第２のＮＯＲ回路３３と、
入力信号ＤＩおよび第２のインバータ２９の出力を入力
してＮＯＲ論理を形成する第３のＮＯＲ回路３４と、入
力信号ＤＩおよびＮＡＮＤ回路３１の出力を入力してＮ
ＯＲ論理を形成する第４のＮＯＲ回路３５と、ＶＤＤ，
ＧＮＤ間に直列に接続され且つそれぞれ第１，第３のＮ
ＯＲ回路３２，３４の出力で駆動されるＮ−ＭＯＳトラ
ンジスタ３６，３８からなり、これら両ＭＯＳトランジ
スタ３６，３８の接続点を出力端子ＤＯに接続した第１
の出力用インバータ９と、同様にＶＤＤ，ＧＮＤ間に直
列に接続され、それぞれ両ＭＯＳトランジスタ３６，３
８よりも大きな駆動能力を備えたＮ−ＭＯＳトランジス
タ３７，３９からなるとともに、これら両ＭＯＳトラン
ジスタ３７，３９をそれぞれ第２のＮＯＲ回路３３およ
び第４のＮＯＲ回路３５の出力で駆動し且つこれら両Ｍ
ＯＳトランジスタ３７，３９の接続点を出力端子ＤＯに
接続した第２の出力用インバータ１０とを有する。
【００４５】この回路の場合も前述した例と同様に、制
御信号ＣＴＲがＨレベルのとき、第２の出力用インバー
タ１０を形成するＮ−ＭＯＳトランジスタ３７，Ｎ−Ｍ
ＯＳトランジスタ３９はＯＦＦ状態になり、出力バッフ
ァは最小駆動能力のバッファとして動作する。また、こ
の制御信号ＣＴＲがＬレベルになると、ＮＡＮＤ回路３
１はインバータとして動作するので、出力バッファは本
来の駆動能力の３ステートバッファとして動作する。こ
の回路でも、前述した各例と同様に、従来例と比較する
と、高速動作するとともに、回路面積を小さくすること
ができる。
御信号ＣＴＲがＨレベルのとき、第２の出力用インバー
タ１０を形成するＮ−ＭＯＳトランジスタ３７，Ｎ−Ｍ
ＯＳトランジスタ３９はＯＦＦ状態になり、出力バッフ
ァは最小駆動能力のバッファとして動作する。また、こ
の制御信号ＣＴＲがＬレベルになると、ＮＡＮＤ回路３
１はインバータとして動作するので、出力バッファは本
来の駆動能力の３ステートバッファとして動作する。こ
の回路でも、前述した各例と同様に、従来例と比較する
と、高速動作するとともに、回路面積を小さくすること
ができる。
【００４６】
【発明の効果】以上説明したように、本発明の駆動能力
コントロール機能を備えた出力バッファは、制御信号に
よる駆動能力の切換え、すなわち出力用インバータの切
換えにあたり、トランスファゲートやプルアップトラン
ジスラあるいはプルダウントランジスタを用いることに
代えて、ＮＡＮＤ回路やＮＯＲ回路を用いることによ
り、余計な抵抗および容量を無くすことができるので、
従来例と比較しても、約１〜２割程度、回路動作を高速
化できるという効果がある。
コントロール機能を備えた出力バッファは、制御信号に
よる駆動能力の切換え、すなわち出力用インバータの切
換えにあたり、トランスファゲートやプルアップトラン
ジスラあるいはプルダウントランジスタを用いることに
代えて、ＮＡＮＤ回路やＮＯＲ回路を用いることによ
り、余計な抵抗および容量を無くすことができるので、
従来例と比較しても、約１〜２割程度、回路動作を高速
化できるという効果がある。
【００４７】また、本発明の駆動能力コントロール機能
を備えた出力バッファは、ＮＡＮＤ回路やＮＯＲ回路を
用いることにより、必要なトランジスタの数を削減する
ことができるので、出力用インバータを除いた回路面積
を約２〜３割程度、小さくできるという効果がある。
を備えた出力バッファは、ＮＡＮＤ回路やＮＯＲ回路を
用いることにより、必要なトランジスタの数を削減する
ことができるので、出力用インバータを除いた回路面積
を約２〜３割程度、小さくできるという効果がある。
【図１】本発明の一実施の形態を示すＣＭＯＳレベル用
の出力バッファ回路図である。
の出力バッファ回路図である。
【図２】本発明の他の実施の形態を示すＴＴＬレベル用
の出力バッファ回路図である。
の出力バッファ回路図である。
【図３】本発明の他の実施の形態を示すＣＭＯＳレベル
用の３ステート出力バッファ回路図である。
用の３ステート出力バッファ回路図である。
【図４】本発明の他の実施の形態を示すＴＴＬレベル用
の３ステート出力バッファ回路図である。
の３ステート出力バッファ回路図である。
【図５】従来の一例を示すＣＭＯＳレベル用の出力バッ
ファ回路図である。
ファ回路図である。
【図６】従来の他の例を示すＴＴＬレベル用の出力バッ
ファ回路図である。
ファ回路図である。
【図７】従来の他の例を示すＣＭＯＳレベル用の３ステ
ート出力バッファ回路図である。
ート出力バッファ回路図である。
【図８】従来の他の例を示すＴＴＬレベル用の３ステー
ト出力バッファ回路図である。
ト出力バッファ回路図である。
１，１１ インバータ回路 ２，２０，２１，３１ ＮＡＮＤ回路 ３，１２，，１８，２２，２３，３２〜３５ ＮＯＲ
回路 ４，１７，１９，２８〜３０ インバータ ５，１３，２４，３６ 低駆動能力用第１のＭＯＳト
ランジスタ ６，１４，２５，３７ 高駆動能力用第１のＭＯＳト
ランジスタ ７，１５，２６，３８ 低駆動能力用第２のＭＯＳト
ランジスタ ８，１６，２７，３９ 高駆動能力用第２のＭＯＳト
ランジスタ ９ 第１の出力用インバータ １０ 第２の出力用インバータ ＤＩ 入力端子 ＤＯ 出力端子 ＣＴＲ 制御端子 ＥＮ イネーブル端子 ＶＤＤ 高電位電源
回路 ４，１７，１９，２８〜３０ インバータ ５，１３，２４，３６ 低駆動能力用第１のＭＯＳト
ランジスタ ６，１４，２５，３７ 高駆動能力用第１のＭＯＳト
ランジスタ ７，１５，２６，３８ 低駆動能力用第２のＭＯＳト
ランジスタ ８，１６，２７，３９ 高駆動能力用第２のＭＯＳト
ランジスタ ９ 第１の出力用インバータ １０ 第２の出力用インバータ ＤＩ 入力端子 ＤＯ 出力端子 ＣＴＲ 制御端子 ＥＮ イネーブル端子 ＶＤＤ 高電位電源
Claims (4)
- 【請求項１】 入力端子からの入力信号を反転させるイ
ンバータ回路と、前記入力信号および制御信号の反転信
号を入力してＮＡＮＤ論理を形成するＮＡＮＤ回路と、
前記入力信号および前記制御信号を入力してＮＯＲ論理
を形成するＮＯＲ回路と、高電位電源および低電位電源
間に直列に接続され且つ共に前記インバータ回路の出力
で駆動される第１および第２のＭＯＳトランジスタから
なり、前記第１，第２のＭＯＳトランジスタの接続点を
出力端子に接続した第１の出力用インバータと、前記高
電位電源および前記低電位電源間に直列に接続され、そ
れぞれ前記第１，第２のＭＯＳトランジスタよりも大き
な駆動能力を備えた第３および第４のＭＯＳトランジス
タからなるとともに、前記第３および前記第４のＭＯＳ
トランジスタはそれぞれ前記ＮＡＮＤ回路および前記Ｎ
ＯＲ回路の出力で駆動され且つ前記第３，第４のＭＯＳ
トランジスタの接続点を出力端子に接続した第２の出力
用インバータとを有することを特徴とする駆動能力コン
トロール機能を備えた出力バッファ。 - 【請求項２】 入力端子からの入力信号を反転させる第
１のインバータ回路と、前記第１のインバータ回路の出
力を反転する第２のインバータ回路と、前記入力信号お
よび制御信号を入力してＮＯＲ論理を形成する第１のＮ
ＯＲ回路と、前記第１のインバータ回路の出力および前
記制御信号を入力してＮＯＲ論理を形成する第２のＮＯ
Ｒ回路と、高電位電源および低電位電源間に直列に接続
され且つそれぞれ前記第２および前記第１のインバータ
回路の出力で駆動される第１および第２のＭＯＳトラン
ジスタからなり、前記第１，第２のＭＯＳトランジスタ
の接続点を出力端子に接続した第１の出力用インバータ
と、前記高電位電源および前記低電位電源間に直列に接
続され、それぞれ前記第１，第２のＭＯＳトランジスタ
よりも大きな駆動能力を備えた第３および第４のＭＯＳ
トランジスタからなるとともに、前記第３および前記第
４のＭＯＳトランジスタはそれぞれ前記第２のＮＯＲ回
路および前記第１のＮＯＲ回路の出力で駆動され且つ前
記第３，第４のＭＯＳトランジスタの接続点を出力端子
に接続した第２の出力用インバータとを有することを特
徴とする駆動能力コントロール機能を備えた出力バッフ
ァ。 - 【請求項３】 イネーブル信号を反転させる第１のイン
バータと、前記第１のインバータの出力および制御信号
を入力してＮＯＲ論理を形成する第１のＮＯＲ回路と、
前記第１のＮＯＲ回路の出力を反転する第２のインバー
タと、入力端子からの入力信号および前記イネーブル信
号を入力してＮＡＮＤ論理を形成する第１のＮＡＮＤ回
路と、前記入力信号および前記第１のＮＯＲ回路の出力
を入力してＮＡＮＤ論理を形成する第２のＮＡＮＤ回路
と、前記入力信号および前記第１のインバータの出力を
入力してＮＯＲ論理を形成する第２のＮＯＲ回路と、前
記入力信号および前記第２のインバータの出力を入力し
てＮＯＲ論理を形成する第３のＮＯＲ回路と、高電位電
源および低電位電源間に直列に接続され且つそれぞれ前
記第１のＮＡＮＤ回路および前記第２のＮＯＲ回路の出
力で駆動される第１および第２のＭＯＳトランジスタか
らなり、前記第１，第２のＭＯＳトランジスタの接続点
を出力端子に接続した第１の出力用インバータと、前記
高電位電源および前記低電位電源間に直列に接続され、
それぞれ前記第１，第２のＭＯＳトランジスタよりも大
きな駆動能力を備えた第３および第４のＭＯＳトランジ
スタからなるとともに、前記第３および前記第４のＭＯ
Ｓトランジスタはそれぞれ前記第２のＮＡＮＤ回路およ
び前記第３のＮＯＲ回路の出力で駆動され且つ前記第
３，第４のＭＯＳトランジスタの接続点を出力端子に接
続した第２の出力用インバータとを有することを特徴と
する駆動能力コントロール機能を備えた出力バッファ。 - 【請求項４】 入力信号，イネーブル信号および制御信
号をそれぞれ反転するための第１乃至第３のインバータ
と、前記イネーブル信号および前記第３のインバータの
出力を入力してＮＡＮＤ論理を形成するＮＡＮＤ回路
と、前記第１のインバータの出力および前記第２のイン
バータの出力を入力してＮＯＲ論理を形成する第１のＮ
ＯＲ回路と、前記第１のインバータの出力および前記Ｎ
ＡＮＤ回路の出力を入力してＮＯＲ論理を形成する第２
のＮＯＲ回路と、前記入力信号および前記第２のインバ
ータの出力を入力してＮＯＲ論理を形成する第３のＮＯ
Ｒ回路と、前記入力信号および前記ＮＡＮＤ回路の出力
を入力してＮＯＲ論理を形成する第４のＮＯＲ回路と、
高電位電源および低電位電源間に直列に接続され且つそ
れぞれ前記第１，第３のＮＯＲ回路の出力で駆動される
第１および第２のＭＯＳトランジスタからなり、前記第
１，第２のＭＯＳトランジスタの接続点を出力端子に接
続した第１の出力用インバータと、前記高電位電源およ
び前記低電位電源間に直列に接続され、それぞれ前記第
１，第２のＭＯＳトランジスタよりも大きな駆動能力を
備えた第３および第４のＭＯＳトランジスタからなると
ともに、前記第３および前記第４のＭＯＳトランジスタ
はそれぞれ前記第２のＮＯＲ回路および前記第４のＮＯ
Ｒ回路の出力で駆動され且つ前記第３，第４のＭＯＳト
ランジスタの接続点を出力端子に接続した第２の出力用
インバータとを有することを特徴とする駆動能力コント
ロール機能を備えた出力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7333088A JP2836557B2 (ja) | 1995-12-21 | 1995-12-21 | 駆動能力コントロール機能を備えた出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7333088A JP2836557B2 (ja) | 1995-12-21 | 1995-12-21 | 駆動能力コントロール機能を備えた出力バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172364A true JPH09172364A (ja) | 1997-06-30 |
| JP2836557B2 JP2836557B2 (ja) | 1998-12-14 |
Family
ID=18262143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7333088A Expired - Fee Related JP2836557B2 (ja) | 1995-12-21 | 1995-12-21 | 駆動能力コントロール機能を備えた出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2836557B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004159329A (ja) * | 2002-11-04 | 2004-06-03 | Samsung Electronics Co Ltd | 出力データのスキューを減少させうる出力バッファ回路 |
| US7701262B2 (en) | 2006-07-25 | 2010-04-20 | Samsung Electronics Co., Ltd. | Transmission line drivers and serial interface data transmission devices including the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389624A (ja) * | 1989-08-31 | 1991-04-15 | Fujitsu Ltd | 半導体集積回路 |
| JPH0567961A (ja) * | 1991-09-09 | 1993-03-19 | Seiko Epson Corp | 出力バツフア回路 |
-
1995
- 1995-12-21 JP JP7333088A patent/JP2836557B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389624A (ja) * | 1989-08-31 | 1991-04-15 | Fujitsu Ltd | 半導体集積回路 |
| JPH0567961A (ja) * | 1991-09-09 | 1993-03-19 | Seiko Epson Corp | 出力バツフア回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004159329A (ja) * | 2002-11-04 | 2004-06-03 | Samsung Electronics Co Ltd | 出力データのスキューを減少させうる出力バッファ回路 |
| US7701262B2 (en) | 2006-07-25 | 2010-04-20 | Samsung Electronics Co., Ltd. | Transmission line drivers and serial interface data transmission devices including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2836557B2 (ja) | 1998-12-14 |
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