JPH08274606A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH08274606A JPH08274606A JP7071915A JP7191595A JPH08274606A JP H08274606 A JPH08274606 A JP H08274606A JP 7071915 A JP7071915 A JP 7071915A JP 7191595 A JP7191595 A JP 7191595A JP H08274606 A JPH08274606 A JP H08274606A
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Abstract
ともに外部負荷の大きさに応じたノイズ制御を行なう出
力バッファ回路を提供する。 【構成】VddとGndとの間に直列接続されたPチャ
ネルトランジスタ11a,Nチャネルトランジスタ11
bの接続点と、VddとGndとの間に直列接続された
Pチャネルトランジスタ12a,Nチャネルトランジス
タ12bの接続点と、出力端子17とを接続し、入力端
子16に入力が接続されたインバータ15の出力とPチ
ャネルトランジスタ12aの間にPチャネルトランジス
タ13a,Nチャネルトランジスタ13bを配置し、そ
のインバータ15の出力とNチャネルトランジスタ12
bの間にPチャネルトランジスタ14a,Nチャネルト
ランジスタ14bを配置した。
Description
スタを用いた半導体集積回路における出力バッファ回路
に関する。
図、図5は、図4に示す出力バッファ回路が‘Lレベ
ル’から‘Hレベル’に変化するときの各部波形を示す
図である。図4に示すインバータ15の入力は入力端子
16に接続されている。また、電源ノード(以下Vdd
と略す)と接地ノード(以下Gndと略す)との間に、
Vdd側から順に、Pチャネルトランジスタ41aとN
チャネルトランジスタ41bが直列接続されている。こ
れらPチャネルトランジスタ41a,Nチャネルトラン
ジスタ41bの各ゲートはインバータ15の出力に共通
接続されている。またPチャネルトランジスタ41a,
Nチャネルトランジスタ41bが直列接続された接続点
は出力端子17に接続されている。出力端子17は外部
負荷(図示せず)に接続される。
る。図5に示すように、ノードAが時刻T1で‘Lレベ
ル’から‘Hレベル’に変化すると、ノードBはインバ
ータ15で論理が反転されて‘Hレベル’から‘Lレベ
ル’に変化する。するとPチャネルトランジスタ41a
とNチャネルトランジスタ41bはノードBが‘Lレベ
ル’のため、それぞれオン状態,オフ状態になり、Vd
d→Pチャネルトランジスタ41a→端子17の経路を
通って外部負荷に電流が流れ、ノードEは‘Lレベル’
から‘Hレベル’に変化する。ノードAが‘Hレベル’
から‘Lレベル’に変化するときは、各ノードが、‘L
レベル’から‘Hレベル’に変化するときとは逆の変化
となり端子17→Nチャンネルトランジスタ41b→G
ndの経路を通って外部負荷から電流が流れ込み、ノー
ドEは‘Hレベル’から‘Lレベル’に変化する。
ッファは、Pチャンネルトランジスタ41aとNチャン
ネルトランジスタ41bにより外部負荷を駆動してい
る。従って駆動能力を上げるため、一般にこのPチャン
ネルトランジスタ41aとNチャンネルトランジスタ4
1bのゲート幅wは大きなもの(オン抵抗の小さいも
の)が用いられている。このPチャンネルトランジスタ
41aとNチャンネルトランジスタ41bのwが大きい
と、スイッチングの瞬間にPチャンネルトランジスタ4
1a或いはNチャンネルトランジスタ41bが急激に大
電流(充放電電流や貫通電流)を流すことになり、Vd
dやGndノードの電位が変動する(図5のVddノー
ド波形参照)。この出力バッファが同時に多数スイッチ
ングされると、この変動が大きくなり同一集積回路上の
Vdd或いはGndノードに接続されている他の回路が
誤動作を起こす可能性が生じるという欠点があった。
するノイズの低減化が図られるとともに外部負荷の大き
さに応じたノイズ制御を行なう出力バッファ回路を提供
することを目的とする。
明の出力バッファ回路は、 (1)入力端子 (2)出力端子 (3)上記入力端子に入力が接続されたインバータ (4)電源と上記出力端子との間に配置されゲートが上
記インバータの出力に接続された第1のPチャネルトラ
ンジスタ (5)上記出力端子とグラウンドとの間に配置されゲー
トが上記インバータの出力に接続された第1のNチャネ
ルトランジスタ (6)電源と上記出力端子との間に配置された第2のP
チャネルトランジスタ (7)上記出力端子とグラウンドとの間に配置された第
2のNチャネルトランジスタ (8)上記インバータの出力と上記第2のPチャネルト
ランジスタのゲートとの間に配置され、ゲートが上記入
力端子に接続された第3のPチャネルトランジスタ (9)上記第3のPチャネルトランジスタと並列に、上
記インバータの出力と上記第2のPチャネルトランジス
タのゲートとの間に配置され、ゲートが上記出力端子に
接続された第3のNチャネルトランジスタ (10)上記インバータの出力と上記第2のNチャネル
トランジスタのゲートとの間に配置され、ゲートが上記
入力端子に接続された第4のNチャネルトランジスタ (11)上記第4のNチャネルトランジスタと並列に、
上記インバータの出力と上記第2のNチャネルトランジ
スタのゲートとの間に配置され、ゲートが上記出力端子
に接続された第4のPチャネルトランジスタを有するこ
とを特徴とする。
が、上記第1のPチャネルトランジスタの電流駆動能力
よりも大きい電流駆動能力を有するトランジスタであ
り、かつ、上記第2のNチャネルトランジスタが、上記
第1のNチャネルトランジスタの電流駆動能力よりも大
きい電流駆動能力を有するトランジスタであることが効
果的である。
め、例えば図1に示す実施例のように入力端子16のノ
ードAが‘L’レベルから‘H’レベルに変化すると、
先ず第1のPチャネルトランジスタに相当するPチャネ
ルトランジスタ11aがオン状態になり出力端子17を
経由して外部負荷に電流が徐々に流れるため、出力端子
17のノードEの電位がゆっくりと上昇する。すると、
第3のNチャネルトランジスタに相当するNチャネルト
ランジスタ13bの抵抗が徐々に小さくなりオン状態に
なるため第2のPチャネルトランジスタに相当するPチ
ャネルトランジスタ12aもオン状態になり、出力端子
17を経由して、外部負荷に電流が流れ、ノードEの電
位がさらに上昇する。このように外部負荷には、ゆるや
かに電流が流れるため、電源電圧の、急激な電流変化に
よる低下がなく、電源系に発生するノイズが低減され、
電源系に発生するノイズで回路が誤動作することが防止
される。ノードEが‘H’レベルから‘L’レベルに変
化するときも、同様の原理によりGndによるノイズが
低減される。
ノードEの電位)をフィードバックしながら外部負荷に
電流を流すものであるため、電源系に発生するノイズを
抑えたまま、外部負荷を、外部負荷の大きさに応じた速
度で駆動できる。
1は、本発明の出力バッファ回路の第1実施例の回路図
である。図1に示す出力バッファ回路10の入力端子1
6にインバータ15の入力が接続されている。またVd
dと出力端子17との間にPチャネルトランジスタ11
aが配置されており、そのPチャネルトランジスタ11
aのゲートがインバータ15の出力に接続されている。
また出力端子17とGndとの間にNチャネルトランジ
スタ11bが配置されており、そのNチャネルトランジ
スタ11bのゲートもインバータ15の出力に接続され
ている。
述したPチャネルトランジスタ11aの電流駆動能力よ
りも大きい電流駆動能力を有するPチャネルトランジス
タ12aが配置されており、また出力端子17とGnd
との間に、前述したNチャネルトランジスタ11bの電
流駆動能力よりも大きい電流駆動能力を有するNチャネ
ルトランジスタ12bが配置されている。
ランジスタ12aのゲートとの間にPチャネルトランジ
スタ13aが配置されており、そのPチャネルトランジ
スタ13aのゲートが入力端子16に接続されている。
またインバータ15の出力とPチャネルトランジスタ1
2aのゲートとの間に、Pチャネルトランジスタ13a
と並列にNチャネルトランジスタ13bが配置されてお
り、そのNチャネルトランジスタ13bのゲートが出力
端子17に接続されている。
トランジスタ12bのゲートとの間にNチャネルトラン
ジスタ14bが配置されており、そのNチャネルトラン
ジスタ14bのゲートが入力端子16に接続されてい
る。またインバータ15の出力とNチャネルトランジス
タ12bのゲートとの間に、Nチャネルトランジスタ1
4bと並列にPチャネルトランジスタ14aが配置され
ており、そのPチャネルトランジスタ14aのゲートが
出力端子17に接続されている。このようにして出力バ
ッファ回路10が構成されている。
部波形を示す図である。図2に示す時刻T1でノードA
が‘L’レベルから‘H’レベルに変化すると、ノード
Bはインバータ15で論理が反転されて‘H’レベルか
ら‘L’レベルに変化する。するとPチャネルトランジ
スタ11a、Nチャネルトランジスタ11bは、ノード
Bが‘L’レベルのため、それぞれオン状態、オフ状態
になる。
ノードAが‘H’であるためオン状態になり、ノードB
の‘L’レベルがノードDに伝達され、Nチャネルトラ
ンジスタ12bはオフ状態になる。またPチャネルトラ
ンジスタ13aはノードAが‘H’であるためオフ状態
になる。一方Nチャネルトランジスタ13bも、Pチャ
ネルトランジスタ11aが時刻T1でオン状態になるも
ののそのPチャネルトランジスタ11aの電流駆動能力
は小さく端子17に接続されている外部負荷を急激に充
電することはできず、ノードEはまだ、‘L’レベルに
あるため、オフ状態になる。従ってノードCはハイイン
ピーダンス状態であり、Pチャネルトランジスタ12a
はオフ状態にある。
にあるため、Vdd→Pチャネルトランジスタ11a→
出力端子17の第1の電流経路を通って外部負荷に電流
が徐々に流れノードEの電位が‘H’レベル側にゆるや
かに上昇する。Pチャネルトランジスタ11aがオンを
開始した初期は、Nチャネルトランジスタ13bの抵抗
が大きいため、ノードCはハイインピーダンス状態であ
る。Pチャネルトランジスタ11aから外部負荷にさら
に電流が流れ、ノードEがさらに‘H’側に向かうと、
Nチャネルトランジスタ13bの抵抗はさらに下がり、
ノードBの‘L’レベルがノードCに伝達され今度はP
チャネルトランジスタ12aがオン状態になる。これに
より、前述した第1の電流経路に加えてVdd→Pチャ
ネルトランジスタ12a→出力端子17の第2の電流経
路を通って外部負荷に電流が流れる。ここで、Pチャネ
ルトランジスタ12aの電流駆動能力の方がPチャネル
トランジスタ11aの電流駆動能力の方よりも大きいた
め、第2の電流経路の電流の方が第1の電流経路の電流
よりも大きい。これら第1の電流経路に流れる電流と第
2の電流経路に流れる電流は、ノードEの電位をフィー
ドバックしながら外部負荷に十分電荷が充電される時刻
T2まで流れるものであるため、図2に示すようにVd
dのノードFの電位もさほど変化せずVddに発生する
ノイズが低減されるととも、外部負荷の大きさに応じた
速度で駆動できる。
実施例の回路図である。図3に示す出力バッファ回路3
0は、図1に示す出力バッファ回路10と比べ、図1に
示す出力バッファ回路10に加えて、3つのPチャネル
トランジスタ31a,32a,33aと3つのNチャネ
ルトランジスタ31b,32b,33bが配置されてい
る点が異なっている。ただし、この図3に示す第2実施
例にも、本発明の出力バッファ回路の構成要件全てが含
まれている。
動能力の大きいPチャネルトランジスタ31aがVdd
と出力端子17との間に配置され、またNチャネルトラ
ンジスタ12bより電流駆動能力の大きいNチャネルト
ランジスタ31bが出力端子17とGndとの間に配置
されている。またインバータ15の出力とPチャネルト
ランジスタ31aのゲートとの間にPチャネルトランジ
スタ32aが配置されており、そのPチャネルトランジ
スタ32aのゲートが入力端子16に接続されている。
またインバータ15の出力とPチャネルトランジスタ3
1aのゲートとの間にPチャネルトランジスタ32aと
並列にNチャネルトランジスタ32bが配置されてお
り、そのNチャネルトランジスタ32bのゲートが出力
端子17に接続されている。
トランジスタ31bのゲートとの間にNチャネルトラン
ジスタ33bが配置されており、そのNチャネルトラン
ジスタ33bのゲートが入力端子16に接続されてい
る。またインバータ15の出力とNチャネルトランジス
タ31bのゲートとの間に、Nチャネルトランジスタ3
3bと並列にPチャネルトランジスタ33aが配置され
ており、そのPチャネルトランジスタ33aのゲートが
出力端子17に接続されている。このようにして出力バ
ッファ回路30が構成されている。
‘H’レベルに変化すると、前述したようにVdd→P
チャネルトランジスタ11a→出力端子17の第1の電
流経路を通って外部負荷に電流が徐々に流れ、ノードE
の電位が‘H’レベル側にゆるやかに上昇する。すると
Nチャネルトランジスタ13b,32bの抵抗が下が
り、ノードBの‘L’レベルがPチャネルトランジスタ
12a,31aのゲートに伝達される。ここで、Pチャ
ネルトランジスタ13a,Nチャネルトランジスタ13
bのトランジスタサイズ(ゲート幅W)の方がPチャネ
ルトランジスタ32a,Nチャネルトランジスタ32b
のトランジスタサイズ(ゲート幅W)より大きくなって
おり、このためNチャネルトランジスタ13bのオン抵
抗の値の方がNチャネルトランジスタ32bのオン抵抗
の値よりも小さい。従って、先ずPチャネルトランジス
タ12aがオン状態になり、前述した第2の電流経路を
通って外部負荷に電流が流れる。次にPチャネルトラン
ジスタ31aがオン状態になり、その第2の電流経路に
加え、Vdd→Pチャネルトランジスタ31a→出力端
子17の第3の電流経路をも通って外部負荷に電流が流
れる。このようにPチャネルトランジスタ12aによる
外部負荷に電流を流すタイミングの方がPチャネルトラ
ンジスタ31aによる外部負荷に電流を流すタイミング
よりも早いため、外部負荷に大きな電流を流す場合であ
っても、その電流を分散してゆるやかに流すため、Vd
dのノードFの電位の、急激な電流変化による変動が小
さくノイズが低減される。
ファ回路によれば、電源系に発生するノイズが低減さ
れ、回路の誤動作が防止される。また出力信号のレベル
に応じて外部負荷の電流を制御するものであるため、電
源系に発生するノイズを抑えたまま、外部負荷の大きさ
に応じた速度で駆動できる。
図である。
図である。
図である。
ら‘Hレベル’に変化するときの各部波形を示す図であ
る。
3a Pチャネルトランジスタ 11b,12b,13b,14b,31b,32b,3
3b Nチャネルトランジスタ 15 インバータ 16 入力端子 17 出力端子
Claims (2)
- 【請求項1】 入力端子と、 出力端子と、 前記入力端子に入力が接続されたインバータと、 電源と前記出力端子との間に配置されゲートが前記イン
バータの出力に接続された第1のPチャネルトランジス
タと、 前記出力端子とグラウンドとの間に配置されゲートが前
記インバータの出力に接続された第1のNチャネルトラ
ンジスタと、 電源と前記出力端子との間に配置された第2のPチャネ
ルトランジスタと、 前記出力端子とグラウンドとの間に配置された第2のN
チャネルトランジスタと、 前記インバータの出力と前記第2のPチャネルトランジ
スタのゲートとの間に配置され、ゲートが前記入力端子
に接続された第3のPチャネルトランジスタと、 前記第3のPチャネルトランジスタと並列に、前記イン
バータの出力と前記第2のPチャネルトランジスタのゲ
ートとの間に配置され、ゲートが前記出力端子に接続さ
れた第3のNチャネルトランジスタと、 前記インバータの出力と前記第2のNチャネルトランジ
スタのゲートとの間に配置され、ゲートが前記入力端子
に接続された第4のNチャネルトランジスタと、 前記第4のNチャネルトランジスタと並列に、前記イン
バータの出力と前記第2のNチャネルトランジスタのゲ
ートとの間に配置され、ゲートが前記出力端子に接続さ
れた第4のPチャネルトランジスタとを有することを特
徴とする出力バッファ回路。 - 【請求項2】 前記第2のPチャネルトランジスタが、
前記第1のPチャネルトランジスタの電流駆動能力より
も大きい電流駆動能力を有するトランジスタであり、か
つ、前記第2のNチャネルトランジスタが、前記第1の
Nチャネルトランジスタの電流駆動能力よりも大きい電
流駆動能力を有するトランジスタであることを特徴とす
る請求項1記載の出力バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07191595A JP3299071B2 (ja) | 1995-03-29 | 1995-03-29 | 出力バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07191595A JP3299071B2 (ja) | 1995-03-29 | 1995-03-29 | 出力バッファ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08274606A true JPH08274606A (ja) | 1996-10-18 |
JP3299071B2 JP3299071B2 (ja) | 2002-07-08 |
Family
ID=13474319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07191595A Expired - Lifetime JP3299071B2 (ja) | 1995-03-29 | 1995-03-29 | 出力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3299071B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7023247B2 (en) | 2002-07-15 | 2006-04-04 | Renesas Technology Corp. | Semiconductor device having CMOS driver circuit |
JP2010028427A (ja) * | 2008-07-18 | 2010-02-04 | Denso Corp | 駆動トランジスタ制御回路 |
US8138819B2 (en) | 2008-07-18 | 2012-03-20 | Denso Corporation | Driving transistor control circuit |
-
1995
- 1995-03-29 JP JP07191595A patent/JP3299071B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7023247B2 (en) | 2002-07-15 | 2006-04-04 | Renesas Technology Corp. | Semiconductor device having CMOS driver circuit |
JP2010028427A (ja) * | 2008-07-18 | 2010-02-04 | Denso Corp | 駆動トランジスタ制御回路 |
US8138819B2 (en) | 2008-07-18 | 2012-03-20 | Denso Corporation | Driving transistor control circuit |
US8310296B2 (en) | 2008-07-18 | 2012-11-13 | Denso Corporation | Driving transistor control circuit |
Also Published As
Publication number | Publication date |
---|---|
JP3299071B2 (ja) | 2002-07-08 |
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