JPH05166380A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH05166380A JPH05166380A JP3336630A JP33663091A JPH05166380A JP H05166380 A JPH05166380 A JP H05166380A JP 3336630 A JP3336630 A JP 3336630A JP 33663091 A JP33663091 A JP 33663091A JP H05166380 A JPH05166380 A JP H05166380A
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- channel mos
- mos transistor
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Abstract
(57)【要約】
【目的】 出力がスイッチングした時に、ノイズの発生
を抑えることのできる出力バッファ回路を得る。 【構成】 出力制御回路１０２からの出力が“Ｈ”の状
態において、センスアンプ１０１からの出力が“Ｈ”か
ら“Ｌ”に変化した場合、ＮＯＲ回路２（論理回路の一
例）の出力は“Ｌ”から“Ｈ”に変化するがこの時、出
力回路１０３のＮチャネルＭＯＳトランジスタ４のゲー
トｎ２に接続されている抵抗体６（制御回路の一例）に
より、ゲート電圧のｄｖ／ｄｔを小さくし、Ｎチャネル
ＭＯＳトランジスタをゆっくりとオンさせ、出力端子５
からＧＮＤへ流れる過渡電流を小さくする。 【効果】 過渡電流をゆっくり流すことにより、発生す
るノイズを小さくすることができる。
を抑えることのできる出力バッファ回路を得る。 【構成】 出力制御回路１０２からの出力が“Ｈ”の状
態において、センスアンプ１０１からの出力が“Ｈ”か
ら“Ｌ”に変化した場合、ＮＯＲ回路２（論理回路の一
例）の出力は“Ｌ”から“Ｈ”に変化するがこの時、出
力回路１０３のＮチャネルＭＯＳトランジスタ４のゲー
トｎ２に接続されている抵抗体６（制御回路の一例）に
より、ゲート電圧のｄｖ／ｄｔを小さくし、Ｎチャネル
ＭＯＳトランジスタをゆっくりとオンさせ、出力端子５
からＧＮＤへ流れる過渡電流を小さくする。 【効果】 過渡電流をゆっくり流すことにより、発生す
るノイズを小さくすることができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路やプ
リント基板回路等に用いられる出力バッファ回路に関
し、出力データ変化時の過渡電流によるノイズを小さく
できるようにした出力バッファ回路に関するものであ
る。
リント基板回路等に用いられる出力バッファ回路に関
し、出力データ変化時の過渡電流によるノイズを小さく
できるようにした出力バッファ回路に関するものであ
る。
【０００２】
【従来の技術】図６は従来の半導体集積回路の出力バッ
ファ回路の構成を示し、図において、１０１はセンスア
ンプ、１０２は出力制御回路、１０３は出力回路、１は
センスアンプ１０１からの出力及び出力制御回路１０２
からの出力を入力とするＮＡＮＤ回路、２はセンスアン
プ１０１からの出力及び出力制御回路１０２からの出力
の否定を入力とするＮＯＲ回路、３はＮＡＮＤ回路１か
らの出力がゲートｎ１に入力されるＰチャネルＭＯＳト
ランジスタ、４はＮＯＲ回路２からの出力がゲートｎ２
に入力されるＮチャネルＭＯＳトランジスタ、５はデー
タの出力端子であり、ＰチャネルＭＯＳトランジスタ３
及びＮチャネルＭＯＳトランジスタ４のオン、オフ状態
により、出力データ信号ｄ２を出力する。
ファ回路の構成を示し、図において、１０１はセンスア
ンプ、１０２は出力制御回路、１０３は出力回路、１は
センスアンプ１０１からの出力及び出力制御回路１０２
からの出力を入力とするＮＡＮＤ回路、２はセンスアン
プ１０１からの出力及び出力制御回路１０２からの出力
の否定を入力とするＮＯＲ回路、３はＮＡＮＤ回路１か
らの出力がゲートｎ１に入力されるＰチャネルＭＯＳト
ランジスタ、４はＮＯＲ回路２からの出力がゲートｎ２
に入力されるＮチャネルＭＯＳトランジスタ、５はデー
タの出力端子であり、ＰチャネルＭＯＳトランジスタ３
及びＮチャネルＭＯＳトランジスタ４のオン、オフ状態
により、出力データ信号ｄ２を出力する。
【０００３】次に上記のように構成された従来の出力バ
ッファ回路の動作について説明する。出力制御回路１０
２からの出力が“Ｌ”の状態ではＮＡＮＤ回路１の出力
が“Ｈ”に固定され、ＰチャネルＭＯＳトランジスタ３
はオフする。この状態では、ＮＯＲ回路２の出力が
“Ｌ”に固定され、ＮチャネルＭＯＳトランジスタ４は
オフする。従って、上記状態にいおては、出力データ信
号ｄ２は出力されない。
ッファ回路の動作について説明する。出力制御回路１０
２からの出力が“Ｌ”の状態ではＮＡＮＤ回路１の出力
が“Ｈ”に固定され、ＰチャネルＭＯＳトランジスタ３
はオフする。この状態では、ＮＯＲ回路２の出力が
“Ｌ”に固定され、ＮチャネルＭＯＳトランジスタ４は
オフする。従って、上記状態にいおては、出力データ信
号ｄ２は出力されない。
【０００４】一方、出力制御回路１０２からの出力が
“Ｈ”の状態では、ＰチャネルＭＯＳトランジスタ３は
オフする。また、この状態では、ＮＯＲ回路２の出力が
“Ｈ”となり、ＮチャネルＭＯＳトランジスタ４はオン
する。従って、上記状態においては、出力データ信号ｄ
２は、ＮチャネルＭＯＳトランジスタ４がオンしている
のでので“Ｌ”となる。
“Ｈ”の状態では、ＰチャネルＭＯＳトランジスタ３は
オフする。また、この状態では、ＮＯＲ回路２の出力が
“Ｈ”となり、ＮチャネルＭＯＳトランジスタ４はオン
する。従って、上記状態においては、出力データ信号ｄ
２は、ＮチャネルＭＯＳトランジスタ４がオンしている
のでので“Ｌ”となる。
【０００５】次に出力制御回路１０２からの出力が
“Ｈ”、センスアンプ１０１からの出力が“Ｈ”の状態
では、ＮＡＮＤ回路１の出力が“Ｌ”となり、Ｐチャネ
ルＭＯＳトランジスタ３はオンする。また、この状態で
は、ＮＯＲ回路２の出力が“Ｌ”となり、ＮチャネルＭ
ＯＳトランジスタ４はオフする。従って、上記状態にお
いては、出力データ信号ｄ２は、Ｐチャネルトランジス
タ３がオンしているので“Ｈ”となる。
“Ｈ”、センスアンプ１０１からの出力が“Ｈ”の状態
では、ＮＡＮＤ回路１の出力が“Ｌ”となり、Ｐチャネ
ルＭＯＳトランジスタ３はオンする。また、この状態で
は、ＮＯＲ回路２の出力が“Ｌ”となり、ＮチャネルＭ
ＯＳトランジスタ４はオフする。従って、上記状態にお
いては、出力データ信号ｄ２は、Ｐチャネルトランジス
タ３がオンしているので“Ｈ”となる。
【０００６】図７に示すように、出力制御回路１０２か
らの出力が“Ｈ”の状態において、センスアンプ１０１
からの出力が“Ｈ”から“Ｌ”に変化した場合、ＮＯＲ
回路２の出力が“Ｌ”から“Ｈ”に変化し、Ｎチャネル
ＭＯＳトランジスタ４がオフ状態からオン状態になり、
出力データ信号ｄ２も“Ｈ”から“Ｌ”に変化するが、
この時、出力からＧＮＤへ過渡電流が流れ、ノイズ電圧
が発生する。
らの出力が“Ｈ”の状態において、センスアンプ１０１
からの出力が“Ｈ”から“Ｌ”に変化した場合、ＮＯＲ
回路２の出力が“Ｌ”から“Ｈ”に変化し、Ｎチャネル
ＭＯＳトランジスタ４がオフ状態からオン状態になり、
出力データ信号ｄ２も“Ｈ”から“Ｌ”に変化するが、
この時、出力からＧＮＤへ過渡電流が流れ、ノイズ電圧
が発生する。
【０００７】
【発明が解決しようとする課題】このように従来の出力
バッファ回路では、ビット構成数が増えると、出力バッ
ファ回路も増えるので、同時にスイッチングすると、過
渡電流が大きくなり、ノイズも大きくなる。このノイズ
によって、入力バッファが誤動作したり、他の出力にノ
イズがのったり、出力のスイッチングの遅延時間が低下
する（遅れる）等の問題点があった。
バッファ回路では、ビット構成数が増えると、出力バッ
ファ回路も増えるので、同時にスイッチングすると、過
渡電流が大きくなり、ノイズも大きくなる。このノイズ
によって、入力バッファが誤動作したり、他の出力にノ
イズがのったり、出力のスイッチングの遅延時間が低下
する（遅れる）等の問題点があった。
【０００８】この発明は、上記のような問題点を解消す
るためになされたもので、出力がスイッチングした時
に、ノイズの発生をおさえることのできる出力バッファ
回路を得ることを目的とする。
るためになされたもので、出力がスイッチングした時
に、ノイズの発生をおさえることのできる出力バッファ
回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る出力バッ
ファ回路は出力回路からの出力データ信号を“Ｈ”から
“Ｌ”に変化させる出力回路内の出力トランジスタ（Ｎ
チャネルＭＯＳトランジスタ）のゲートに入力される論
理回路からの出力信号の変化をゆるやかに制御するため
の制御回路を設けたものである。
ファ回路は出力回路からの出力データ信号を“Ｈ”から
“Ｌ”に変化させる出力回路内の出力トランジスタ（Ｎ
チャネルＭＯＳトランジスタ）のゲートに入力される論
理回路からの出力信号の変化をゆるやかに制御するため
の制御回路を設けたものである。
【００１０】
【作用】この発明においては、出力データ信号を“Ｈ”
から“Ｌ”に変化させる出力トランジスタ（Ｎチャネル
ＭＯＳトランジスタ）のゲートに入力される論理回路か
らの出力信号を制御するための制御回路を設けたので出
力トランジスタ（ＮチャネルＭＯＳトランジスタ）をゆ
っくりとオンさせ、出力からＧＮＤへ流れる過渡電流を
おさえることができ、ノイズを低減することができる。
から“Ｌ”に変化させる出力トランジスタ（Ｎチャネル
ＭＯＳトランジスタ）のゲートに入力される論理回路か
らの出力信号を制御するための制御回路を設けたので出
力トランジスタ（ＮチャネルＭＯＳトランジスタ）をゆ
っくりとオンさせ、出力からＧＮＤへ流れる過渡電流を
おさえることができ、ノイズを低減することができる。
【００１１】
実施例１．以下、この発明の実施例を図について説明す
る。図１はこの発明の一実施例による出力バッファ回路
の構成を示している。図において、１０３は出力回路、
１０４は制御回路、１０５は論理回路、６は抵抗体であ
り、従来の出力バッファ回路と異なる点は、ＮＯＲ回路
２の出力とＮチャネルＭＯＳトランジスタ４のゲートｎ
２との間に、一端をゲートｎ２に、もう一端をＧＮＤに
接続した抵抗体６を設けていることである。
る。図１はこの発明の一実施例による出力バッファ回路
の構成を示している。図において、１０３は出力回路、
１０４は制御回路、１０５は論理回路、６は抵抗体であ
り、従来の出力バッファ回路と異なる点は、ＮＯＲ回路
２の出力とＮチャネルＭＯＳトランジスタ４のゲートｎ
２との間に、一端をゲートｎ２に、もう一端をＧＮＤに
接続した抵抗体６を設けていることである。
【００１２】次に動作について説明する。図１におい
て、出力制御回路１０２からの出力が“Ｌ”の状態で
は、従来の出力バッファ回路と同様に出力データ信号ｄ
１は出力されない。一方、出力制御回路１０２からの出
力が“Ｈ”の状態において、図２に示すように、センス
アンプ１０１からの出力が“Ｈ”から“Ｌ”に変化した
場合、ＮＯＲ回路２の出力は“Ｌ”から“Ｈ”に変化す
るが、ＮチャネルＭＯＳトランジスタ４のゲートｎ２に
接続されている抵抗体６により、ゲート電圧のｄｖ／ｄ
ｔを小さくし、“Ｌ”から“Ｈ”への変化をゆっくりと
させている。これにより、ＮチャネルＭＯＳトランジス
タ４をゆっくりオンさせ、出力端子５からＧＮＤへの過
渡電流をゆっくりと流す（ｄｉ／ｄｔを小さくする）こ
とができ、ノイズの発生をおさえることができる。
て、出力制御回路１０２からの出力が“Ｌ”の状態で
は、従来の出力バッファ回路と同様に出力データ信号ｄ
１は出力されない。一方、出力制御回路１０２からの出
力が“Ｈ”の状態において、図２に示すように、センス
アンプ１０１からの出力が“Ｈ”から“Ｌ”に変化した
場合、ＮＯＲ回路２の出力は“Ｌ”から“Ｈ”に変化す
るが、ＮチャネルＭＯＳトランジスタ４のゲートｎ２に
接続されている抵抗体６により、ゲート電圧のｄｖ／ｄ
ｔを小さくし、“Ｌ”から“Ｈ”への変化をゆっくりと
させている。これにより、ＮチャネルＭＯＳトランジス
タ４をゆっくりオンさせ、出力端子５からＧＮＤへの過
渡電流をゆっくりと流す（ｄｉ／ｄｔを小さくする）こ
とができ、ノイズの発生をおさえることができる。
【００１３】以上のように、この実施例では、センスア
ンプからの出力及び出力制御回路からの出力を入力とす
るＮＡＮＤ回路と、上記センスアンプからの出力及び上
記出力制御回路からの出力を入力とするＮＯＲ回路（論
理回路の一例）と、上記ＮＡＮＤ回路からの出力と上記
ＮＯＲ回路からの出力を入力としてデータ出力端子にＨ
レベルあるいはＬレベルにデータを出力する出力回路と
を有する半導体集積回路の出力バッファ回路において、
上記データ出力端子のデータをＨレベルからＬレベルに
変化させる出力回路に入力される信号を制御するための
制御回路を備えたことを特徴とする出力バッファ回路を
説明した。
ンプからの出力及び出力制御回路からの出力を入力とす
るＮＡＮＤ回路と、上記センスアンプからの出力及び上
記出力制御回路からの出力を入力とするＮＯＲ回路（論
理回路の一例）と、上記ＮＡＮＤ回路からの出力と上記
ＮＯＲ回路からの出力を入力としてデータ出力端子にＨ
レベルあるいはＬレベルにデータを出力する出力回路と
を有する半導体集積回路の出力バッファ回路において、
上記データ出力端子のデータをＨレベルからＬレベルに
変化させる出力回路に入力される信号を制御するための
制御回路を備えたことを特徴とする出力バッファ回路を
説明した。
【００１４】そして、上記制御回路は、上記出力回路に
入力される信号のｄｖ／ｄｔを小さくすることを特徴と
するものであり、この実施例にかかる出力バッファ回路
によれば、出力データ信号を“Ｈ”から“Ｌ”に変化さ
せるＮチャネルＭＯＳトランジスタのゲートに入力され
る信号を制御するので、ＮチャネルＭＯＳトランジスタ
をゆっくりオンさせ、出力からＧＮＤへ流れる過渡電流
をおさえることができ、ノイズを低減できる。
入力される信号のｄｖ／ｄｔを小さくすることを特徴と
するものであり、この実施例にかかる出力バッファ回路
によれば、出力データ信号を“Ｈ”から“Ｌ”に変化さ
せるＮチャネルＭＯＳトランジスタのゲートに入力され
る信号を制御するので、ＮチャネルＭＯＳトランジスタ
をゆっくりオンさせ、出力からＧＮＤへ流れる過渡電流
をおさえることができ、ノイズを低減できる。
【００１５】実施例２．図３に示すのは、本発明の他の
実施例であって、７はＮチャネルＭＯＳトランジスタ、
８はＰチャネルＭＯＳトランジスタであり、この２つの
トランジスタ７、８をＮＯＲ回路２の出力とＮチャネル
ＭＯＳトランジスタ４のゲートｎ２との間に並列に接続
させ、ＮチャネルＭＯＳトランジスタ７のゲートには電
源電圧を、ＰチャネルＭＯＳトランジスタ８のゲートに
はＧＮＤを接続させている。
実施例であって、７はＮチャネルＭＯＳトランジスタ、
８はＰチャネルＭＯＳトランジスタであり、この２つの
トランジスタ７、８をＮＯＲ回路２の出力とＮチャネル
ＭＯＳトランジスタ４のゲートｎ２との間に並列に接続
させ、ＮチャネルＭＯＳトランジスタ７のゲートには電
源電圧を、ＰチャネルＭＯＳトランジスタ８のゲートに
はＧＮＤを接続させている。
【００１６】この実施例では、ＮＯＲ回路２の出力が
“Ｌ”から“Ｈ”に変化する場合、ＮチャネルＭＯＳト
ランジスタ７とＰチャネルＭＯＳトランジスタ８は抵抗
体として働くので、ＮチャネルＭＯＳトランジスタ４の
ゲートｎ２への入力は、ＮＯＲ回路２の出力よりゆっく
りと変化し、ＮチャネルＭＯＳトランジスタ４をゆっく
りとオンさせることができる。これにより、図１の実施
例１と同様の効果を奏する。
“Ｌ”から“Ｈ”に変化する場合、ＮチャネルＭＯＳト
ランジスタ７とＰチャネルＭＯＳトランジスタ８は抵抗
体として働くので、ＮチャネルＭＯＳトランジスタ４の
ゲートｎ２への入力は、ＮＯＲ回路２の出力よりゆっく
りと変化し、ＮチャネルＭＯＳトランジスタ４をゆっく
りとオンさせることができる。これにより、図１の実施
例１と同様の効果を奏する。
【００１７】実施例３．図４は、本発明の第３の実施例
を示す出力バッファ回路である。９、１０はＮチャネル
ＭＯＳトランジスタ、１１、１２はインバータ回路であ
り、前述の実施例と同様にＮＯＲ回路２の出力とＮチャ
ネルＭＯＳトランジスタのゲートｎ２との間に２つのト
ランジスタ９、１０を並列に接続させる。９、１０のゲ
ートにはｎ２を入力とする１段目のインバータ１１と、
１段目のインバータ１１に直列に接続された２段目のイ
ンバータ１２の出力をそれぞれ入力している。
を示す出力バッファ回路である。９、１０はＮチャネル
ＭＯＳトランジスタ、１１、１２はインバータ回路であ
り、前述の実施例と同様にＮＯＲ回路２の出力とＮチャ
ネルＭＯＳトランジスタのゲートｎ２との間に２つのト
ランジスタ９、１０を並列に接続させる。９、１０のゲ
ートにはｎ２を入力とする１段目のインバータ１１と、
１段目のインバータ１１に直列に接続された２段目のイ
ンバータ１２の出力をそれぞれ入力している。
【００１８】実施例４．図５は、本発明の第４の実施例
であり、１３はＮチャネルＭＯＳインバータ、１４は抵
抗体、１５、１６はインバータである。１３、１４も前
述の実施例と同じ位置に接続し、１３のゲートにはｎ２
を入力とする直列に接続されたインバータ２段１５、１
６の出力を入力している。
であり、１３はＮチャネルＭＯＳインバータ、１４は抵
抗体、１５、１６はインバータである。１３、１４も前
述の実施例と同じ位置に接続し、１３のゲートにはｎ２
を入力とする直列に接続されたインバータ２段１５、１
６の出力を入力している。
【００１９】実施例５．上記実施例１〜４においては、
論理回路１０５がＮＯＲ回路４で構成されている場合を
示したが、ＮＯＴ回路、ＡＮＤ回路等のその他の論理回
路で構成されている場合でもかまわない。
論理回路１０５がＮＯＲ回路４で構成されている場合を
示したが、ＮＯＴ回路、ＡＮＤ回路等のその他の論理回
路で構成されている場合でもかまわない。
【００２０】実施例６．上記実施例１〜４においては、
制御回路１０４が抵抗、インバータ、トランジスタ等に
より構成されている場合を示したが、その他の素子やそ
の他の接続により構成されている場合でもかまわない。
制御回路１０４が抵抗、インバータ、トランジスタ等に
より構成されている場合を示したが、その他の素子やそ
の他の接続により構成されている場合でもかまわない。
【００２１】
【発明の効果】以上のように、この発明にかかる出力バ
ッファ回路によれば、出力データ信号を“Ｈ”から
“Ｌ”に変化させる論理回路からの出力信号を制御する
制御回路を設けたので、出力回路をゆっくり動作させ、
出力からＧＮＤへ流れる過渡電流をおさえることがで
き、ノイズを低減できる効果がある。
ッファ回路によれば、出力データ信号を“Ｈ”から
“Ｌ”に変化させる論理回路からの出力信号を制御する
制御回路を設けたので、出力回路をゆっくり動作させ、
出力からＧＮＤへ流れる過渡電流をおさえることがで
き、ノイズを低減できる効果がある。
【図１】この発明の一実施例による出力バッファ回路の
構成図。
構成図。
【図２】上記出力バッファ回路の各信号の波形図。
【図３】この発明の第２の実施例による出力バッファ回
路の構成図。
路の構成図。
【図４】この発明の第３の実施例による出力バッファ回
路の構成図。
路の構成図。
【図５】この発明の第４の実施例による出力バッファ回
路の構成図。
路の構成図。
【図６】従来の出力バッファ回路の構成図。
【図７】従来の出力バッファ回路の各信号の波形図。
１０１ センスアンプ １０２ 出力制御回路 １０３ 出力回路 １０４ 制御回路 １０５ 論理回路 １ ＮＡＮＤ回路 ２ ＮＯＲ回路 ３ ＰチャネルＭＯＳトランジスタ ４ ＮチャネルＭＯＳトランジスタ ５ データ出力端子 ６ 抵抗体 ７ ＮチャネルＭＯＳトランジスタ ８ ＰチャネルＭＯＳトランジスタ ９ ＮチャネルＭＯＳトランジスタ １０ ＮチャネルＭＯＳトランジスタ １１ インバータ回路 １２ インバータ回路 １３ ＮチャネルＭＯＳトランジスタ １４ 抵抗体 １５ インバータ回路 １６ インバータ回路 ｄ１ 出力データ信号 ｄ２ 出力データ信号 ｎ１ ＰチャネルＭＯＳトランジスタのゲート ｎ２ ＮチャネルＭＯＳトランジスタのゲート
Claims (1)
- 【請求項１】 以下の要素を有する出力バッファ回路 （ａ）所定の出力信号を出力する論理回路、（ｂ）上記
論理回路の出力信号に基づいて、ハイレベルとローレベ
ルのデータを出力する出力回路、（ｃ）上記論理回路と
出力回路の間に設けられ、出力回路の出力をハイレベル
からローレベルに変化させるための論理回路からの出力
信号の変化を制御する制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336630A JPH05166380A (ja) | 1991-12-19 | 1991-12-19 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336630A JPH05166380A (ja) | 1991-12-19 | 1991-12-19 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166380A true JPH05166380A (ja) | 1993-07-02 |
Family
ID=18301148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3336630A Pending JPH05166380A (ja) | 1991-12-19 | 1991-12-19 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166380A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100273215B1 (ko) * | 1997-05-20 | 2000-12-15 | 김영환 | 입출력라인의기생정전용량침입방지회로 |
| KR100365426B1 (ko) * | 1999-06-28 | 2002-12-18 | 주식회사 하이닉스반도체 | 고이득 저전류 센스 증폭기 |
| US7880270B2 (en) | 2004-12-11 | 2011-02-01 | IHP GmbH—Innovations for High Performance Microelectronics/Leibniz-Institut fur innovative Mikroelektronik | Vertical bipolar transistor |
-
1991
- 1991-12-19 JP JP3336630A patent/JPH05166380A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100273215B1 (ko) * | 1997-05-20 | 2000-12-15 | 김영환 | 입출력라인의기생정전용량침입방지회로 |
| KR100365426B1 (ko) * | 1999-06-28 | 2002-12-18 | 주식회사 하이닉스반도체 | 고이득 저전류 센스 증폭기 |
| US7880270B2 (en) | 2004-12-11 | 2011-02-01 | IHP GmbH—Innovations for High Performance Microelectronics/Leibniz-Institut fur innovative Mikroelektronik | Vertical bipolar transistor |
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