JPH0766702A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0766702A JPH0766702A JP5210620A JP21062093A JPH0766702A JP H0766702 A JPH0766702 A JP H0766702A JP 5210620 A JP5210620 A JP 5210620A JP 21062093 A JP21062093 A JP 21062093A JP H0766702 A JPH0766702 A JP H0766702A
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- output
- signal
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Abstract
(57)【要約】
【目的】 外部負荷容量が小さい場合でも出力波形の立
ち上り時間や立ち下り時間を緩やかにし、また外部負荷
容量が大きい場合でも同様の立ち上り時間と立ち下り時
間で動作し、外部負荷容量に依存せずに一定の立ち上り
時間及び立ち下り時間で動作することのできる出力バッ
ファ回路を提供する。 【構成】 入力信号と出力信号とを入力し前記出力信号
の第１レベルから第２レベルへの変化の環境に応じてパ
ルス巾が変化するパルス信号を出力する波形検出回路７
０と、前記パルス巾を所定の時間巾と比較しその大小に
応じて所定の切換制御信号を出力する切換制御回路８０
と、前記切換制御信号に応答して出力トランジスタの制
御端子に供給される前記入力信号の遅延時間を切換制御
する切換回路９０とを設ける。
ち上り時間や立ち下り時間を緩やかにし、また外部負荷
容量が大きい場合でも同様の立ち上り時間と立ち下り時
間で動作し、外部負荷容量に依存せずに一定の立ち上り
時間及び立ち下り時間で動作することのできる出力バッ
ファ回路を提供する。 【構成】 入力信号と出力信号とを入力し前記出力信号
の第１レベルから第２レベルへの変化の環境に応じてパ
ルス巾が変化するパルス信号を出力する波形検出回路７
０と、前記パルス巾を所定の時間巾と比較しその大小に
応じて所定の切換制御信号を出力する切換制御回路８０
と、前記切換制御信号に応答して出力トランジスタの制
御端子に供給される前記入力信号の遅延時間を切換制御
する切換回路９０とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路にかか
り、特に半導体集積回路において出力負荷を駆動する出
力バッファ回路に関する。
り、特に半導体集積回路において出力負荷を駆動する出
力バッファ回路に関する。
【０００２】
【従来の技術】従来のこの種の回路は例えば特開平２−
１２４６３２号公報や特開平３−４９４１７号公報に開
示されるものが知られている。これらの出力バッファ回
路においては、出力負荷を駆動する際に入力信号からの
遅延時間を出力負荷容量の大きさが変わっても一定に保
つための回路構成が採用されている。
１２４６３２号公報や特開平３−４９４１７号公報に開
示されるものが知られている。これらの出力バッファ回
路においては、出力負荷を駆動する際に入力信号からの
遅延時間を出力負荷容量の大きさが変わっても一定に保
つための回路構成が採用されている。
【０００３】図３は上記公報に開示された従来の出力バ
ッファ回路の回路図を示したものである。この回路は基
準遅延時間設定回路１，遅延時間切換回路２，遅延時間
切換制御回路４を出力バッファ回路３に付加した構成を
採用している。図中Ｉ１〜Ｉ８はインバータ、Ｔ１，Ｔ
２はトランスファゲート、Ｇ１〜Ｇ４はゲート回路であ
る。図３の回路では入力端子ＩＮから出力端子ＯＵＴま
で遅延時間が基準遅延時間設定回路１の遅延時間よりも
遅いか速いかを遅延時間切換制御回路４で判断し、遅延
時間切換回路２で速い経路か遅い経路かを選択して動作
させることにより外部負荷容量が小さい時と大きい時と
の遅延時間の差を少なくするように動作させる。
ッファ回路の回路図を示したものである。この回路は基
準遅延時間設定回路１，遅延時間切換回路２，遅延時間
切換制御回路４を出力バッファ回路３に付加した構成を
採用している。図中Ｉ１〜Ｉ８はインバータ、Ｔ１，Ｔ
２はトランスファゲート、Ｇ１〜Ｇ４はゲート回路であ
る。図３の回路では入力端子ＩＮから出力端子ＯＵＴま
で遅延時間が基準遅延時間設定回路１の遅延時間よりも
遅いか速いかを遅延時間切換制御回路４で判断し、遅延
時間切換回路２で速い経路か遅い経路かを選択して動作
させることにより外部負荷容量が小さい時と大きい時と
の遅延時間の差を少なくするように動作させる。
【０００４】図４は図３の回路の回路動作波形図を示し
たものであり、図３中の各動作点Ａ〜Ｆの動作波形のタ
イミングを示している。時間ｔ１では出力端子ＯＵＴの
立ち上りの遅延時間が基準遅延時間設定回路１の出力信
号Ｂの遅延時間よりも速いため、遅延時間切換回路２の
遅い経路を選択し、次の動作からその経路により信号が
出力バッファ回路３へ伝達される。時間ｔ２においては
時間ｔ１とは逆で、出力端子ＯＵＴの立ち上りの遅延時
間が基準遅延時間設定回路１の出力信号Ｂの遅延時間よ
りも遅いため、遅延時間切換回路２の速い経路を選択し
次の動作からはその経路により信号が出力バッファ回路
３へと伝達される。
たものであり、図３中の各動作点Ａ〜Ｆの動作波形のタ
イミングを示している。時間ｔ１では出力端子ＯＵＴの
立ち上りの遅延時間が基準遅延時間設定回路１の出力信
号Ｂの遅延時間よりも速いため、遅延時間切換回路２の
遅い経路を選択し、次の動作からその経路により信号が
出力バッファ回路３へ伝達される。時間ｔ２においては
時間ｔ１とは逆で、出力端子ＯＵＴの立ち上りの遅延時
間が基準遅延時間設定回路１の出力信号Ｂの遅延時間よ
りも遅いため、遅延時間切換回路２の速い経路を選択し
次の動作からはその経路により信号が出力バッファ回路
３へと伝達される。
【０００５】図５も上述した文献に開示された従来の他
の回路の回路図を示したものである。又図６は図５中の
各動作点ａ〜ｃの回路動作タイミングを示した回路動作
波形図である。図中Ｑｐ１はＰＭＯＳトランジスタ，Ｑ
ｎ１，Ｑｎ２はＮＭＯＳトランジスタ、２０は入力端
子、３０は出力端子、４０は電源端子、５０は遅延回
路、６０はゲート回路をそれぞれ示す。
の回路の回路図を示したものである。又図６は図５中の
各動作点ａ〜ｃの回路動作タイミングを示した回路動作
波形図である。図中Ｑｐ１はＰＭＯＳトランジスタ，Ｑ
ｎ１，Ｑｎ２はＮＭＯＳトランジスタ、２０は入力端
子、３０は出力端子、４０は電源端子、５０は遅延回
路、６０はゲート回路をそれぞれ示す。
【０００６】次に図５の回路動作を図６の回路動作波形
図を用いて出力信号Ｏの立ち下りについて説明する。な
お図６の回路動作波形図では出力端子３０に接続される
外部負荷容量が大きい時を例として示す。入力端子Ｉが
“Ｈ”レベルから“Ｌ”レベルへ変化し、ＮＭＯＳトラ
ンジスタＱｎ１がオン状態となり出力端子３０の出力信
号レベルが“Ｈ”レベルから“Ｌ”レベルへと変化す
る。この時外部負荷容量が大きい場合、出力波形は緩や
かに変化し、遅延回路５０の遅延時間１０ｎＳ経過して
も出力レベルが“Ｈ”レベルと見なされた場合にはＮＭ
ＯＳトランジスタＱｎ２がＯＮ状態となり出力レベルを
一気に“Ｌ”レベルに変化させる。また外部負荷容量が
小さく遅延回路５０の遅延時間１０ｎＳよりも速く動作
が完了する場合には、ＮＭＯＳトランジスタＱｎ１のみ
の動作で出力レベルを“Ｌ”レベルとすることができ、
その後ＮＭＯＳトランジスタＱｎ２がＯＮ状態となる。
図を用いて出力信号Ｏの立ち下りについて説明する。な
お図６の回路動作波形図では出力端子３０に接続される
外部負荷容量が大きい時を例として示す。入力端子Ｉが
“Ｈ”レベルから“Ｌ”レベルへ変化し、ＮＭＯＳトラ
ンジスタＱｎ１がオン状態となり出力端子３０の出力信
号レベルが“Ｈ”レベルから“Ｌ”レベルへと変化す
る。この時外部負荷容量が大きい場合、出力波形は緩や
かに変化し、遅延回路５０の遅延時間１０ｎＳ経過して
も出力レベルが“Ｈ”レベルと見なされた場合にはＮＭ
ＯＳトランジスタＱｎ２がＯＮ状態となり出力レベルを
一気に“Ｌ”レベルに変化させる。また外部負荷容量が
小さく遅延回路５０の遅延時間１０ｎＳよりも速く動作
が完了する場合には、ＮＭＯＳトランジスタＱｎ１のみ
の動作で出力レベルを“Ｌ”レベルとすることができ、
その後ＮＭＯＳトランジスタＱｎ２がＯＮ状態となる。
【０００７】
【発明が解決しようとする課題】しかし上述した従来の
出力バッファ回路の回路構成では、外部負荷容量が異な
る場合入力端子から出力端子への遅延時間は補正するこ
とが可能であるが出力波形の立ち上り時間及び立ち下り
時間を補正することが出来ないため、特に外部負荷容量
が小さい場合にクロストークノイズ及びＥＭＩノイズが
発生し問題となることがある。
出力バッファ回路の回路構成では、外部負荷容量が異な
る場合入力端子から出力端子への遅延時間は補正するこ
とが可能であるが出力波形の立ち上り時間及び立ち下り
時間を補正することが出来ないため、特に外部負荷容量
が小さい場合にクロストークノイズ及びＥＭＩノイズが
発生し問題となることがある。
【０００８】本発明は上述した問題点を解消するために
なされたもので外部負荷容量が小さい場合でも出力波形
の立ち上り時間や立ち下り時間を緩やかにし、また外部
負荷容量が大きい場合でも同様の立ち上り時間と立ち下
り時間で動作し、外部負荷容量に依存せずに一定の立ち
上り時間及び立ち下り時間で動作することのできる出力
バッファ回路を提供することをを目的とする。
なされたもので外部負荷容量が小さい場合でも出力波形
の立ち上り時間や立ち下り時間を緩やかにし、また外部
負荷容量が大きい場合でも同様の立ち上り時間と立ち下
り時間で動作し、外部負荷容量に依存せずに一定の立ち
上り時間及び立ち下り時間で動作することのできる出力
バッファ回路を提供することをを目的とする。
【０００９】
【課題を解決するための手段】本発明は入力信号と出力
信号とを入力し前記出力信号の第１レベルから第２レベ
ルへの変化の環境に応じてパルス巾が変化するパルス信
号を出力する波形検出回路と、前記パルス巾を所定の時
間巾と比較しその大小に応じて所定の切換制御信号を出
力する切換制御回路と、前記切換制御信号に応答して出
力トランジスタの制御端子に供給される前記入力信号の
遅延時間を切換制御する切換回路とを設ける。
信号とを入力し前記出力信号の第１レベルから第２レベ
ルへの変化の環境に応じてパルス巾が変化するパルス信
号を出力する波形検出回路と、前記パルス巾を所定の時
間巾と比較しその大小に応じて所定の切換制御信号を出
力する切換制御回路と、前記切換制御信号に応答して出
力トランジスタの制御端子に供給される前記入力信号の
遅延時間を切換制御する切換回路とを設ける。
【００１０】
【作用】本発明では出力波形の立ち上り時間と立ち下り
時間を波形検出回路により検出する。この波形検出回路
では出力信号が入力信号に比べて立ち上りもしくは立ち
下りへの変化が緩やかであるか急激であるかを検出し、
その緩急に応じてパルス巾が変化するパルス信号を出力
する。このパルス巾は切換制御回路において所定の時間
巾と比較され、その比較結果に応じて所定の切換制御信
号が切換制御回路から出力される。この切換制御回路か
らの制御信号に応答して切換回路は入力信号の遅延時間
を切換えて出力トランジスタの制御端子に供給する。こ
れにより立ち上り時間或いは立ち下り時間の緩急に応じ
て遅延時間が変化するため常に一定の立ち上り或いは立
ち下りを持った出力波形を得ることができる。
時間を波形検出回路により検出する。この波形検出回路
では出力信号が入力信号に比べて立ち上りもしくは立ち
下りへの変化が緩やかであるか急激であるかを検出し、
その緩急に応じてパルス巾が変化するパルス信号を出力
する。このパルス巾は切換制御回路において所定の時間
巾と比較され、その比較結果に応じて所定の切換制御信
号が切換制御回路から出力される。この切換制御回路か
らの制御信号に応答して切換回路は入力信号の遅延時間
を切換えて出力トランジスタの制御端子に供給する。こ
れにより立ち上り時間或いは立ち下り時間の緩急に応じ
て遅延時間が変化するため常に一定の立ち上り或いは立
ち下りを持った出力波形を得ることができる。
【００１１】
【実施例】図１は本発明の一実施例を示す出力バッファ
回路の回路図である。入力端子ＩＮは集積回路内からの
信号を受ける端子であり、出力端子ＯＵＴは集積回路外
へ信号を送る端子である。出力端子ＯＵＴには外部負荷
容量Ｃ１と外部負荷抵抗Ｒ１，Ｒ２が通常付加される。
回路の回路図である。入力端子ＩＮは集積回路内からの
信号を受ける端子であり、出力端子ＯＵＴは集積回路外
へ信号を送る端子である。出力端子ＯＵＴには外部負荷
容量Ｃ１と外部負荷抵抗Ｒ１，Ｒ２が通常付加される。
【００１２】出力トランジスタＮ４はＮＭＯＳトランジ
スタで、“Ｌ”レベルの出力を得るために使用され、接
地電位と出力端子ＯＵＴとの間に接続される。ＰＭＯＳ
トランジスタＰ１のゲートは入力端子ＩＮと接続され、
ソースは電源電位と接続されドレインはＰＭＯＳトラン
ジスタＰ２，Ｐ３のソースと接続される。ＰＭＯＳトラ
ンジスタＰ２，Ｐ３のドレインはＮＭＯＳトランジスタ
Ｎ４のゲートに、ＰＭＯＳトランジスタＰ２のゲートは
後述する切換制御回路８０の信号Ｌを受けるように接続
される。ＰＭＯＳトランジスタＰ３のゲートは信号Ｓを
受けるように接続される。またＮＭＯＳトランジスタＮ
１のゲートは入力端子ＩＮと接続され、ソースは接地電
位と接続される。さらにドレインはＮＭＯＳトランジス
タＮ２，Ｎ３のソースと接続される。ＮＭＯＳトランジ
スタＮ２，Ｎ３のドレインは共通接続され、ＮＭＯＳト
ランジスタＮ４のゲートに接続される。
スタで、“Ｌ”レベルの出力を得るために使用され、接
地電位と出力端子ＯＵＴとの間に接続される。ＰＭＯＳ
トランジスタＰ１のゲートは入力端子ＩＮと接続され、
ソースは電源電位と接続されドレインはＰＭＯＳトラン
ジスタＰ２，Ｐ３のソースと接続される。ＰＭＯＳトラ
ンジスタＰ２，Ｐ３のドレインはＮＭＯＳトランジスタ
Ｎ４のゲートに、ＰＭＯＳトランジスタＰ２のゲートは
後述する切換制御回路８０の信号Ｌを受けるように接続
される。ＰＭＯＳトランジスタＰ３のゲートは信号Ｓを
受けるように接続される。またＮＭＯＳトランジスタＮ
１のゲートは入力端子ＩＮと接続され、ソースは接地電
位と接続される。さらにドレインはＮＭＯＳトランジス
タＮ２，Ｎ３のソースと接続される。ＮＭＯＳトランジ
スタＮ２，Ｎ３のドレインは共通接続され、ＮＭＯＳト
ランジスタＮ４のゲートに接続される。
【００１３】ＮＭＯＳトランジスタＮ２のゲートは信号
Ｌを、ＮＭＯＳトランジスタＮ３のゲートは信号Ｓを受
けるようにそれぞれ接続される。トランジスタＰ２，Ｐ
３及びＮ２，Ｎ３により切換回路９０が構成される。入
力端子ＩＮと出力端子ＯＵＴはそれぞれ波形検出回路７
０に入力するよう接続され、出力は信号Ｗとなり切換制
御回路８０に入力される。切換制御回路８０からは信号
Ｓと信号Ｌとが出力される。ここで切換回路９０を構成
するＰＭＯＳトランジスタＰ２のディメンジョンはＰＭ
ＯＳトランジスタＰ３のディメンジョンより小さく設定
されており、ＮＭＯＳトランジスタＮ２のディメンジョ
ンはＮＭＯＳトランジスタＮ３のディメンジョンより大
きく設定されている。
Ｌを、ＮＭＯＳトランジスタＮ３のゲートは信号Ｓを受
けるようにそれぞれ接続される。トランジスタＰ２，Ｐ
３及びＮ２，Ｎ３により切換回路９０が構成される。入
力端子ＩＮと出力端子ＯＵＴはそれぞれ波形検出回路７
０に入力するよう接続され、出力は信号Ｗとなり切換制
御回路８０に入力される。切換制御回路８０からは信号
Ｓと信号Ｌとが出力される。ここで切換回路９０を構成
するＰＭＯＳトランジスタＰ２のディメンジョンはＰＭ
ＯＳトランジスタＰ３のディメンジョンより小さく設定
されており、ＮＭＯＳトランジスタＮ２のディメンジョ
ンはＮＭＯＳトランジスタＮ３のディメンジョンより大
きく設定されている。
【００１４】図７は波形検出回路７０の詳細回路図を示
したものである。図に示すようにＰＭＯＳトランジスタ
Ｐ７１〜Ｐ７４、ＮＭＯＳトランジスタＮ７１〜Ｎ７５
を備えている。また図８は切換制御回路８０の詳細回路
図を示したもので論理ゲートＬ１〜Ｌ１２を備えてお
り、特にＬ１，Ｌ４は遅延回路として動作する。
したものである。図に示すようにＰＭＯＳトランジスタ
Ｐ７１〜Ｐ７４、ＮＭＯＳトランジスタＮ７１〜Ｎ７５
を備えている。また図８は切換制御回路８０の詳細回路
図を示したもので論理ゲートＬ１〜Ｌ１２を備えてお
り、特にＬ１，Ｌ４は遅延回路として動作する。
【００１５】図９は図７に示す波形検出回路７０と図８
に示す切換制御回路８０の動作を示したものである。波
形検出回路７０は出力端子ＯＵＴの立ち上りについての
み波形のなまりを検出する動作を行なう。入力端子ＩＮ
が“Ｌ”レベルの時出力端子ＯＵＴも“Ｌ”レベルとな
り図７中の信号Ｗ１は“Ｈ”レベルとなる。このためＰ
ＭＯＳトランジスタＰ７３がＯＦＦ状態、ＰＭＯＳトラ
ンジスタＰ７４がＯＮ状態、ＮＭＯＳトランジスタＮ７
４がＯＦＦ状態、ＮＭＯＳトランジスタＮ７５がＯＮ状
態となり信号Ｗは“Ｈ”レベルとなる。この状態から入
力端子ＩＮを“Ｌ”から“Ｈ”レベルへと変化させると
ＰＭＯＳトランジスタＰ７４はＯＦＦ状態となるが信号
Ｗは“Ｈ”レベルのままであり（時間Ｔ１）その後出力
端子ＯＵＴが“Ｌ”から“Ｈ”レベルへと変化する。こ
の時ＮＭＯＳトランジスタＮ７４は出力端子ＯＵＴが
０．８Ｖ付近でＯＮ状態となるため信号Ｗは“Ｌ”レベ
ルとなる（時間Ｔ２）。その後出力端子ＯＵＴは２Ｖ付
近で信号Ｗ１が“Ｈ”から“Ｌ”レベルへと変化するた
めＰＭＯＳトランジスタＰ７３がＯＮ状態となり、ＮＭ
ＯＳトランジスタＮ７５がＯＦＦ状態となるため、信号
Ｗは“Ｈ”レベルとなる（時間Ｔ３）。
に示す切換制御回路８０の動作を示したものである。波
形検出回路７０は出力端子ＯＵＴの立ち上りについての
み波形のなまりを検出する動作を行なう。入力端子ＩＮ
が“Ｌ”レベルの時出力端子ＯＵＴも“Ｌ”レベルとな
り図７中の信号Ｗ１は“Ｈ”レベルとなる。このためＰ
ＭＯＳトランジスタＰ７３がＯＦＦ状態、ＰＭＯＳトラ
ンジスタＰ７４がＯＮ状態、ＮＭＯＳトランジスタＮ７
４がＯＦＦ状態、ＮＭＯＳトランジスタＮ７５がＯＮ状
態となり信号Ｗは“Ｈ”レベルとなる。この状態から入
力端子ＩＮを“Ｌ”から“Ｈ”レベルへと変化させると
ＰＭＯＳトランジスタＰ７４はＯＦＦ状態となるが信号
Ｗは“Ｈ”レベルのままであり（時間Ｔ１）その後出力
端子ＯＵＴが“Ｌ”から“Ｈ”レベルへと変化する。こ
の時ＮＭＯＳトランジスタＮ７４は出力端子ＯＵＴが
０．８Ｖ付近でＯＮ状態となるため信号Ｗは“Ｌ”レベ
ルとなる（時間Ｔ２）。その後出力端子ＯＵＴは２Ｖ付
近で信号Ｗ１が“Ｈ”から“Ｌ”レベルへと変化するた
めＰＭＯＳトランジスタＰ７３がＯＮ状態となり、ＮＭ
ＯＳトランジスタＮ７５がＯＦＦ状態となるため、信号
Ｗは“Ｈ”レベルとなる（時間Ｔ３）。
【００１６】このように波形検出回路７０は入力端子Ｉ
Ｎと出力端子ＯＵＴとの信号により出力端子ＯＵＴが
“Ｌ”から“Ｈ”レベルへ変化する時、即ち０．８〜２
Ｖの間信号Ｗが“Ｌ”レベルとなるようなパルスを出力
する。このため図９（ａ）に示すように出力端子ＯＵＴ
の波形が緩やかに変化すれば幅の広いパルスＷＰＬを出
力し、速やかであれば図９（ｂ）に示すように幅の狭い
パルスＷＰＳを出力する。
Ｎと出力端子ＯＵＴとの信号により出力端子ＯＵＴが
“Ｌ”から“Ｈ”レベルへ変化する時、即ち０．８〜２
Ｖの間信号Ｗが“Ｌ”レベルとなるようなパルスを出力
する。このため図９（ａ）に示すように出力端子ＯＵＴ
の波形が緩やかに変化すれば幅の広いパルスＷＰＬを出
力し、速やかであれば図９（ｂ）に示すように幅の狭い
パルスＷＰＳを出力する。
【００１７】切換制御回路８０は信号Ｗを受けて動作す
るもので、図９（ａ）では遅延回路Ｌ１の遅延時間より
も信号Ｗのパルス幅の方が大きいため、信号ＷＰＬが
“Ｌ”レベルとなり、信号Ｓは“Ｌ”レベル、信号Ｌは
“Ｈ”レベルへと変化する。図９（ｂ）では遅延回路Ｌ
４の遅延時間よりも信号Ｗのパルス幅の方が小さいため
信号ＷＰＳが“Ｌ”レベルとなり、信号Ｓは“Ｈ”レベ
ル、信号Ｌは“Ｈ”レベルへと変化する。
るもので、図９（ａ）では遅延回路Ｌ１の遅延時間より
も信号Ｗのパルス幅の方が大きいため、信号ＷＰＬが
“Ｌ”レベルとなり、信号Ｓは“Ｌ”レベル、信号Ｌは
“Ｈ”レベルへと変化する。図９（ｂ）では遅延回路Ｌ
４の遅延時間よりも信号Ｗのパルス幅の方が小さいため
信号ＷＰＳが“Ｌ”レベルとなり、信号Ｓは“Ｈ”レベ
ル、信号Ｌは“Ｈ”レベルへと変化する。
【００１８】次に図１に示す本発明の一実施例の回路動
作を図２を用いて説明する。図２（ａ）は出力端子ＯＵ
Ｔの波形が速やかに変化する場合を示したもので、時間
Ｔ１の立ち上り波形が波形検出回路７０によって速やか
に変化していると判断された場合には信号Ｓは“Ｈ”レ
ベル、信号Ｌは“Ｌ”レベルとなるため、ＰＭＯＳトラ
ンジスタＰ２とＮＭＯＳトランジスタＮ３はＯＮ状態、
ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ２
はＯＦＦ状態となる。前述したようにＯＮ状態となって
いるトランジスタはＯＦＦ状態となっているトランジス
タに比べてディメンジョンが小さく設定してあるため、
次の動作に移る際（時間Ｔ２）ＮＭＯＳトランジスタＮ
４のゲート電位の変化が緩やかになるため、出力端子Ｏ
ＵＴの立ち上り、立ち下がり波形が緩やかになる。
作を図２を用いて説明する。図２（ａ）は出力端子ＯＵ
Ｔの波形が速やかに変化する場合を示したもので、時間
Ｔ１の立ち上り波形が波形検出回路７０によって速やか
に変化していると判断された場合には信号Ｓは“Ｈ”レ
ベル、信号Ｌは“Ｌ”レベルとなるため、ＰＭＯＳトラ
ンジスタＰ２とＮＭＯＳトランジスタＮ３はＯＮ状態、
ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ２
はＯＦＦ状態となる。前述したようにＯＮ状態となって
いるトランジスタはＯＦＦ状態となっているトランジス
タに比べてディメンジョンが小さく設定してあるため、
次の動作に移る際（時間Ｔ２）ＮＭＯＳトランジスタＮ
４のゲート電位の変化が緩やかになるため、出力端子Ｏ
ＵＴの立ち上り、立ち下がり波形が緩やかになる。
【００１９】図２（ｂ）は出力端子ＯＵＴの波形が緩や
かに変化する場合を示したものである。時間Ｔ１の立ち
上り波形が波形検出回路７０によって緩やかに変化して
いると判断された場合、信号Ｓは“Ｌ”レベル、信号Ｌ
は“Ｈ”レベルとなるためＰＭＯＳトランジスタＰ２と
ＮＭＯＳトランジスタＮ３はＯＦＦ状態、ＰＭＯＳトラ
ンジスタＰ３とＮＭＯＳトランジスタＮ２はＯＮ状態と
なる。前述したようにこのＯＮ状態となっているトラン
ジスタはＯＦＦ状態となっているトランジスタに比べて
ディメンジョンが大きく設定してあるため次に動作する
時（時間Ｔ２）、ＮＭＯＳトランジスタＮ４のゲート電
位の変化が速やかになるため出力端子ＯＵＴの立ち上
り、立ち下り波形が速やかになる。
かに変化する場合を示したものである。時間Ｔ１の立ち
上り波形が波形検出回路７０によって緩やかに変化して
いると判断された場合、信号Ｓは“Ｌ”レベル、信号Ｌ
は“Ｈ”レベルとなるためＰＭＯＳトランジスタＰ２と
ＮＭＯＳトランジスタＮ３はＯＦＦ状態、ＰＭＯＳトラ
ンジスタＰ３とＮＭＯＳトランジスタＮ２はＯＮ状態と
なる。前述したようにこのＯＮ状態となっているトラン
ジスタはＯＦＦ状態となっているトランジスタに比べて
ディメンジョンが大きく設定してあるため次に動作する
時（時間Ｔ２）、ＮＭＯＳトランジスタＮ４のゲート電
位の変化が速やかになるため出力端子ＯＵＴの立ち上
り、立ち下り波形が速やかになる。
【００２０】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに本発明では出力波形が速やかに変化する、即ち負荷
容量が小さい場合でも緩やかに変化するように調整でき
るため負荷容量が異なる場合においても出力波形の立ち
上り，立ち下り時間を一定に保つことが可能となる。そ
のため出力バッファ回路が出力負荷を駆動する際に発生
するクロストークノイズやＥＭＩノイズを抑制すること
ができるという利点がある。
うに本発明では出力波形が速やかに変化する、即ち負荷
容量が小さい場合でも緩やかに変化するように調整でき
るため負荷容量が異なる場合においても出力波形の立ち
上り，立ち下り時間を一定に保つことが可能となる。そ
のため出力バッファ回路が出力負荷を駆動する際に発生
するクロストークノイズやＥＭＩノイズを抑制すること
ができるという利点がある。
【図１】本発明の一実施例を示す回路図。
【図２】図１の回路動作波形図。
【図３】従来の出力バッファ回路の回路図。
【図４】図３の回路動作波形図。
【図５】従来の他の出力バッファ回路の回路図。
【図６】図５の回路動作波形図。
【図７】波形検出回路の詳細回路図。
【図８】切換制御回路の詳細回路図。
【図９】図７，図８の回路動作波形図。
ＩＮ 入力端子 ＯＵＴ 出力端子 ７０ 波形検出回路 ８０ 切換制御回路 ９０ 切換回路
Claims (1)
- 【請求項１】 出力信号により負荷を駆動する出力トラ
ンジスタの制御端子に、前記負荷の軽重に応じて入力信
号の遅延時間を可変して供給するようにした出力バッフ
ァ回路において、 前記入力信号と前記出力信号とを入力とし、前記出力信
号の第１レベルから第２レベルへの変化の緩急に応じて
パルス巾が変化するパルス信号を出力する波形検出回路
と、 前記パルス巾を所定の時間巾と比較し、その大小に応じ
て所定の切換制御信号を出力する切換制御回路と、 前記切換制御信号に応答して、前記出力トランジスタの
制御端子に供給される前記入力信号の遅延時間を切換制
御する切換回路とを設けた事を特徴とする出力バッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5210620A JPH0766702A (ja) | 1993-08-25 | 1993-08-25 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5210620A JPH0766702A (ja) | 1993-08-25 | 1993-08-25 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766702A true JPH0766702A (ja) | 1995-03-10 |
Family
ID=16592348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5210620A Pending JPH0766702A (ja) | 1993-08-25 | 1993-08-25 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766702A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09130224A (ja) * | 1995-10-27 | 1997-05-16 | Nec Commun Syst Ltd | 集積回路出力回路 |
| KR100369123B1 (ko) * | 1998-12-22 | 2003-03-17 | 주식회사 하이닉스반도체 | 데이터출력버퍼 |
-
1993
- 1993-08-25 JP JP5210620A patent/JPH0766702A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09130224A (ja) * | 1995-10-27 | 1997-05-16 | Nec Commun Syst Ltd | 集積回路出力回路 |
| KR100369123B1 (ko) * | 1998-12-22 | 2003-03-17 | 주식회사 하이닉스반도체 | 데이터출력버퍼 |
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