KR100254317B1 - 동작주기적응형데이터출력버퍼 - Google Patents

동작주기적응형데이터출력버퍼 Download PDF

Info

Publication number
KR100254317B1
KR100254317B1 KR1019970016609A KR19970016609A KR100254317B1 KR 100254317 B1 KR100254317 B1 KR 100254317B1 KR 1019970016609 A KR1019970016609 A KR 1019970016609A KR 19970016609 A KR19970016609 A KR 19970016609A KR 100254317 B1 KR100254317 B1 KR 100254317B1
Authority
KR
South Korea
Prior art keywords
pull
control signal
output
down transistors
operation period
Prior art date
Application number
KR1019970016609A
Other languages
English (en)
Other versions
KR19980078960A (ko
Inventor
이철규
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970016609A priority Critical patent/KR100254317B1/ko
Priority to JP9330580A priority patent/JPH10308096A/ja
Priority to TW087102807A priority patent/TW431070B/zh
Priority to US09/069,535 priority patent/US6127861A/en
Publication of KR19980078960A publication Critical patent/KR19980078960A/ko
Priority to US09/637,547 priority patent/US6469565B1/en
Application granted granted Critical
Publication of KR100254317B1 publication Critical patent/KR100254317B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H03K17/164—Soft switching using parallel switching arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Electronic Switches (AREA)

Abstract

본 발명은 동작주기 적응형 데이터 출력버퍼에 관한 것으로서, 특히 전원전압과 출력단자의 사이에 연결된 제 1 및 제 2 풀업트랜지스터들; 상기 출력단자와 접지 사이에 연결된 제 1 및 제 2 풀다운트랜지스터들; 동작클럭신호를 입력하여 동작주기가 빠를 경우에는 제 1 제어신호를 발생하고 느릴 경우에는 제 2 제어신호를 발생하는 동작주기 검출수단; 상기 제 1 제어신호에 응답하여 제 1 및 제 2 데이터신호로 상기 제 1 풀업 및 풀다운 트랜지스터들을 구동하는 제 1 출력구동수단; 및 상기 제 2 제어신호에 응답하여 상기 제 1 및 제 2 데이터신호로 상기 제 2 풀업 및 풀다운 트랜지스터를 구동하는 제 2 출력구동수단을 구비하는 것을 특징으로 한다.

Description

동작주기 적응형 데이터 출력버퍼
본 발명은 반도체 장치의 데이터 출력버퍼에 관한 것으로서, 특히 동작주기에 따라 출력버퍼의 전류구동능력이 적응적으로 가변되어 늦은 동작주기에서 노이즈 마진 개선을 효과적으로 향상시킬 수 있는 동작주기 적응형 데이터 출력버퍼에 관한 것이다.
일반적으로 시스템 클럭신호(SC)에 동기되어 동작하는 동기 랜덤억세스메모리 소자(SDRAM)는 통상의 디램(DRAM) 보다 빠른 억세스 시간을 갖고 전체적인 동작 주파수(예를 들면, 시스템 클럭신호(SC)의 사이클 주파수: 66MHz, 100MHz, 120MHz, 150MHz, ......)도 빠르다.
이러한 빠른 동작 주파수의 빠른 억세스 시간을 위해 종래의 데이터 출력버퍼회로에서는 칩 외부의 용량성 부하를 구동하기 위한 최종 출력 드라이버의 사이즈는 매우 큰 사이즈(예컨대 채널폭이 500㎛ 이상)로 실현하여 최종 데이터 출력의 엣지 슬로프가 급경사를 이루도록 구현되고 있다.
도 1은 종래의 반도체 장치의 데이터 출력버퍼회로를 나타낸다. 전원전압과 출력단자 사이에 연결된 풀업 드라이버(pull up driver)와 출력단자와 접지 사이에 연결된 풀다운 드라이버(pull down driver)를 N형 모스 트랜지스터(N1)(N2)로 각각 구성하고 있으며, 출력인에이블신호(ψTRST)에 응답하여 칩내부에서 감지된 데이터신호(D, DB)들에 의하여 낸드 게이트(NA1, NA2)와 인버터(INV3, INV4)를 통하여 풀업 및 풀다운 드라이버들(N1, N2)을 구동할 수 있도록 구성되어 있다.
상술한 데이터 출력버퍼회로는 칩 내부에서 감지된 데이터 신호(D, DB)가 출력인에이블신호(ψTRST)의 하이상태에서 풀업 및 풀다운 드라이버(N1, N2)의 게이트에 각각 인가되고 이에 풀업 및 풀다운 드라이버의 구동에 의해 출력단자로 출력되게 된다.
이러한, 데이터 출력버퍼에서는 높은 주파수에서 동작할 때 요구되는 목표속도에 부응하기 위하여 낮은 주파수 및 높은 주파수 동작 영역을 모두 커버하기 위해서는 높은 주파수에 필요한 풀업 및 풀다운 드라이버의 사이즈로 고정된다. 그러므로, 최고 높은 주파수에 맞춰서 출력 드라이브 사이즈가 결정되어 NMOS 트랜지스터(N1, N2)의 채널폭이 고정되어 진다.
그러나, 이러한 데이터 출력버퍼회로의 경우에는 낮은 주파수에서 동작할 때 출력 드라이브의 속도는 빠르지만 사이즈가 큰 모스 트랜지스터(N1, N2)로 인하여 데이터 출력신호(Dout)의 출력시 빠른 슬로프(또는 천이)에 의해 전원전압(VDD) 및 접지전압(VSS)을 통해 상당한 전류가 빠른 시간내에 전달되게 되므로 전원전압(VDD)과 접지전압(VSS)의 오버슈팅(Overshooting) 또는 언더슈팅(undershooting)이 발생하게 되는 문제점이 있었다. 상기 전원전압(VDD) 및 접지전압(VSS)의 오버슈팅(overshooting) 및 언더슈팅(undershooting)은 칩 내의 직류 노이즈 마진(DC noise margin)에 영향을 주게 되고, 또한 이러한 문제점은 높은 주파수에서 동작할때에도 발생하게 되었다. 따라서, 종래의 데이터 출력버퍼회로에서는 고속 동작시 빠른 속도를 만족시키기 위해서 출력 드라이버의 트랜지스터의 사이즈를 크게 하는 경우에는 느린 동작시 전원 노이즈 마진이 그만큼 엄격하게 제한되는 문제점이 있었다.
따라서, 본 발명의 목적은 상술한 종래 기술의 문제점을 해결하기 위하여 동작주기에 적응적으로 사이즈가 가변되는 출력드라이버를 구비함으로써, 낮은 동작주파수에서는 작은 사이즈의 출력드라이버에 의해 노이즈마진을 개선하고 높은 동작주파수에서는 큰 사이즈의 출력드라이버에 의해 빠른 동작속도를 만족시킬 수 있는 데이터 출력버퍼를 제공하는 데 있다.
상기의 목적을 달성하기 위하여 본 발명의 데이터 출력버퍼는 전원전압과 출력단자의 사이에 연결된 제 1 및 제 2 풀업트랜지스터들; 상기 출력단자와 접지 사이에 연결된 제 1 및 제 2 풀다운트랜지스터들; 동작클럭신호를 입력하여 동작주기가 빠를 경우에는 제 1 제어신호를 발생하고 느릴 경우에는 제 2 제어신호를 발생하는 동작주기 검출수단; 상기 제 1 제어신호에 응답하여 제 1 및 제 2 데이터신호로 상기 제 1 풀업 및 풀다운 트랜지스터들을 구동하는 제 1 출력구동수단; 및 상기 제 2 제어신호에 응답하여 상기 제 1 및 제 2 데이터신호로 상기 제 2 풀업 및 풀다운 트랜지스터를 구동하는 제 2 출력구동수단을 구비하는 것을 특징으로 한다.
또한, 본 발명의 다른 데이터 출력버퍼는 전원전압과 출력단자의 사이에 연결된 제 1 및 제 2 풀업트랜지스터들; 상기 출력단자와 접지 사이에 연결된 제 1 및 제 2 풀다운트랜지스터들; 동작클럭신호를 입력하여 동작주기가 빠를 경우에는 제 1 제어신호를 발생하고 느릴 경우에는 제 2 제어신호를 발생하는 동작주기 검출수단; 상기 제 1 제어신호에 응답하여 제 1 및 제 2 데이터신호로 상기 제 1 풀업 및 풀다운 트랜지스터들을 구동하는 제 1 출력구동수단; 및 상기 제 1 및 제 2 제어신호에 응답하여 상기 제 1 및 제 2 데이터신호로 상기 제 2 풀업 및 풀다운 트랜지스터를 구동하는 제 2 출력구동수단을 구비하는 것을 특징으로 한다.
또한, 본 발명의 또 다른 데이터 출력버퍼는 전원전압과 출력단자의 사이에 연결된 제 1 및 제 2 풀업트랜지스터들; 상기 출력단자와 접지 사이에 연결된 제 1 및 제 2 풀다운트랜지스터들; 동작클럭신호를 입력하여 동작주기가 미리 설정된 정상동작주기 보다 빠를 경우에는 제 1 제어신호를 발생하는 동작주기 검출수단; 상기 제 1 제어신호에 응답하여 제 1 및 제 2 데이터신호로 상기 제 1 풀업 및 풀다운 트랜지스터들을 구동하는 제 1 출력구동수단; 및 상기 제 1 및 제 2 데이터신호로 상기 제 2 풀업 및 풀다운 트랜지스터를 구동하는 제 2 출력구동수단을 구비하는 것을 특징으로 한다.
도 1은 종래의 반도체 장치의 데이터 출력버퍼의 구성을 나타낸 회로도.
도 2는 본 발명에 따른 동작주기 적응형 데이터 출력버퍼의 바람직한 일실시예의 구성을 나타낸 회로도.
도 3은 도 2의 동작주기 검출수단의 일 실시예를 나타낸 회로도.
도 4는 도 3의 지연수단의 일 실시예를 나타낸 회로도.
도 5a는 느린 동작주기의 주파수 검출수단의 각부 파형도.
도 5b는 빠른 동작주기의 주파수 검출수단의 각부 파형도.
도 6은 본 발명에 따른 동작주기 적응형 데이터 출력버퍼의 바람직한 다른 실시예의 구성을 나타낸 회로도.
도 7은 본 발명에 따른 동작주기 적응형 데이터 출력버퍼의 바람직한 또 다른 실시예의 구성을 나타낸 회로도.
이하, 첨부한 도면을 참조하여 본 발명에 따른 데이터 출력버퍼를 보다 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 반도체 메모리소자의 데이터 출력버퍼회로의 바람직한 일실시예의 구성을 나타낸다. 도 2의 데이터 출력버퍼는 전원전압(VDD)과 출력단자(Dout)의 사이에 연결된 제 1 및 제 2 풀업트랜지스터들(N11, N12), 상기 출력단자(Dout)와 접지(VSS) 사이에 연결된 제 1 및 제 2 풀다운트랜지스터들(N13, N14), 동작클럭신호(SC)를 입력하여 동작주기가 빠를 경우에는 제 1 제어신호(fast)를 발생하고 느릴 경우에는 제 2 제어신호(slow)를 발생하는 동작주기 검출수단(11), 상기 제 1 제어신호(fast)에 응답하여 제 1 및 제 2 데이터신호(D, DB)로 상기 제 1 풀업 및 풀다운 트랜지스터들(N12, N14)을 구동하는 제 1 출력구동수단(13, 17, 15, 19), 상기 제 2 제어신호(slow)에 응답하여 상기 제 1 및 제 2 데이터신호(D, DB)로 상기 제 2 풀업 및 풀다운 트랜지스터(N11, N13)를 구동하는 제 2 출력구동수단(12, 16, 14, 18)을 포함한다.
동작 주파수가 빠른 경우에 출력 데이터의 빠른 슬로프를 위하여 상기 제 1 풀업 및 풀다운 트랜지스터(N12, N14)의 사이즈가 제 2 풀업 및 풀다운 트랜지스터(N11, N13)의 사이즈 보다 크게 구성된다. 제 2 풀업 및 풀다운 트랜지스터(N11, N13)의 사이즈도 적당한 동작 주파수에서 원하는 억세스 타임을 만족시킬 수 있도록 충분한 사이즈로 구성된다.
도 3을 참조하면, 도 2의 동작주기 검출수단(11)은 동작클럭신호(SC)를 소정 시간 지연시키는 지연수단(11A), 상기 지연수단(11A)에 의해 지연된 신호(SC1)를 상기 동작클럭신호(SC)의 후단에서 래치하고 래치된 신호상태를 상기 제 2 제어신호(slow)로 출력하는 래치수단(11B), 상기 제 2 제어신호(slow)를 반전하여 상기 제 1 제어신호(fast)를 발생하는 인버터(11C)를 포함한다.
동작주기 검출수단(11A)는 도 5a를 참조하면, 동작클럭신호(SC)의 상승엣지로부터 설정된 지연시간(td1)보다 동작클럭신호의 하이상태기간(th)이 더 긴 경우에는 동작클럭신호의 하강엣지에서 제 2 제어신호(slow)가 하이상태로 출력되고 제 1 제어신호(fast)가 로우상태로 출력되게 된다. 따라서, 반도체 장치의 동작주기가 설정된 값 보다 늦다고 검출되게 된다.
또한, 도 5b를 참조하면, 동작클럭신호(SC)의 상승엣지로부터 설정된 지연시간(td1)보다 동작클럭신호의 하이상태기간(th)이 더 짧은 경우에는 동작클럭신호의 하강엣지에서 제 2 제어신호(slow)가 로우상태로 출력되고 제 1 제어신호(fast)가 하이상태로 출력되게 된다. 따라서, 반도체 장치의 동작주기가 설정된 값 보다 빠르다고 검출되게 된다.
상기 지연수단(11A)는 도 4를 참조하면, 입력신호(SC)를 반전시키는 인버터(INV11), 인버터(INV11)의 출력신호가 게이트에 인가되고 소오스가 전원전압에 연결된 PMOS트랜지스터(P111), 인버터(INV11)의 출력신호가 게이트에 인가되고 소오스가 접지에 연결된 NMOS트랜지스터(N111), 게이트가 접지에 연결되고, 소오스가 P111의 드레인에 연결되고, 드레인이 N111의 드레인에 연결된 PMOS트랜지스터(P112), N111의 드레인 출력신호가 게이트에 인가되고 소오스가 전원전압에 연결된 PMOS트랜지스터(P113), N111의 드레인 출력신호가 게이트에 인가되고 소오스가 접지에 연결된 NMOS트랜지스터(N113), N111의 드레인 출력신호가 게이트에 연결되고, 소오스가 N113의 드레인에 연결되고, 드레인이 P113의 드레인에 연결된 NMOS트랜지스터(N112), N112의 드레인 출력신호를 반전시키는 인버터(INV12)로 구성된다.
본 발명에 의한 지연수단(11A)은 P112와 N112의 턴온저항값의 설정에 의해 지연시간을 조정할 수 있다. 따라서, 이 값을 조정함으로써 반도체 장치의 동작주기의 검출값을 설정할 수 있다.
도 2에서 도면부호 D 및 DB는 칩내에서 감지된 내부 데이터신호이며, 이 데이터신호는 칩 내부에서 발생되는 동작주기 검출수단(11A)에 의해 발생되는 제 2 및 제 1 제어신호(slow)(fast)와 출력인에이블신호(ψTRST)의 하이상태("H")에 의해 낸드 게이트(12-15)와 인버터(16-19)를 통해 풀업 트랜지스터(N11)(N12)와 풀다운 트랜지스터(N13)(N14)의 게이트로 전달되어 데이터값에 따라 출력단자에 하이 또는 로우상태로 나타나게 된다.
따라서, 전체적으로 본 발명의 일실시예에서는 반도체 장치의 동작주기가 설정된 값보다 빠를 경우에는 동작주기 검출수단(11A)에 의해 제 1 제어신호(fast)가 액티브되므로 낸드게이트(13, 15) 및 인버터(17, 19)를 통하여 데이터신호가 사이즈가 큰 제 1 풀업 및 풀다운 트랜지스터(N12, N14)의 게이트에 인가되고 이에 출력단자에 데이터신호가 빠르게 출력되게 된다.
한편, 반도체 장치의 동작주기가 상기 설정된 값보다 늦을 경우에는 동작주기 검출수단(11A)에 의해 제 2 제어신호(slow)가 액티브되므로 낸드게이트(12, 14) 및 인버터(16, 18)를 통하여 데이터신호가 사이즈가 작은 제 2 풀업 및 풀다운 트랜지스터(N11, N13)의 게이트에 인가되고 이에 출력단자에 데이터신호가 출력되게 된다.
도 6은 본 발명에 의한 다른 실시예의 구성을 나타낸다. 다른 실시예는 전원전압(VDD)과 출력단자(Dout)의 사이에 연결된 제 1 및 제 2 풀업트랜지스터들(N15, N16), 상기 출력단자(Dout)와 접지(VSS) 사이에 연결된 제 1 및 제 2 풀다운트랜지스터들(N17, N18), 동작클럭신호(SC)를 입력하여 동작주기가 빠를 경우에는 제 1 제어신호(fast)를 발생하고 느릴 경우에는 제 2 제어신호(slow)를 발생하는 동작주기 검출수단(11), 상기 제 1 제어신호(fast)에 응답하여 제 1 및 제 2 데이터신호(D, DB)로 상기 제 1 풀업 및 풀다운 트랜지스터들(N16, N18)을 구동하는 제 1 출력구동수단(13, 17, 15, 19), 상기 제 1 및 제 2 제어신호(fast, slow)에 응답하여 상기 제 1 및 제 2 데이터신호(D, DB)로 상기 제 2 풀업 및 풀다운 트랜지스터(N15, N17)를 구동하는 제 2 출력구동수단(12, 16, 14, 18, 20)을 포함한다. 다른 실시예는 상술한 일실시예와 비교하면, 제 1 및 제 2 풀업 및 풀다운 트랜지스터들의 사이즈가 모두 동일하고 제 2 풀업 및 풀다운 트랜지스터는 느리거나 빠를 경우에 모두 동작한다는 점이 다르고, 제 2 출력구동수단에 제 1 및 제 2 제어신호를 논리합시키는 오아게이트(20)가 더 구비된 점이 다르고 나머지 구성은 동일하다.
따라서, 다른 실시예에서는 느릴 경우에는 제 2 풀업 및 풀다운 트랜지스터들에 의해서만 데이터신호가 출력되고, 빠를 경우에는 제 1 및 제 2 풀업 및 풀다운 트랜지스터들에 의해 데이터신호가 출력되므로, 빠를 경우에 데이터신호의 출력속도가 빠르게 되고, 느릴경우에는 노이즈 마진이 향상되게 된다.
도 7은 본 발명에 의한 또 다른 실시예의 구성을 나타낸다. 또 다른 실시예는 전원전압(VDD)과 출력단자(Dout)의 사이에 연결된 제 1 및 제 2 풀업트랜지스터들(N15, N16), 상기 출력단자(Dout)와 접지(VSS) 사이에 연결된 제 1 및 제 2 풀다운트랜지스터들(N17, N18), 동작클럭신호(SC)를 입력하여 동작주기가 미리 설정된 정상동작주기 보다 빠를 경우에는 제 1 제어신호(fast)를 발생하는 동작주기 검출수단(111), 상기 제 1 제어신호(fast)에 응답하여 제 1 및 제 2 데이터신호(D, DB)로 상기 제 1 풀업 및 풀다운 트랜지스터들(N16, N18)을 구동하는 제 1 출력구동수단(13, 17, 15, 19), 상기 제 1 및 제 2 데이터신호(D, DB)로 상기 제 2 풀업 및 풀다운 트랜지스터(N15, N17)를 구동하는 제 2 출력구동수단(12, 16, 14, 18)을 포함한다. 또 다른 실시예에서는 동작주기 검출수단에서 제 1 제어신호만 출력하는 점과 제 2 출력구동수단이 데이터신호와 출력인에이블신호에 의해서만 출력구동신호를 발생한다는 점이 상술한 실시예들과 다르고, 나머지 부분은 동일한 구성을 한다. 따라서, 동작주기가 설정된 동작주기 보다 느릴 경우에는 제 2 풀업 및 풀다운 트랜지스터에 의해서만 데이터출력이 결정되고, 빠를 경우에는 제 1 및 제 2 풀업 및 풀다운 트랜지스터들에 의해 데이터 출력이 결정되므로, 고속동작시 빠른 데이터 억세스동작과 저속동작시 노이즈 마진 확보를 동시에 만족시킬 수 있다.
상술한 바와 같이 본 발명에서는 낮은 주파수에서 동작할 때에는 높은 주파수에서 필요한 출력드라이버의 사이즈 보다 작은 사이즈의 출력드라이버를 동작주기 검출수단을 통하여 자동적으로 선택할 수 있으므로 동작 주파수에 따라 출력 드라이버의 크기를 선택적으로 결정하여 낮은 주파수에서의 노이즈 마진 개선의 효과와 높은 주파수에서 고속 억세스를 동시에 만족시킬 수 있다.

Claims (6)

  1. 전원전압과 출력단자의 사이에 연결된 제 1 및 제 2 풀업트랜지스터들;
    상기 출력단자와 접지 사이에 연결된 제 1 및 제 2 풀다운트랜지스터들;
    동작클럭신호를 입력하여 동작주기가 빠를 경우에는 제 1 제어신호를 발생하고 느릴 경우에는 제 2 제어신호를 발생하는 동작주기 검출수단;
    상기 제 1 제어신호에 응답하여 제 1 및 제 2 데이터신호로 상기 제 1 풀업 및 풀다운 트랜지스터들을 구동하는 제 1 출력구동수단; 및
    상기 제 2 제어신호에 응답하여 상기 제 1 및 제 2 데이터신호로 상기 제 2 풀업 및 풀다운 트랜지스터를 구동하는 제 2 출력구동수단을 구비하는 것을 특징으로 하는 동작주기 적응형 데이터 출력버퍼.
  2. 제 1 항에 있어서, 상기 제 1 풀업 및 풀다운 트랜지스터의 사이즈가 상기 제 2 풀업 및 풀다운 트랜지스터들의 사이즈 보다 더 큰 것을 특징으로 하는 동작주기 적응형 데이터 출력버퍼.
  3. 제 1 항에 있어서, 상기 동작주기 검출수단은 동작클럭신호를 소정 시간 지연시키는 지연수단; 상기 지연수단에 의해 지연된 신호를 상기 동작주기 검출수단의 후단에서 래치하고 래치된 신호상태를 상기 제 2 제어신호로 출력하는 래치수단; 및 상기 제 2 제어신호를 반전하여 상기 제 1 제어신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 동작주기 적응형 데이터 출력버퍼.
  4. 제 3 항에 있어서, 상기 지연수단의 시간지연 설정에 의해 동작주기의 검출을 조정하는 것을 특징으로 하는 동작주기 적응형 데이터 출력버퍼.
  5. 전원전압과 출력단자의 사이에 연결된 제 1 및 제 2 풀업트랜지스터들;
    상기 출력단자와 접지 사이에 연결된 제 1 및 제 2 풀다운트랜지스터들;
    동작클럭신호를 입력하여 동작주기가 빠를 경우에는 제 1 제어신호를 발생하고 느릴 경우에는 제 2 제어신호를 발생하는 동작주기 검출수단;
    상기 제 1 제어신호에 응답하여 제 1 및 제 2 데이터신호로 상기 제 1 풀업 및 풀다운 트랜지스터들을 구동하는 제 1 출력구동수단; 및
    상기 제 1 및 제 2 제어신호에 응답하여 상기 제 1 및 제 2 데이터신호로 상기 제 2 풀업 및 풀다운 트랜지스터를 구동하는 제 2 출력구동수단을 구비하는 것을 특징으로 하는 동작주기 적응형 데이터 출력버퍼.
  6. 전원전압과 출력단자의 사이에 연결된 제 1 및 제 2 풀업트랜지스터들;
    상기 출력단자와 접지 사이에 연결된 제 1 및 제 2 풀다운트랜지스터들;
    동작클럭신호를 입력하여 동작주기가 미리 설정된 정상동작주기 보다 빠를 경우에는 제 1 제어신호를 발생하는 동작주기 검출수단;
    상기 제 1 제어신호에 응답하여 제 1 및 제 2 데이터신호로 상기 제 1 풀업 및 풀다운 트랜지스터들을 구동하는 제 1 출력구동수단; 및
    상기 제 1 및 제 2 데이터신호로 상기 제 2 풀업 및 풀다운 트랜지스터를 구동하는 것을 특징으로 하는 제 2 출력구동수단을 구비하는 동작주기 적응형 데이터 출력버퍼.
KR1019970016609A 1997-04-04 1997-04-30 동작주기적응형데이터출력버퍼 KR100254317B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019970016609A KR100254317B1 (ko) 1997-04-30 1997-04-30 동작주기적응형데이터출력버퍼
JP9330580A JPH10308096A (ja) 1997-04-30 1997-12-01 動作周期適応型のデータ出力バッファ
TW087102807A TW431070B (en) 1997-04-30 1998-02-26 Duty cycle adaptive data output buffer
US09/069,535 US6127861A (en) 1997-04-30 1998-04-29 Duty cycle adaptive data output buffer
US09/637,547 US6469565B1 (en) 1997-04-04 2000-08-11 Duty cycle adaptive data output buffer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970016609A KR100254317B1 (ko) 1997-04-30 1997-04-30 동작주기적응형데이터출력버퍼

Publications (2)

Publication Number Publication Date
KR19980078960A KR19980078960A (ko) 1998-11-25
KR100254317B1 true KR100254317B1 (ko) 2000-09-01

Family

ID=19504560

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970016609A KR100254317B1 (ko) 1997-04-04 1997-04-30 동작주기적응형데이터출력버퍼

Country Status (4)

Country Link
US (2) US6127861A (ko)
JP (1) JPH10308096A (ko)
KR (1) KR100254317B1 (ko)
TW (1) TW431070B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100254317B1 (ko) * 1997-04-30 2000-09-01 윤종용 동작주기적응형데이터출력버퍼
DE59813699D1 (de) * 1998-11-23 2006-10-05 Micronas Gmbh Kurvenformgenerator
KR100622762B1 (ko) * 1999-06-29 2006-09-12 주식회사 하이닉스반도체 데이타 출력버퍼
JP2001154981A (ja) * 1999-11-12 2001-06-08 Geneticware Corp Ltd エレメント間のチャンネル通信方法およびそのチャンネル通信装置
US7558232B2 (en) * 2001-05-14 2009-07-07 Dataradio, Inc. Adaptive duty cycle management method and system for radio transmitters
US6950404B2 (en) * 2001-05-14 2005-09-27 Dataradio Inc. Adaptive duty cycle management method and system for radio transmitters
US6992520B1 (en) * 2002-01-22 2006-01-31 Edward Herbert Gate drive method and apparatus for reducing losses in the switching of MOSFETs
DE10232003B3 (de) 2002-07-15 2004-03-18 Infineon Technologies Ag Schaltungsanordnung zur bitparallelen Ausgabe eines Datenwortes
JP2005038546A (ja) 2003-07-17 2005-02-10 Renesas Technology Corp 半導体記憶装置
JP4790993B2 (ja) * 2004-03-02 2011-10-12 パナソニック株式会社 半導体記憶装置
US7679396B1 (en) 2004-07-07 2010-03-16 Kao Richard F C High speed integrated circuit
US7102380B2 (en) * 2004-07-07 2006-09-05 Kao Richard F C High speed integrated circuit
US7350095B2 (en) 2005-03-17 2008-03-25 International Business Machines Corporation Digital circuit to measure and/or correct duty cycles
KR100609617B1 (ko) * 2005-04-04 2006-08-08 삼성전자주식회사 동작 주파수에 따라 모드가 전환되는 데이터 출력버퍼 및이를 포함하는 반도체 메모리 장치
US7525360B1 (en) * 2006-04-21 2009-04-28 Altera Corporation I/O duty cycle and skew control
US7339360B2 (en) * 2006-05-08 2008-03-04 Aimtron Technology Corp. Switching voltage regulator with an improved range of input voltage
JP2015191255A (ja) * 2014-03-27 2015-11-02 日本電気株式会社 クロック分配回路およびクロック分配方法
CN103944553B (zh) * 2014-04-18 2017-10-24 京东方科技集团股份有限公司 一种输出缓冲器、栅极驱动电路及其控制方法
CN105024682A (zh) * 2015-05-31 2015-11-04 镇江天美信息科技有限公司 自动控制噪声的i/o接口驱动电路
CN113346893B (zh) * 2020-12-24 2022-03-18 澜起电子科技(昆山)有限公司 驱动输出电路、芯片及驱动输出方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970019061A (ko) * 1995-09-25 1997-04-30 김주용 데이타 출력버퍼

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0355913A (ja) * 1989-07-24 1991-03-11 Nec Corp 出力バッファ回路
JPH03117020A (ja) * 1989-09-28 1991-05-17 Nec Corp 集積回路の出力バッファ回路
US5153450A (en) * 1991-07-16 1992-10-06 Samsung Semiconductor, Inc. Programmable output drive circuit
JPH05160707A (ja) * 1991-12-06 1993-06-25 Nec Corp 出力回路
JPH05211432A (ja) * 1992-01-30 1993-08-20 Hitachi Ltd データ出力回路および半導体集積回路
JPH06311017A (ja) * 1993-04-22 1994-11-04 Nec Corp 出力バッファ回路
JPH0738410A (ja) * 1993-07-21 1995-02-07 Oki Electric Ind Co Ltd 出力バッファ回路
JPH08203280A (ja) * 1995-01-27 1996-08-09 Oki Electric Ind Co Ltd 半導体装置
US5528166A (en) * 1995-03-14 1996-06-18 Intel Corporation Pulse controlled impedance compensated output buffer
KR100254317B1 (ko) * 1997-04-30 2000-09-01 윤종용 동작주기적응형데이터출력버퍼

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970019061A (ko) * 1995-09-25 1997-04-30 김주용 데이타 출력버퍼

Also Published As

Publication number Publication date
TW431070B (en) 2001-04-21
US6469565B1 (en) 2002-10-22
JPH10308096A (ja) 1998-11-17
KR19980078960A (ko) 1998-11-25
US6127861A (en) 2000-10-03

Similar Documents

Publication Publication Date Title
KR100254317B1 (ko) 동작주기적응형데이터출력버퍼
US5315173A (en) Data buffer circuit with delay circuit to increase the length of a switching transition period during data signal inversion
US5153450A (en) Programmable output drive circuit
KR940008718B1 (ko) 직류 전류를 제거한 데이타 출력버퍼
US7764085B2 (en) Buffer circuit, buffer tree, and semiconductor device
US6104643A (en) Integrated circuit clock input buffer
US7973560B2 (en) Level shifter
US5512854A (en) Data output buffer for a semiconductor memory device
KR100408412B1 (ko) 전원전압의 변동을 감지하는 데이터 출력 버퍼
US5949721A (en) Data output related circuit which is suitable for semiconductor memory device for high -speed operation
US6177810B1 (en) Adjustable strength driver circuit and method of adjustment
JP2000174606A (ja) Ｍｏｓトランジスタ出力回路
US5572146A (en) Noise attenuation output buffer
US6486713B2 (en) Differential input buffer with auxiliary bias pulser circuit
US6407608B1 (en) Clock input buffer with increased noise immunity
US6211707B1 (en) Output buffer circuit with preset function
KR0143578B1 (ko) 멀티비트 집적회로의 출력 버퍼 동작 제어 회로
KR100468758B1 (ko) 고속 신호전송을 위한 신호버퍼 및 이를 구비하는신호라인 구동회로
US5953262A (en) Output circuit of a semiconductor memory device for providing an intermediate potential to an output terminal
US6292405B1 (en) Data output buffer with precharge
KR100480568B1 (ko) 고전압검출부,및이를구비한반도체메모리장치와반도체메모리장치의모드구별방법
JP3076366B2 (ja) 出力バツフア回路
US5619153A (en) Fast swing-limited pullup circuit
KR100472728B1 (ko) 반도체장치의어드레스천이검출회로
KR100293826B1 (ko) 출력버퍼회로_

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120131

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee