KR100468758B1 - 고속 신호전송을 위한 신호버퍼 및 이를 구비하는신호라인 구동회로 - Google Patents

고속 신호전송을 위한 신호버퍼 및 이를 구비하는신호라인 구동회로 Download PDF

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Abstract

고속 신호전송을 위한 신호버퍼 및 이를 구비하는 신호라인 구동회로가 개시된다. 상기 신호라인 구동회로는, 반전버퍼, 펄스 발생기, 제1신호버퍼, 및 제2신호버퍼를 구비하는 것을 특징으로 한다. 상기 반전버퍼는 신호라인에 연결되는 출력단을 가지며 입력신호를 수신하여 상기 신호라인을 구동한다. 상기 펄스 발생기는 상기 입력신호를 수신하여 펄스신호를 발생한다. 상기 제1신호버퍼는 상기 펄스 발생기의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 가지며 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 상승경사를 가파르게(Sharp) 만든다. 상기 제2신호버퍼는 상기 펄스 발생기의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 가지며 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 하강경사를 가파르게(Sharp) 만든다. 상기 신호라인 구동회로는 필요에 따라 상기 제1신호버퍼 및 상기 제2신호버퍼중 하나만을 구비할 수 있다. 또한 상기 신호라인 구동회로는 상기 펄스 발생기 대신에 상기 입력신호를 반전 버퍼링하여 상기 제1신호버퍼의 제어단 및 상기 제2신호버퍼의 제어단으로 제공하는 반전버퍼를 구비할 수 있다.

Description

고속 신호전송을 위한 신호버퍼 및 이를 구비하는 신호라인 구동회로{Signal buffer for high speed signal transmission and signal line driving circuit including the same}
본 발명은 반도체 집적회로에 관한 것으로, 특히 고속 신호전송을 위한 신호버퍼 및 이를 구비하는 신호라인 구동회로에 관한 것이다.
도 1에 도시된 바와 같이 반도체 집적회로내에서 신호를 전송하는 신호라인(11)의 부하용량(Load capacitance)이 크고 신호라인(11) 자체의 기생저항(Paracitic resistance)과 기생용량(Paracitic capacitance)이 큰 경우에는 신호라인(11)을 통해 전송되는 신호의 전송속도가 느려지며 또한 신호의 왜곡이 일어나게 된다.
이를 해결하기 위하여 종래에는 도 2에 도시된 바와 같이 신호라인(21)의 일정 구간마다 버퍼(24,25)를 설치하여 신호의 왜곡을 막고 빠른 전송속도를 도모하게 된다. 이때 사용되는 버퍼로는 일반적으로 인버터 형태의 신호버퍼가 사용된다.
그러나 이러한 인버터 형태의 신호버퍼를 사용할 경우에는 인버터 자체의 지연시간이 더해지게 되며 또한 차지하는 칩 면적이 커지게 되는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 칩 면적이 작으며 신호라인상의 신호의 전송속도를 빠르게 하는 신호버퍼를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 칩 면적이 작으며 신호라인상의 신호의 전송속도를 빠르게 하는 신호버퍼를 구비하는 신호라인 구동회로를 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 신호라인을 통해 전송되는 신호의 왜곡을 보여주는 도면이다.
도 2는 종래의 신호라인 구동회로를 나타내는 도면이다.
도 3은 본 발명의 제1실시예에 따른 신호버퍼의 회로도이다.
도 4는 도 3의 제1실시예에 따른 신호버퍼의 동작 파형도이다.
도 5는 본 발명의 제2실시예에 따른 신호버퍼의 회로도이다.
도 6은 도 5의 제2실시예에 따른 신호버퍼의 동작 파형도이다.
도 7은 상기 제1실시예에 따른 신호버퍼 및 상기 제2실시예에 따른 신호버퍼를 이용하는 제1실시예에 따른 신호라인 구동회로를 나타내는 도면이다.
도 8은 본 발명의 제3실시예에 따른 신호버퍼의 회로도이다.
도 9는 도 8의 제3실시예에 따른 신호버퍼의 동작 파형도이다.
도 10은 본 발명의 제4실시예에 따른 신호버퍼의 회로도이다.
도 11은 도 10의 제4실시예에 따른 신호버퍼의 동작 파형도이다.
도 12는 상기 제3실시예에 따른 신호버퍼 및 상기 제4실시예에 따른 신호버퍼를 이용하는 제2실시예에 따른 신호라인 구동회로를 나타내는 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 신호버퍼는, 제어신호에 응답하여 입출력단을 풀업시키는 풀업 드라이버, 및 제어단의 신호에 응답하여 상기 입출력단의 신호의 상승천이를 검출하여 상기 제어신호를 발생하는 제어회로를 구비하는 것을 특징으로 한다.
상기 풀업 드라이버는, 소오스에 전원전압이 인가되고 게이트에 상기 제어신호가 인가되며 드레인에 상기 입출력단이 연결되는 피모스 트랜지스터를 구비한다.
상기 제어회로는, 소오스에 전원전압이 인가되고 게이트에 상기 제어단이 연결되며 드레인으로부터 상기 제어신호가 출력되는 피모스 트랜지스터, 드레인이 상기 피모스 트랜지스터의 드레인에 연결되고 게이트에 상기 입출력단이 연결되는 제1엔모스 트랜지스터, 및 드레인이 상기 제1엔모스 트랜지스터의 소오스에 연결되고 게이트에 상기 제어단이 연결되며 소오스에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 신호버퍼는, 제어신호에 응답하여 입출력단을 풀다운시키는 풀다운 드라이버, 및 제어단의 신호에 응답하여 상기 입출력단의 신호의 하강천이를 검출하여 상기 제어신호를 발생하는 제어회로를 구비하는 것을 특징으로 한다.
상기 풀다운 드라이버는, 드레인에 상기 입출력단이 연결되고 게이트에 상기 제어신호가 인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비한다.
상기 제어회로는, 소오스에 전원전압이 인가되고 게이트에 상기 제어단이 연결되는 제1피모스 트랜지스터, 소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 입출력단이 연결되며 드레인으로부터 상기 제어신호가 출력되는 제2피모스 트랜지스터, 및 드레인에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제어단이 연결되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비한다.
상기 일실시예에 따른 신호버퍼 및 상기 다른 실시예에 따른 신호버퍼는 각각, 상기 입출력단의 신호를 반전 지연시켜 반전 지연된 신호를 상기 제어단으로 제공하는 반전 지연기, 및 상기 제어신호를 래치하는 래치회로를 더 구비할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 신호라인 구동회로는, 반전버퍼, 펄스 발생기, 제1신호버퍼, 및 제2신호버퍼를 구비하는 것을 특징으로 한다.
상기 반전버퍼는 신호라인에 연결되는 출력단을 가지며 입력신호를 수신하여 상기 신호라인을 구동한다. 상기 펄스 발생기는 상기 입력신호를 수신하여 펄스신호를 발생한다.
상기 제1신호버퍼는 상기 일실시예에 따른 신호버퍼에 해당하며 상기 펄스발생기의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 갖는다. 상기 제1신호버퍼는 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 상승경사를 가파르게(Sharp) 만든다.
상기 제2신호버퍼는 상기 다른 실시예에 따른 신호버퍼에 해당하며 상기 펄스 발생기의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 갖는다. 상기 제2신호버퍼는 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 하강경사를 가파르게(Sharp) 만든다.
한편 상기 일실시예에 따른 신호라인 구동회로는 필요에 따라 상기 제1신호버퍼 및 상기 제2신호버퍼중 하나만을 구비할 수 있다. 또한 상기 일실시예에 따른 신호라인 구동회로는 상기 펄스 발생기 대신에 상기 입력신호를 반전 버퍼링하여 상기 제1신호버퍼의 제어단 및 상기 제2신호버퍼의 제어단으로 제공하는 반전버퍼를 구비할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 신호라인 구동회로는, 반전버퍼, 반전 지연기, 제1신호버퍼, 및 제2신호버퍼를 구비하는 것을 특징으로 한다.
상기 반전버퍼는 신호라인에 연결되는 출력단을 가지며 입력신호를 수신하여 상기 신호라인을 구동한다. 상기 반전 지연기는 상기 신호라인의 소정의 지점에 연결되는 입력단을 가지며 상기 입력단을 통해 입력되는 신호를 반전 지연시킨다.
상기 제1신호버퍼는 상기 일실시예에 따른 신호버퍼에 해당하며 상기 반전 지연기의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 갖는다. 상기 제1신호버퍼는 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 상승경사를 가파르게(Sharp) 만든다.
상기 제2신호버퍼는 상기 다른 실시예에 따른 신호버퍼에 해당하며 상기 반전 지연기의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 갖는다. 상기 제2신호버퍼는 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 하강경사를 가파르게(Sharp) 만든다.
상기 다른 실시예에 따른 신호라인 구동회로는 필요에 따라 상기 제1신호버퍼 및 상기 제2신호버퍼중 하나만을 구비할 수 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제1실시예에 따른 신호버퍼의 회로도이고 도 4는 도 3의 제1실시예에 따른 신호버퍼의 동작 파형도이다.
도 3을 참조하면, 본 발명의 제1실시예에 따른 신호버퍼는 정궤환을 이용하는 신호버퍼로서, 제어신호(X)에 응답하여 입출력단(D)을 풀업시키는 풀업 드라이버(31), 및 제어단(C)의 신호에 응답하여 입출력단(D)의 신호의 상승천이(Rising transition)를 검출하여 제어신호(X)를 발생하는 제어회로(33)를 구비한다.
입출력단(D)에 신호라인의 소정의 지점이 연결된다. 풀업 드라이버(31)는 소오스에 전원전압(VDD)이 인가되고 게이트에 제어신호(X)가 인가되며 드레인에 입출력단(D)이 연결되는 피모스 트랜지스터(P31)로 구성된다.
제어회로(33)는 피모스 트랜지스터(P32), 제1엔모스 트랜지스터(N31), 및 제2엔모스 트랜지스터(N32)를 구비한다. 피모스 트랜지스터(P32)는 소오스에 전원전압(VDD)이 인가되고 게이트에 제어단(C)이 연결되며 드레인으로부터 제어신호(X)가 출력된다. 제1엔모스 트랜지스터(N31)는 드레인이 피모스 트랜지스터(P32)의 드레인에 연결되고 게이트에 입출력단(D)이 연결된다. 제2엔모스 트랜지스터(N32)는 드레인이 제1엔모스 트랜지스터(N31)의 소오스에 연결되고 게이트에 제어단(C)이 연결되며 소오스에 접지전압(VSS)이 인가된다.
이하 도 4의 동작 파형도를 참조하여 도 3의 제1실시예에 따른 신호버퍼의 동작이 상세히 설명된다. 도 4의 동작 파형도에서 볼 수 있듯이 제1실시예에 따른 신호버퍼는 입출력단(D)의 신호의 상승천이를 제어한다.
제어단(C)을 통해 입력되는 신호가 논리"0"일 경우 제어회로(33)의 피모스 트랜지스터(P32)가 턴온되어 제어신호(X)는 논리"1"이 된다. 이에 따라 풀업 드라이버(31)의 피모스 트랜지스터(P31)가 턴오프된다. 다음에 제어단(C)을 통해 입력되는 신호가 논리"1"이 되면 피모스 트랜지스터(P32)는 턴오프되고 제2엔모스 트랜지스터(N32)가 턴온된다.
이후 입출력단(D)의 신호가 논리"0"에서 논리"1"이 되면 제1엔모스 트랜지스터(N31)가 턴온되고 이에 따라 제어신호(X)가 논리"0"이 된다. 제어신호(X)가 논리"0"이 되면 풀업 드라이버(31)의 피모스 트랜지스터(P31)가 턴온되어 입출력단(D)의 신호는 빠른 속도로 논리"1"의 상태에 이르게 된다. 즉 입출력단(D)의 신호의 상승천이가 빨라지게 되어 상승경사(slope)가 가파르게(Sharp) 된다.
도 5는 본 발명의 제2실시예에 따른 신호버퍼의 회로도이고 도 6은 도 5의 제2실시예에 따른 신호버퍼의 동작 파형도이다.
도 5를 참조하면, 본 발명의 제2실시예에 따른 신호버퍼는 정궤환을 이용하는 신호버퍼로서, 제어신호(X)에 응답하여 입출력단(D)을 풀다운시키는 풀다운 드라이버(51), 및 제어단(C)의 신호에 응답하여 입출력단(D)의 신호의 하강천이를 검출하여 제어신호(X)를 발생하는 제어회로(53)를 구비한다.
입출력단(D)에 신호라인의 소정의 지점이 연결된다. 풀다운 드라이버(51)는 드레인에 입출력단(D)이 연결되고 게이트에 제어신호(X)가 인가되며 소오스에 접지전압(VSS)이 인가되는 엔모스 트랜지스터(N51)로 구성된다.
제어회로(53)는 제1피모스 트랜지스터(P51), 제2피모스 트랜지스터(P52), 및 엔모스 트랜지스터(N52)를 구비한다. 제1피모스 트랜지스터(P51)는 소오스에 전원전압(VDD)이 인가되고 게이트에 제어단(C)이 연결된다. 제2피모스 트랜지스터(P52)는 소오스에 제1피모스 트랜지스터(P51)의 드레인이 연결되고 게이트에입출력단(D)이 연결되며 드레인으로부터 제어신호(X)가 출력된다. 엔모스 트랜지스터(N52)는 드레인에 제2피모스 트랜지스터(P52)의 드레인이 연결되고 게이트에 제어단(C)이 연결되며 소오스에 접지전압(VSS)이 인가된다.
도 6의 동작 파형도에서 볼 수 있듯이 제2실시예에 따른 신호버퍼는 입출력단(D)의 신호의 하강천이를 제어한다. 제2실시예에 따른 신호버퍼의 동작원리는 상술한 제1실시예에 따른 신호버퍼의 동작원리와 유사하므로 여기에서 상세한 동작설명은 생략된다.
도 7은 상기 제1실시예에 따른 신호버퍼 및 상기 제2실시예에 따른 신호버퍼를 이용하는 제1실시예에 따른 신호라인 구동회로를 나타내는 도면이다.
도 7을 참조하면, 제1실시예에 따른 신호라인 구동회로는, 반전버퍼(73), 펄스 발생기(75), 제1신호버퍼(77), 및 제2신호버퍼(79)를 구비한다.
반전버퍼(73)는 신호라인(71)에 연결되는 출력단을 가지며 입력신호(IN)를 수신하여 신호라인(71)을 구동한다. 펄스 발생기(75)는 입력신호(IN)를 수신하여 도 4 또는 도 6에 도시된 제어단의 신호(C)와 같은 형태를 갖는 펄스신호를 발생한다.
제1신호버퍼(77)는 도 3에 도시된 제1실시예에 따른 신호버퍼로서 펄스 발생기(75)의 출력단에 연결되는 제어단(C) 및 신호라인(71)의 소정의 지점에 연결되는 입출력단(D)을 갖는다. 펄스 발생기(75)의 출력단과 제1신호버퍼(77)의 제어단(C) 사이의 신호라인은 주 신호(Main)를 전송하는 신호라인(71)에 비하여 부하용량(Load capacitance)이 작고 자체의 기생저항(Paracitic capacitance)과 기생용량(Paracitic capacitance)도 작다. 이에 따라 신호라인(71)의 신호에 비하여 전송속도가 빠르고 신호의 왜곡이 거의 없다. 따라서 도 4 또는 도 6에 도시된 바와 같이 제어단(C)을 통해 입력되는 신호의 상승천이 또는 하강천이가 입출력단(D)을 통해 입력되는 신호의 상승천이 또는 하강천이 보다 앞선다.
제1신호버퍼(77)는 제어단(C)을 통해 입력되는 펄스 발생기(75)의 출력신호 및 입출력단(D)을 통해 입력되는 신호라인(71)의 신호에 응답하여 신호라인(71)의 신호의 상승천이 속도를 빠르게 한다. 즉 제1신호버퍼(77)는 신호라인(71)의 신호의 상승경사(slope)를 가파르게(Sharp) 만든다.
제2신호버퍼(79)는 도 5에 도시된 제2실시예에 따른 신호버퍼로서 펄스 발생기(75)의 출력단에 연결되는 제어단(C) 및 신호라인(71)의 소정의 지점에 연결되는 입출력단(D)을 갖는다. 제2신호버퍼(79)는 제어단(C)을 통해 입력되는 펄스 발생기(75)의 출력신호 및 입출력단(D)을 통해 입력되는 신호라인(71)의 신호에 응답하여 신호라인(71)의 신호의 하강천이 속도를 빠르게 한다. 즉 제2신호버퍼(79)는 신호라인(71)의 신호의 하강경사를 가파르게(Sharp) 만든다.
한편 여기에서는 참조번호 75가 펄스 발생기인 것으로 설명되었으나 입력신호(IN)를 수신하여 반전 버퍼링하여 출력하는 반전버퍼일 수도 있다. 또한 여기에서는 상기 제1실시예에 따른 신호라인 구동회로가 신호라인(71)의 신호의 상승경사를 제어하는 제1신호버퍼(77)와 신호라인(71)의 신호의 하강경사를 제어하는 제2신호버퍼(79)를 모두 구비하는 경우가 설명되었으나 필요에 따라 상기 제1실시예에 따른 신호라인 구동회로는 제1신호버퍼(77)와 제2신호버퍼(79)중 하나만을 구비할수도 있다.
도 8은 본 발명의 제3실시예에 따른 신호버퍼의 회로도이고 도 9는 도 8의 제3실시예에 따른 신호버퍼의 동작 파형도이다.
도 8을 참조하면, 본 발명의 제3실시예에 따른 신호버퍼는 도 3에 도시된 제1실시예에 따른 신호버퍼에 비하여, 입출력단(D)의 신호를 반전 지연시켜 반전 지연된 신호를 제어단(C)으로 제공하는 반전 지연기(85), 및 제어신호(X)를 래치하는 래치회로(87)를 더 구비한다.
도 4의 동작 파형도를 참조하면, 입출력단(D)의 신호가 논리"0"의 상태에 있을 경우 제어단(C)의 신호는 논리"1"이 되고 이에 따라 제어회로(33)의 피모스 트랜지스터(P32)가 턴오프되고 엔모스 트랜지스터(N32)가 턴온된다. 따라서 제어신호(X)는 래치회로(87)에 의해 이전의 논리"1" 상태를 유지하고 이에 따라 풀업 드라이버(31)의 피모스 트랜지스터(P31)가 턴오프된다.
이러한 상태에서 입출력단(D)의 신호가 논리"0"에서 논리"1"이 되면 엔모스 트랜지스터(N31)가 턴온되고 이에 따라 제어신호(X)가 논리"0"이 된다. 제어신호(X)가 논리"0"이 되면 풀업 드라이버(31)의 피모스 트랜지스터(P31)가 턴온되어 입출력단(D)의 신호는 빠른 속도로 논리"1"의 상태에 이르게 된다. 즉 입출력단(D)의 신호의 상승천이가 빨라지게 되어 상승경사(slope)가 가파르게(Sharp) 된다.
도 10은 본 발명의 제4실시예에 따른 신호버퍼의 회로도이고 도 11은 도 10의 제4실시예에 따른 신호버퍼의 동작 파형도이다.
도 10을 참조하면, 본 발명의 제4실시예에 따른 신호버퍼는 도 5에 도시된 제2실시예에 따른 신호버퍼에 비하여, 입출력단(D)의 신호를 반전 지연시켜 반전 지연된 신호를 제어단(C)으로 제공하는 반전 지연기(105), 및 제어신호(X)를 래치하는 래치회로(107)를 더 구비한다.
도 11의 동작 파형도에서 볼 수 있듯이 제4실시예에 따른 신호버퍼는 입출력단(D)의 신호의 하강천이를 제어한다. 제4실시예에 따른 신호버퍼의 동작원리는 상술한 제3실시예에 따른 신호버퍼의 동작원리와 유사하므로 여기에서 상세한 동작설명은 생략된다.
도 12는 상기 제3실시예에 따른 신호버퍼 및 상기 제4실시예에 따른 신호버퍼를 이용하는 제2실시예에 따른 신호라인 구동회로를 나타내는 도면이다.
도 12를 참조하면, 제2실시예에 따른 신호라인 구동회로는, 반전버퍼(123), 반전 지연기(125), 제1신호버퍼(127), 및 제2신호버퍼(129)를 구비한다.
반전버퍼(123)는 신호라인(121)에 연결되는 출력단을 가지며 입력신호(IN)를 수신하여 신호라인(121)을 구동한다. 반전 지연기(125)는 신호라인(121)의 소정의 지점에 연결되는 입력단을 가지며 상기 입력단을 통해 입력되는 신호를 반전 지연시킨다.
제1신호버퍼(127)는 도 8에 도시된 제3실시예에 따른 신호버퍼로서 반전 지연기(125)의 출력단에 연결되는 제어단(C) 및 신호라인(121)의 소정의 지점에 연결되는 입출력단(D)을 갖는다. 제1신호버퍼(127)는 제어단(C)을 통해 입력되는 반전 지연기(125)의 출력신호 및 입출력단(D)을 통해 입력되는 신호라인(121)의 신호에응답하여 신호라인(121)의 신호의 상승천이 속도를 빠르게 한다. 즉 제1신호버퍼(127)는 신호라인(121)의 신호의 상승경사를 가파르게(Sharp) 만든다.
제2신호버퍼(129)는 도 10에 도시된 제4실시예에 따른 신호버퍼로서 반전 지연기(125)의 출력단에 연결되는 제어단(C) 및 신호라인(121)의 소정의 지점에 연결되는 입출력단(D)을 갖는다. 제2신호버퍼(129)는 제어단(C)을 통해 입력되는 반전 지연기(125)의 출력신호 및 입출력단(D)을 통해 입력되는 신호라인(121)의 신호에 응답하여 신호라인(121)의 신호의 하강천이 속도를 빠르게 한다. 즉 제2신호버퍼(129)는 신호라인(121)의 신호의 하강경사를 가파르게(Sharp) 만든다.
한편 여기에서는 상기 제2실시예에 따른 신호라인 구동회로가 신호라인(121)의 신호의 상승경사를 제어하는 제1신호버퍼(127)와 신호라인(121)의 신호의 하강경사를 제어하는 제2신호버퍼(129)를 모두 구비하는 경우가 설명되었으나 필요에 따라 상기 제1실시예에 따른 신호라인 구동회로는 제1신호버퍼(127)와 제2신호버퍼(129)중 하나만을 구비할 수도 있다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 신호버퍼는 신호라인 상의 신호의 상승경사 및/또는 하강경사를 가파르게(Sharp) 만든다. 따라서 본 발명에 따른 신호버퍼를 구비하는 신호라인 구동회로는 신호라인 상의 신호의 전송속도를 빠르게 하는 장점이 있다.

Claims (44)

  1. 입출력단;
    제어단;
    제어신호에 응답하여 상기 입출력단을 풀업시키는 풀업 드라이버; 및
    상기 제어단의 신호에 응답하여 상기 입출력단의 신호의 상승천이를 검출하여 상기 제어신호를 발생하는 제어회로를 구비하고,
    상기 제어단의 신호에 의해 제어되어 상기 입출력단의 신호의 상승천이가 빨라지고 상승경사(slope)가 가파르게(sharp) 되는 것을 특징으로 하는 신호버퍼.
  2. 제1항에 있어서, 상기 풀업 드라이버는,
    소오스에 전원전압이 인가되고 게이트에 상기 제어신호가 인가되며 드레인에 상기 입출력단이 연결되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 신호버퍼.
  3. 제1항에 있어서, 상기 제어회로는,
    소오스에 전원전압이 인가되고 게이트에 상기 제어단이 연결되며 드레인으로부터 상기 제어신호가 출력되는 피모스 트랜지스터;
    드레인이 상기 피모스 트랜지스터의 드레인에 연결되고 게이트에 상기 입출력단이 연결되는 제1엔모스 트랜지스터; 및
    드레인이 상기 제1엔모스 트랜지스터의 소오스에 연결되고 게이트에 상기 제어단이 연결되며 소오스에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 신호버퍼.
  4. 입출력단;
    제어단;
    제어신호에 응답하여 상기 입출력단을 풀다운시키는 풀다운 드라이버; 및
    상기 제어단의 신호에 응답하여 상기 입출력단의 신호의 하강천이를 검출하여 상기 제어신호를 발생하는 제어회로를 구비하고,
    상기 제어단의 신호에 의해 제어되어 상기 입출력단의 신호의 하강천이가 빨라지고 하강경사(slope)가 가파르게(sharp) 되는 것을 특징으로 하는 신호버퍼.
  5. 제4항에 있어서, 상기 풀다운 드라이버는,
    드레인에 상기 입출력단이 연결되고 게이트에 상기 제어신호가 인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 신호버퍼.
  6. 제4항에 있어서, 상기 제어회로는,
    소오스에 전원전압이 인가되고 게이트에 상기 제어단이 연결되는 제1피모스 트랜지스터;
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 입출력단이 연결되며 드레인으로부터 상기 제어신호가 출력되는 제2피모스 트랜지스터; 및
    드레인에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제어단이 연결되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 신호버퍼.
  7. 제1항 또는 제4항에 있어서,
    상기 입출력단의 신호를 반전 지연시켜 반전 지연된 신호를 상기 제어단으로 제공하는 반전 지연기; 및
    상기 제어신호를 래치하는 래치회로를 더 구비하는 것을 특징으로 하는 신호버퍼.
  8. 신호라인을 구동하는 신호라인 구동회로에 있어서,
    상기 신호라인에 연결되는 출력단을 가지며 입력신호를 수신하여 상기 신호라인을 구동하는 반전버퍼;
    상기 입력신호를 수신하여 펄스신호를 발생하는 펄스 발생기; 및
    상기 펄스 발생기의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 가지며, 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 상승경사를 가파르게(Sharp) 만드는 신호버퍼를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  9. 신호라인을 구동하는 신호라인 구동회로에 있어서,
    상기 신호라인에 연결되는 출력단을 가지며 입력신호를 수신하여 상기 신호라인을 구동하는 제1반전버퍼;
    상기 입력신호를 수신하여 반전 버퍼링하는 제2반전버퍼; 및
    상기 제2반전버퍼의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 가지며, 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 상승경사를 가파르게(Sharp) 만드는 신호버퍼를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  10. 제8항 또는 제9항에 있어서, 상기 신호버퍼는,
    제어신호에 응답하여 상기 신호버퍼의 입출력단을 풀업시키는 풀업 드라이버; 및
    상기 제어단의 신호에 응답하여 상기 신호버퍼의 입출력단의 신호의 상승천이를 검출하여 상기 제어신호를 발생하는 제어회로를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  11. 제10항에 있어서, 상기 풀업 드라이버는,
    소오스에 전원전압이 인가되고 게이트에 상기 제어신호가 인가되며 드레인에 상기 신호버퍼의 입출력단이 연결되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  12. 제10항에 있어서, 상기 제어회로는,
    소오스에 전원전압이 인가되고 게이트에 상기 제어단이 연결되며 드레인으로부터 상기 제어신호가 출력되는 피모스 트랜지스터;
    드레인이 상기 피모스 트랜지스터의 드레인에 연결되고 게이트에 상기 신호버퍼의 입출력단이 연결되는 제1엔모스 트랜지스터; 및
    드레인이 상기 제1엔모스 트랜지스터의 소오스에 연결되고 게이트에 상기 제어단이 연결되며 소오스에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  13. 신호라인을 구동하는 신호라인 구동회로에 있어서,
    상기 신호라인에 연결되는 출력단을 가지며 입력신호를 수신하여 상기 신호라인을 구동하는 반전버퍼;
    상기 입력신호를 수신하여 펄스신호를 발생하는 펄스 발생기; 및
    상기 펄스 발생기의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 가지며, 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 하강경사를 가파르게(Sharp) 만드는 신호버퍼를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  14. 신호라인을 구동하는 신호라인 구동회로에 있어서,
    상기 신호라인에 연결되는 출력단을 가지며 입력신호를 수신하여 상기 신호라인을 구동하는 제1반전버퍼;
    상기 입력신호를 수신하여 반전 버퍼링하는 제2반전버퍼; 및
    상기 제2반전버퍼의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 가지며, 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 하강경사를 가파르게(Sharp) 만드는 신호버퍼를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  15. 제13항 또는 제14항에 있어서, 상기 신호버퍼는,
    제어신호에 응답하여 상기 신호버퍼의 입출력단을 풀다운시키는 풀다운 드라이버; 및
    상기 제어단의 신호에 응답하여 상기 신호버퍼의 입출력단의 신호의 하강천이를 검출하여 상기 제어신호를 발생하는 제어회로를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  16. 제15항에 있어서, 상기 풀다운 드라이버는,
    드레인에 상기 신호버퍼의 입출력단이 연결되고 게이트에 상기 제어신호가인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  17. 제15항에 있어서, 상기 제어회로는,
    소오스에 전원전압이 인가되고 게이트에 상기 제어단이 연결되는 제1피모스 트랜지스터;
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 신호버퍼의 입출력단이 연결되며 드레인으로부터 상기 제어신호가 출력되는 제2피모스 트랜지스터; 및
    드레인에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제어단이 연결되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  18. 신호라인을 구동하는 신호라인 구동회로에 있어서,
    상기 신호라인에 연결되는 출력단을 가지며 입력신호를 수신하여 상기 신호라인을 구동하는 반전버퍼;
    상기 입력신호를 수신하여 펄스신호를 발생하는 펄스 발생기;
    상기 펄스 발생기의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 가지며, 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 상승경사를 가파르게(Sharp) 만드는 제1신호버퍼; 및
    상기 펄스 발생기의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 가지며, 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 하강경사를 가파르게(Sharp) 만드는 제2신호버퍼를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  19. 신호라인을 구동하는 신호라인 구동회로에 있어서,
    상기 신호라인에 연결되는 출력단을 가지며 입력신호를 수신하여 상기 신호라인을 구동하는 제1반전버퍼;
    상기 입력신호를 수신하여 반전 버퍼링하는 제2반전버퍼;
    상기 제2반전버퍼의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 가지며, 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 상승경사를 가파르게(Sharp) 만드는 제1신호버퍼; 및
    상기 제2반전버퍼의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 가지며, 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 하강경사를 가파르게(Sharp) 만드는 제2신호버퍼를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  20. 제18항 또는 제19항에 있어서, 상기 제1신호버퍼는,
    제어신호에 응답하여 상기 제1신호버퍼의 입출력단을 풀업시키는 풀업 드라이버; 및
    상기 제어단의 신호에 응답하여 상기 제1신호버퍼의 입출력단의 신호의 상승천이를 검출하여 상기 제어신호를 발생하는 제어회로를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  21. 제20항에 있어서, 상기 풀업 드라이버는,
    소오스에 전원전압이 인가되고 게이트에 상기 제어신호가 인가되며 드레인에 상기 제1신호버퍼의 입출력단이 연결되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  22. 제20항에 있어서, 상기 제어회로는,
    소오스에 전원전압이 인가되고 게이트에 상기 제어단이 연결되며 드레인으로부터 상기 제어신호가 출력되는 피모스 트랜지스터;
    드레인이 상기 피모스 트랜지스터의 드레인에 연결되고 게이트에 상기 제1신호버퍼의 입출력단이 연결되는 제1엔모스 트랜지스터; 및
    드레인이 상기 제1엔모스 트랜지스터의 소오스에 연결되고 게이트에 상기 제어단이 연결되며 소오스에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는것을 특징으로 하는 신호라인 구동회로.
  23. 제18항 또는 제19항에 있어서, 상기 제2신호버퍼는,
    제어신호에 응답하여 상기 제2신호버퍼의 입출력단을 풀다운시키는 풀다운 드라이버; 및
    상기 제어단의 신호에 응답하여 상기 제2신호버퍼의 입출력단의 신호의 하강천이를 검출하여 상기 제어신호를 발생하는 제어회로를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  24. 제23항에 있어서, 상기 풀다운 드라이버는,
    드레인에 상기 제2신호버퍼의 입출력단이 연결되고 게이트에 상기 제어신호가 인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  25. 제23항에 있어서, 상기 제어회로는,
    소오스에 전원전압이 인가되고 게이트에 상기 제어단이 연결되는 제1피모스 트랜지스터;
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제2신호버퍼의 입출력단이 연결되며 드레인으로부터 상기 제어신호가 출력되는 제2피모스 트랜지스터; 및
    드레인에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제어단이 연결되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  26. 신호라인을 구동하는 신호라인 구동회로에 있어서,
    상기 신호라인에 연결되는 출력단을 가지며 입력신호를 수신하여 상기 신호라인을 구동하는 반전버퍼;
    상기 신호라인의 소정의 지점에 연결되는 입력단을 가지며 상기 입력단을 통해 입력되는 신호를 반전 지연시키는 반전 지연기; 및
    상기 반전 지연기의 출력단에 연결되는 제어단 및 상기 신호라인의 상기 소정의 지점에 연결되는 입출력단을 가지며, 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 상승경사를 가파르게(Sharp) 만드는 신호버퍼를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  27. 제26항에 있어서, 상기 신호버퍼는,
    제어신호에 응답하여 상기 신호버퍼의 입출력단을 풀업시키는 풀업 드라이버; 및
    상기 제어단의 신호에 응답하여 상기 신호버퍼의 입출력단의 신호의 상승천이를 검출하여 상기 제어신호를 발생하는 제어회로를 구비하는 것을 특징으로 하는신호라인 구동회로.
  28. 제27항에 있어서, 상기 풀업 드라이버는,
    소오스에 전원전압이 인가되고 게이트에 상기 제어신호가 인가되며 드레인에 상기 신호버퍼의 입출력단이 연결되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  29. 제27항에 있어서, 상기 제어회로는,
    소오스에 전원전압이 인가되고 게이트에 상기 제어단이 연결되며 드레인으로부터 상기 제어신호가 출력되는 피모스 트랜지스터;
    드레인이 상기 피모스 트랜지스터의 드레인에 연결되고 게이트에 상기 신호버퍼의 입출력단이 연결되는 제1엔모스 트랜지스터; 및
    드레인이 상기 제1엔모스 트랜지스터의 소오스에 연결되고 게이트에 상기 제어단이 연결되며 소오스에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  30. 제27항에 있어서, 상기 신호버퍼는,
    상기 제어신호를 래치하는 래치회로를 더 구비하는 것을 특징으로 하는 신호라인 구동회로.
  31. 신호라인을 구동하는 신호라인 구동회로에 있어서,
    상기 신호라인에 연결되는 출력단을 가지며 입력신호를 수신하여 상기 신호라인을 구동하는 반전버퍼;
    상기 신호라인의 소정의 지점에 연결되는 입력단을 가지며 상기 입력단을 통해 입력되는 신호를 반전 지연시키는 반전 지연기; 및
    상기 반전 지연기의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 가지며, 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 하강경사를 가파르게(Sharp) 만드는 신호버퍼를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  32. 제31항에 있어서, 상기 신호버퍼는,
    제어신호에 응답하여 상기 신호버퍼의 입출력단을 풀다운시키는 풀다운 드라이버; 및
    상기 제어단의 신호에 응답하여 상기 신호버퍼의 입출력단의 신호의 하강천이를 검출하여 상기 제어신호를 발생하는 제어회로를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  33. 제32항에 있어서, 상기 풀다운 드라이버는,
    드레인에 상기 신호버퍼의 입출력단이 연결되고 게이트에 상기 제어신호가인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  34. 제32항에 있어서, 상기 제어회로는,
    소오스에 전원전압이 인가되고 게이트에 상기 제어단이 연결되는 제1피모스 트랜지스터;
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 신호버퍼의 입출력단이 연결되며 드레인으로부터 상기 제어신호가 출력되는 제2피모스 트랜지스터; 및
    드레인에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제어단이 연결되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  35. 제32항에 있어서, 상기 신호버퍼는,
    상기 제어신호를 래치하는 래치회로를 더 구비하는 것을 특징으로 하는 신호라인 구동회로.
  36. 신호라인을 구동하는 신호라인 구동회로에 있어서,
    상기 신호라인에 연결되는 출력단을 가지며 입력신호를 수신하여 상기 신호라인을 구동하는 반전버퍼;
    상기 신호라인의 소정의 지점에 연결되는 입력단을 가지며 상기 입력단을 통해 입력되는 신호를 반전 지연시키는 반전 지연기;
    상기 반전 지연기의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 가지며, 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 상승경사를 가파르게(Sharp) 만드는 제1신호버퍼; 및
    상기 반전 지연기의 출력단에 연결되는 제어단 및 상기 신호라인의 소정의 지점에 연결되는 입출력단을 가지며, 상기 제어단을 통해 입력되는 신호 및 상기 입출력단을 통해 입력되는 신호에 응답하여 상기 신호라인의 신호의 하강경사를 가파르게(Sharp) 만드는 제2신호버퍼를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  37. 제36항에 있어서, 상기 제1신호버퍼는,
    제어신호에 응답하여 상기 제1신호버퍼의 입출력단을 풀다운시키는 풀다운 드라이버; 및
    상기 제어단의 신호에 응답하여 상기 제1신호버퍼의 입출력단의 신호의 하강천이를 검출하여 상기 제어신호를 발생하는 제어회로를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  38. 제37항에 있어서, 상기 풀다운 드라이버는,
    드레인에 상기 제1신호버퍼의 입출력단이 연결되고 게이트에 상기 제어신호가 인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  39. 제37항에 있어서, 상기 제어회로는,
    소오스에 전원전압이 인가되고 게이트에 상기 제어단이 연결되는 제1피모스 트랜지스터;
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제1신호버퍼의 입출력단이 연결되며 드레인으로부터 상기 제어신호가 출력되는 제2피모스 트랜지스터; 및
    드레인에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제어단이 연결되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  40. 제37항에 있어서, 상기 제1신호버퍼는,
    상기 제어신호를 래치하는 래치회로를 더 구비하는 것을 특징으로 하는 신호라인 구동회로.
  41. 제36항에 있어서, 상기 제2신호버퍼는,
    제어신호에 응답하여 상기 제2신호버퍼의 입출력단을 풀다운시키는 풀다운드라이버; 및
    상기 제어단의 신호에 응답하여 상기 제2신호버퍼의 입출력단의 신호의 하강천이를 검출하여 상기 제어신호를 발생하는 제어회로를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  42. 제41항에 있어서, 상기 풀다운 드라이버는,
    드레인에 상기 제2신호버퍼의 입출력단이 연결되고 게이트에 상기 제어신호가 인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  43. 제41항에 있어서, 상기 제어회로는,
    소오스에 전원전압이 인가되고 게이트에 상기 제어단이 연결되는 제1피모스 트랜지스터;
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제2신호버퍼의 입출력단이 연결되며 드레인으로부터 상기 제어신호가 출력되는 제2피모스 트랜지스터; 및
    드레인에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제어단이 연결되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 신호라인 구동회로.
  44. 제41항에 있어서, 상기 제2신호버퍼는,
    상기 제어신호를 래치하는 래치회로를 더 구비하는 것을 특징으로 하는 신호라인 구동회로.
KR10-2002-0046574A 2002-08-07 2002-08-07 고속 신호전송을 위한 신호버퍼 및 이를 구비하는신호라인 구동회로 KR100468758B1 (ko)

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