KR100275721B1 - 반도체장치의 입력버퍼 - Google Patents

반도체장치의 입력버퍼 Download PDF

Info

Publication number
KR100275721B1
KR100275721B1 KR1019970046186A KR19970046186A KR100275721B1 KR 100275721 B1 KR100275721 B1 KR 100275721B1 KR 1019970046186 A KR1019970046186 A KR 1019970046186A KR 19970046186 A KR19970046186 A KR 19970046186A KR 100275721 B1 KR100275721 B1 KR 100275721B1
Authority
KR
South Korea
Prior art keywords
buffer
input
signal
inverting
inversion
Prior art date
Application number
KR1019970046186A
Other languages
English (en)
Other versions
KR19990024820A (ko
Inventor
윤재윤
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970046186A priority Critical patent/KR100275721B1/ko
Priority to TW087105447A priority patent/TW432681B/zh
Priority to JP12920298A priority patent/JP3632819B2/ja
Priority to US09/149,357 priority patent/US6097216A/en
Publication of KR19990024820A publication Critical patent/KR19990024820A/ko
Application granted granted Critical
Publication of KR100275721B1 publication Critical patent/KR100275721B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

VDD 노이즈 및 VSS 노이즈의 영향이 적은 입력버퍼가 개시된다. 상기 입력버퍼는, TTL 반전버퍼와, 제1반전드라이버, 및 전류공급기를 구비하는 것을 특징으로 한다. 상기 TTL 반전버퍼는 외부에서 인가되는 TTL 레벨의 입력신호를 받아 이를 반전시키고 버퍼링한다. 상기 제1반전드라이버는 상기 TTL 반전버퍼의 출력신호를 반전시키고 버퍼링한다. 특히 상기 전류공급기는 상기 입력신호 및 상기 제1반전드라이버의 출력신호에 응답하여 상기 TTL 반전버퍼의 출력단에 전류를 공급한다.

Description

반도체장치의 입력버퍼{Input buffer of semiconductor device}
본 발명은 반도체장치에 관한 것으로, 특히 반도체장치의 입력버퍼에 관한 것이다.
입력버퍼는 반도체장치의 외부에서 인가되는 신호를 칩 내부에서 사용되는 내부신호로 변환시키는 역할을 한다. 특히 CMOS(Complementary Metal Oxide Semiconductor) 장치에서 주로 사용되는 TTL(Transistor Transistor Logic) 입력버퍼는 외부에서 인가되는 TTL 레벨의 입력신호를 입력으로 하여 칩 내부에서 사용되는 CMOS 레벨의 내부신호로 변환시켜주는 회로이다. 따라서 반도체장치는 상기 CMOS 레벨로 변환된 내부신호에 의해 동작되므로 상기 입력버퍼의 출력신호인 내부신호는 안정적인 전압레벨을 유지하여야 한다.
도 1은 반도체장치에 사용되는 종래의 일반적인 TTL 입력버퍼의 회로도이다.
도 1을 참조하면, 상기 종래의 TTL 입력버퍼는, TTL 레벨의 입력신호(INPUT)을 받아 반전시키고 버퍼링하는 TTL 반전버퍼(11), 및 상기 TTL 반전버퍼(11)의 출력신호를 다시 반전시키고 버퍼링하는 제1반전드라이버(13)를 구비한다. 또한 상기 입력버퍼는, 통상적으로 큰 부하를 갖는 출력라인을 구동하기 위해 상기 제1반전드라이버(13)의 출력신호를 다시 반전시키고 버퍼링하여 내부신호(OUTPUT)을 발생하는 제2반전드라이버(15)를 더 구비한다.
상기 TTL 반전버퍼(11) 및 제1반전드라이버(13)은 필요에 따라 여러 가지 논리회로들로 구성될 수 있으며, 여기에서는 인버터형이 도시되어 있다. 참조부호 P11,P12는 피모스 트랜지스터를 나타내고 N11,N12,N13는 엔모스 트랜지스터를 나타낸다.
상술하였듯이 반도체장치는 상기 입력버퍼에 의해 CMOS 레벨로 변환된 상기 내부신호(OUTPUT)에 의해 동작되므로, 상기 입력버퍼는 외부에서 인가되는 상기 TTL 레벨의 입력신호(INPUT)를 받아 안정적인 CMOS 레벨을 유지하는 내부신호(OUTPUT)을 발생시켜야 한다. 특히 DRAM에서는 상기 입력버퍼가 TTL 레벨의 칩 인에이블 신호를 받아 DRAM을 활성화시키는 내부신호를 발생시킨다. 즉 상기 TTL 레벨의 칩 인에이블 신호가 논리"하이"로부터 논리"로우"로 천이함으로써 상기 내부신호(OUTPUT)가 논리"로우"에서 논리"하이"로 천이할 때, DRAM이 활성화된다. 따라서 DRAM에서는 안정적인 레벨을 유지하는 내부신호(OUTPUT)를 발생시키는 것이 더욱 중요하다. 그런데 도 2에 도시된 타이밍도에서 볼 수 있듯이, 상기 종래의 입 력버퍼에서는 반도체장치 내부에서 발생되는 노이즈(Noise), 예컨데 DRAM인 경우 비트라인 센싱 노이즈 및 데이터 출력 노이즈등의 전원공급전압(VDD) 노이즈 및 접지전압(VSS) 노이즈에 의해 상기 내부신호(OUTPUT)가 왜곡(Distortion)될 수 있다. 이에 따라 반도체장치가 비정상적으로 동작될 수 있다.
따라서 본 발명의 목적은, VDD 노이즈 및 VSS 노이즈의 영향이 적은 입력버퍼를 제공하는 데 있다.
도 1은 종래의 일반적인 TTL 입력버퍼의 회로도
도 2는 VDD 노이즈 및 VSS 노이즈 발생시 도 1에 도시된 종래의 입력버퍼의 동작 타이밍도
도 3은 본 발명의 실시예에 따른 입력버퍼의 회로도
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 입력버퍼는, TTL 레벨의 입력신호를 받아 CMOS 레벨로 레벨변환된 내부신호를 발생하는 입력버퍼에 있어서, 상기 TTL 레벨의 입력신호를 반전시키고 버퍼링하는 TTL 반전버퍼와, 상기 TTL 반전버퍼의 출력신호를 반전시키고 버퍼링하는 제1반전드라이버, 및 상기 입력신호 및 상기 제1반전드라이버의 출력신호에 응답하여 상기 TTL 반전버퍼의 출력단에 전류를 공급하는 전류공급기를 구비하는 것을 특징으로 한다.
또한 상기 본 발명에 따른 입력버퍼는, 큰 부하를 갖는 출력라인을 구동하기 위해 상기 제1반전드라이버의 출력신호를 다시 반전시키고 버퍼링하여 상기 내부신호를 발생하는 제2반전드라이버를 더 구비한다.
상기 전류공급기는, 소오스에 전원공급전압이 인가되고 게이트에 상기 제1반전드라이버의 출력신호가 인가되는 제1피모스 트랜지스터와, 소오스에 상기 제1피모스 트랜지스터의 드레인이 접속되고 게이트에 상기 입력신호가 인가되며 드레인 에 상기 TTL 반전버퍼의 출력단이 접속되는 제2피모스 트랜지스터를 포함하여 구성된다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 입력버퍼의 회로도이다.
도 3을 참조하면, 상기 본 발명의 실시예에 따른 입력버퍼는, TTL 반전버퍼(21)과, 제1반전드라이버(23)과, 제2반전드라이버(25), 및 전류공급기(27)을 구비한다.
상기 TTL 반전버퍼(21)은 반도체장치 외부에서 패드에 인가되는 TTL 레벨의 입력신호(INPUT)을 받아 이를 반전시키고 버퍼링한다. 상기 제1반전드라이버(23)은 상기 TTL 반전버퍼(21)의 출력신호를 반전시키고 버퍼링한다. 또한 상기 제2반전드라이버(25)는 통상적으로 큰 부하를 갖는 출력라인을 구동하기 위해 상기 제1반전드라이버(23)의 출력신호를 다시 반전시키고 버퍼링하여 내부신호(OUTPUT)을 발생한다. 상기 전류공급기(27)은 상기 입력신호(INPUT) 및 상기 제1반전드라이버(23)의 출력신호에 응답하여 상기 TTL 반전버퍼(21)의 출력단(X)에 전류를 공급한다.
상기 TTL 반전버퍼(21) 및 제1반전드라이버(23)은 필요에 따라 여러 가지 논리회로들로 구성될 수 있으며, 여기에서는 예로서 인버터형이 도시되어 있다.
여기에서 상기 TTL 반전버퍼(21)은, 소오스에 전원공급전압(VDD)가 인가되고 게이트에 상기 입력신호(INPUT)가 인가되며 드레인에 상기 출력단(X)가 접속되는 피모스 트랜지스터(P21)과, 드레인에 상기 출력단(X)가 접속되고 게이트에 상기 입 력신호(INPUT)가 인가되는 제1엔모스 트랜지스터(N21), 및 드레인에 상기 제1엔모스 트랜지스터(N21)의 소오스가 접속되고 게이트에 상기 입력신호(INPUT)가 인가되며 소오스에 접지전압(VSS)가 인가되는 제2엔모스 트랜지스터(N22)를 포함하여 구성된다. 또한 상기 제1반전드라이버(23)은, 소오스에 전원공급전압(VDD)가 인가되고 게이트에 상기 TTL 반전버퍼(21)의 출력신호가 인가되는 피모스 트랜지스터(P22), 및 드레인에 상기 피모스 트랜지스터(P22)의 드레인 및 출력단이 접속되고 게이트에 상기 TTL 반전버퍼(21)의 출력신호가 인가되며 소오스에 접지전압(VSS)가 인가되는 엔모스 트랜지스터(N23)을 포함하여 구성된다.
본 발명의 특징인 상기 전류공급기(27)은, 소오스에 전원공급전압(VDD)가 인가되고 게이트에 상기 제1반전드라이버(23)의 출력신호가 인가되는 제1피모스 트랜지스터(P23)과, 소오스에 상기 제1피모스 트랜지스터(P23)의 드레인이 접속되고 게이트에 상기 입력신호(INPUT)가 인가되며 드레인에 상기 TTL 반전버퍼(21)의 출력단(X)가 접속되는 제2피모스 트랜지스터(P24)를 포함하여 구성된다. 상기 전류공급기(27)도 필요에 따라 다른 형태로 구성될 수 있다.
또한, 반전버퍼는 TTL반전 버퍼(21)와 전류공급기(27)를 포함하는 회로이다. 상기 반전버퍼는, 소오스에 전원공급전압(VDD)이 인가되고, 게이트에 상기 입력신호가 인가되며 드레인에 출력단(X)이 접속되는 제1피모스 트랜지스터(P21)와, 소오스에 전원공급전압이 인가되고 게이트에 상기 제1반전드라이버(23)의 출력신호가 인가되는 제2피모스 트랜지스터(P23)와 소오스에 상기 제2피모스 트랜지스터(P23)의 드레인이 접속되고 게이트에 상기 입력신호가 인가되며 드레인에 상기 출력단(X)이 접속되는 제3피모스 트랜지스터(P24)와, 드레인에 상기 출력단(X)이 접속되고 게이트에 상기 입력신호가 인가되는 제1엔모스 트랜지스터(N21), 및 드레인에 상기 제1엔모스 트랜지스터(N21)의 소오스가 접속되고 게이트에 상기 입력신호가 인가되며 소오스에 접지전압(VSS)이 인가되는 제2엔모스 트랜지스터(N22)를 구비한다.
이하 도 3에 도시된 본 발명에 따른 입력버퍼의 동작을 간단히 설명하겠다. 상기 입력신호(INPUT)가 논리"로우"일 때 상기 전원공급전압(VDD)와 상기 TTL 반전버퍼(21)의 출력단(X) 사이에는 2개의 전류패쓰가 존재한다. 즉 상기 입력신호(INPUT)에 의해 제어되는 상기 TTL 반전버퍼의 피모스 트랜지스터(P21)을 통한 제1전류패쓰와, 상기 제1반전드라이버(23)의 출력신호 및 상기 입력신호(INPUT)에 의해 각각 제어되는 상기 전류공급기(27)의 피모스 트랜지스터들(P23,P24)를 통한 제2전류패쓰가, 상기 전원공급전압(VDD)와 상기 TTL 반전버퍼(21)의 출력단(X) 사이에 병렬로 존재한다.
따라서 상기 입력신호(INPUT)가 논리"로우"일 때는, 상기 전류공급기(27)의 피모스 트랜지스터들(P23,P24)를 통한 제2전류패쓰를 경유하여 상기 출력단(X)에 더 많은 전류가 공급됨으로써 상기 출력단(X)가 더 강하게 논리"하이"로 잡히게 된다. 이에 따라 반도체장치 내부에서 전원공급전압(VDD) 노이즈 및 접지전압(VSS) 노이즈가 발생되더라도 상기 입력버퍼의 출력신호인 상기 내부신호(OUTPUT)는 VDD 노이즈 및 VSS 노이즈의 영향을 적게 받게 된다.
이상과 같이, 본 발명을 일 실시 예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
따라서 상술한 본 발명에 따른 입력버퍼는 VDD 노이즈 및 VSS 노이즈의 영향을 적게 받으므로, 상기 입력버퍼가 반도체장치에 사용될 경우 반도체장치를 안정적으로 동작시킬 수 있는 장점이 있다.

Claims (7)

  1. TTL 레벨의 입력신호를 받아 CMOS 레벨로 레벨변환된 내부신호를 발생하는 입력버퍼에 있어서,
    상기 TTL 레벨의 입력신호를 반전시키고 버퍼링하는 TTL 반전버퍼;
    상기 TTL 반전버퍼의 출력신호를 반전시키고 버퍼링하는 제1반전드라이버; 및
    상기 입력신호 및 상기 제1반전드라이버의 출력신호에 응답하여 상기 TTL 반전버퍼의 출력단에 전류를 공급하는 전류공급기를 구비하는 것을 특징으로 하는 반도체장치의 입력버퍼.
  2. 제1항에 있어서, 상기 제1반전드라이버의 출력신호를 반전시키고 버퍼링하여 상기 내부신호를 발생하는 제2반전드라이버를 더 구비하는 것을 특징으로 하는 반도체장치의 입력버퍼.
  3. 제1항에 있어서, 상기 TTL 반전버퍼는, 소오스에 전원공급전압이 인가되고 게이트에 상기 입력신호가 인가되며 드레인에 상기 출력단이 접속되는 피모스 트랜지스터와, 드레인에 상기 출력단이 접속되고 게이트에 상기 입력신호가 인가되는 제1엔모스 트랜지스터, 및 드레인에 상기 제1엔모스 트랜지스터의 소오스가 접속되고 게이트에 상기 입력신호가 인가되며 소오스에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체장치의 입력버퍼.
  4. 제1항에 있어서, 상기 전류공급기는, 소오스에 전원공급전압이 인가되고 게이트에 상기 제1반전드라이버의 출력신호가 인가되는 제1피모스 트랜지스터와, 소오스에 상기 제1피모스 트랜지스터의 드레인이 접속되고 게이트에 상기 입력신호가 인가되며 드레인에 상기 출력단이 접속되는 제2피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체장치의 입력버퍼.
  5. 입력신호를 받아 반전시키고 버퍼링하는 반전버퍼;
    상기 반전버퍼의 출력신호를 반전시키는 제1반전드라이버를 구비하고,
    상기 반전버퍼에는, 상기 입력신호에 의해 제어되는 제1전류패쓰와, 상기 제1반전드라이버의 출력신호 및 상기 입력신호에 의해 제어되는 제2전류패쓰가 전원공급전압과 상기 반전버퍼의 출력단 사이에 병렬로 연결되어 있는 것을 특징으로 하는 반도체장치의 입력버퍼.
  6. 제5항에 있어서, 상기 제1반전드라이버의 출력신호를 반전시키고 버퍼링하여 내부신호를 발생하는 제 2반전드라이버를 더 구비하는 것을 특징으로 하는 반도체장치의 입력버퍼.
  7. 제5항에 있어서, 상기 반전버퍼는, 소오스에 전원공급전압이 인가되고 게이트에 상기 입력신호가 인가되며 드레인에 상기 출력단이 접속되는 제1피모스 트랜지스터와, 소오스에 전원공급전압이 인가되고 게이트에 상기 제1반전기의 출력신호가 인가되는 제2피모스 트랜지스터와, 소오스에 상기 제2피모스 트랜지스터의 드레인이 접속되고 게이트에 상기 입력신호가 인가되며 드레인에 상기 출력단이 접속되는 제3피모스 트랜지스터와, 드레인에 상기 출력단이 접속되고 게이트에 상기 입력신호가 인가되는 제1엔모스 트랜지스터, 및 드레인에 상기 제1엔모스 트랜지스터의 소오스가 접속되고 게이트에 상기 입력신호가 인가되며 소오스에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체장치의 입력버퍼.
KR1019970046186A 1997-09-08 1997-09-08 반도체장치의 입력버퍼 KR100275721B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019970046186A KR100275721B1 (ko) 1997-09-08 1997-09-08 반도체장치의 입력버퍼
TW087105447A TW432681B (en) 1997-09-08 1998-04-10 Input buffer of semiconductor device
JP12920298A JP3632819B2 (ja) 1997-09-08 1998-05-12 半導体装置の入力バッファ
US09/149,357 US6097216A (en) 1997-09-08 1998-09-08 Integrated buffer circuits having improved noise immunity and TTL-to-CMOS signal conversion capability

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970046186A KR100275721B1 (ko) 1997-09-08 1997-09-08 반도체장치의 입력버퍼

Publications (2)

Publication Number Publication Date
KR19990024820A KR19990024820A (ko) 1999-04-06
KR100275721B1 true KR100275721B1 (ko) 2000-12-15

Family

ID=19520989

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970046186A KR100275721B1 (ko) 1997-09-08 1997-09-08 반도체장치의 입력버퍼

Country Status (4)

Country Link
US (1) US6097216A (ko)
JP (1) JP3632819B2 (ko)
KR (1) KR100275721B1 (ko)
TW (1) TW432681B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100468758B1 (ko) * 2002-08-07 2005-01-29 삼성전자주식회사 고속 신호전송을 위한 신호버퍼 및 이를 구비하는신호라인 구동회로
JP4804926B2 (ja) * 2006-01-12 2011-11-02 富士通セミコンダクター株式会社 半導体集積回路
US7830176B2 (en) * 2006-07-27 2010-11-09 Arm Limited Controlling signal levels on a signal line within an integrated circuit
CN100561869C (zh) * 2007-05-23 2009-11-18 中芯国际集成电路制造(上海)有限公司 电平转换电路
US7868666B2 (en) * 2009-04-08 2011-01-11 Fairchild Semiconductor Corporation Low-quiescent-current buffer
US11750201B2 (en) 2019-09-06 2023-09-05 SK Hynix Inc. Delay line, a delay locked loop circuit and a semiconductor apparatus using the delay line and the delay locked loop circuit
US11206026B2 (en) 2019-09-06 2021-12-21 SK Hynix Inc. Delay line, a delay locked loop circuit and a semiconductor apparatus using the delay line and the delay locked loop circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612461A (en) * 1984-02-09 1986-09-16 Motorola, Inc. High speed input buffer having substrate biasing to increase the transistor threshold voltage for level shifting
US5223751A (en) * 1991-10-29 1993-06-29 Vlsi Technology, Inc. Logic level shifter for 3 volt cmos to 5 volt cmos or ttl
US5304867A (en) * 1991-12-12 1994-04-19 At&T Bell Laboratories CMOS input buffer with high speed and low power
US5892372A (en) * 1997-01-27 1999-04-06 International Business Machines Corporation Creating inversions in ripple domino logic

Also Published As

Publication number Publication date
JP3632819B2 (ja) 2005-03-23
JPH1198002A (ja) 1999-04-09
KR19990024820A (ko) 1999-04-06
US6097216A (en) 2000-08-01
TW432681B (en) 2001-05-01

Similar Documents

Publication Publication Date Title
US5444408A (en) Active pull-up voltage spike reducer
EP0639000B1 (en) Flip-flop type amplifier circuit
US7230469B2 (en) Multi-level/single ended input level shifter circuit
KR100919655B1 (ko) 입출력 회로
KR100625750B1 (ko) 반도체 장치의 개선된 입력 버퍼 회로
KR100275721B1 (ko) 반도체장치의 입력버퍼
US6972601B2 (en) Sense amplifier having synchronous reset or asynchronous reset capability
US6084430A (en) Input buffer for a mixed voltage environment
JPH04229492A (ja) 入力緩衝回路を含む集積回路
US6191636B1 (en) Input buffer/level shifter
US6426658B1 (en) Buffers with reduced voltage input/output signals
JP3757060B2 (ja) 半導体装置のデュアル伝送回路及びデュアル入力方法
KR100333696B1 (ko) 스탠바이전류감소를위한입력버퍼
US11695395B2 (en) Level shifter
KR100298436B1 (ko) 데이터출력버퍼
KR960043519A (ko) 잡음을 억제시키는 출력 버퍼
KR100206406B1 (ko) 반도체 메모리 장치의 입력 버퍼
KR100244461B1 (ko) 출력 버퍼 회로
KR100317325B1 (ko) 출력 구동회로
KR100280444B1 (ko) 데이터출력버퍼
KR19990076162A (ko) 입력 버퍼 회로
KR100446284B1 (ko) 누설전류를 방지할 수 있는 양방향 입출력버퍼
KR0147469B1 (ko) 출력 노이즈 감소회로
KR950004742A (ko) 전압레벨 비교회로와 그를 포함하는 데이타 출력 버퍼 및 고전압 발생회로
KR20020096472A (ko) 어드레스 입력 버퍼 및 이를 이용한 데이타 입력 버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee