KR950004742A - 전압레벨 비교회로와 그를 포함하는 데이타 출력 버퍼 및 고전압 발생회로 - Google Patents

전압레벨 비교회로와 그를 포함하는 데이타 출력 버퍼 및 고전압 발생회로 Download PDF

Info

Publication number
KR950004742A
KR950004742A KR1019930014275A KR930014275A KR950004742A KR 950004742 A KR950004742 A KR 950004742A KR 1019930014275 A KR1019930014275 A KR 1019930014275A KR 930014275 A KR930014275 A KR 930014275A KR 950004742 A KR950004742 A KR 950004742A
Authority
KR
South Korea
Prior art keywords
voltage
voltage level
power supply
high voltage
gate
Prior art date
Application number
KR1019930014275A
Other languages
English (en)
Other versions
KR960000899B1 (ko
Inventor
이재진
송호준
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019930014275A priority Critical patent/KR960000899B1/ko
Publication of KR950004742A publication Critical patent/KR950004742A/ko
Application granted granted Critical
Publication of KR960000899B1 publication Critical patent/KR960000899B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 반도체 소자의 설계 기술에 관한 것으로, 특히 두 노드의 전압레벨을 서로 비교하여 더 높은 전압레벨을 출력단으로 전달하는 두개의 PMOS 트랜지스터로 구성된 전압레벨 비교회로와, 데이타 출력단의 전압레벨이 전원전압보다 높아지는 경우에 발생하는 누설전류(Leakage Current)를 차단하기 위하여, 상기의 전압레벨 비교회로를 데이타 출력 버퍼 내부에 포함시켜 전압레벨 비교회로의 출력이 데이타 출력버퍼 드라이버단의 N-웰(N-Well)에 인가되도록 구현한 CMOS(Complementary Metal Oxide Semiconductor)형 데이타 출력 버퍼(Date Output Buffer)와, 상기 전압레벨 비교회로와 게이트가 고전압출력단에 의해 제어되는 PMOS 트랜지스터를 포함시켜 고전압 출력단의 프리챠지 전압이 전원전압레벨을 유지할 수 있도록 구현한 고전압 발생회로에 관한 기술이다.

Description

전압레벨 비교회로와 그를 포함하는 데이타 출력 버퍼 및 고전압 발생회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 전압레벨 비교회로, 제3도는 본 발명에 의한 데이타 출력 버퍼의 제1실시예를 도시한 회로도.

Claims (8)

  1. 두 노드의 전압레벨을 비교하여 전압레벨이 높은 전압을 출력하는 전압레벨 비교회로에 있어서, 드레인과 벌크가 출력노드에 접속되고 게이트가 제2전압에 접속되며, 소오스는 제1전압에 접속된 PMOS 트랜지스터 MP21과, 드레인은 제2전압에 접속되며 게이트는 제1전압에 접속되고, 소오스와 벌크가 연결되어 출력노드에 접속되어 있는 PMOS 트랜지스터 MP22로 구성되는 것을 특징으로 하는 전압레벨 비교회로.
  2. 반도체 소자의 데이타를 출력하는 데이타 출력 버퍼에 있어서, CMOS형 출력 드라이버단의 풀-업(Pull-Up) 트랜지스터에서 발생하는 누설전류(Leakage Current)를 차단하기 위하여, 전원전압과 데이타출력단 DOUT의 전압레벨을 비교하여 높은 전압레벨을 출력하는 전압레벨 비교회로와, 벌크 바이어스 (Bulk Bias)로 상기 전압레벨 비교회로의 출력이 사용되며, 드레인이 데이타 출력단 DOUT에 접속되고 게이트가 입력신호 PU에 의해 제어되며, 소오스가 전원전압에 접속된 PMOS형 풀-업 트랜지스터와, 드레인이 데이타 출력단 DOUT에 접속되고 게이트가 입력신호 PD에 의해 제어되며, 소오스가 접지전압에 접속된 NMOS형 풀-다운 트랜지스터로 구성되는 것을 특징으로 하는 데이타 출력 버퍼.
  3. 제2항에 있어서, 상기 전압레벨 비교회로는 드레인과 벌크가 데이타 출력 버퍼의 풀-업 트랜지스터의 N-웰로 인가되는 출력노드에 접속되고 게이트가 데이타 출력단 DOUT에 접속되며, 소오스는 전원전압에 접속된 제1PMOS 트랜지스터와, 드레인은 데이타 출력단 DOUT에 접속되며 게이트는 전원전압에 접속되고, 소오스와 벌크가 연결되어 출력노드에 접속되어 있는 제2PMOS 트랜지스터로 구성되는 것을 특징으로 하는 데이타 출력 버퍼.
  4. 전원전압보다 전압레벨이 높은 고전압이 풀-업 트랜지스터의 게이트로 인가되는 반도체 소자의 데이타 출력 버퍼에 있어서, CMOS형 출력 드라이버단의 풀-업 트랜지스터에서 발생하는 누설전류를 차단하기 위하여, 입력신호 PUIN을 입력으로 하여 고전압을 출력하는 고전압 전달회로와, 전원전압과 고전압의 전압레벨을 비교하여 높은 전압레벨을 출력하는 전압레벨 비교회로와 벌크 바이어스로 상기 전압레벨 비교회로의 출력이 사용되며, 드레인이 데이타 출력단 DOUT에 접속되고 게이트가 상기 고전압 전달회로의 출력에 의해 제어되며, 소오스가 전원전압에 접속된 PMOS형 풀-업 트랜지스터와, 드레인이 데이타 출력단 DOUT에 접속되고 게이트가 입력신호 PD에 의해 제어되며, 소오스가 접지전압에 접속된 NMOS형 풀-다운 트랜지스터로 구성되는 것을 특징으로 하는 데이타 출력 버퍼.
  5. 제4항에 있어서, 상기의 전압레벨 비교회로는, 드레인과 벌크가 데이타 출력 버퍼의 풀-업 트랜지스터의 N-웰로 인가되는 출력노드에 접속되고 게이트가 전원전압에 접속되며, 소오스는 고전압에 접속된 제3PMOS 트랜지스터와, 드레인은 전원전압에 접속되며 게이트는 고전압에 접속되고, 소오스와 벌크가 연결되어 출력노드에 접속되어 있는 제4PMOS 트랜지스터로 구성되는 것을 특징으로 하는 데이타 출력 버퍼.
  6. 제4항에 있어서, 반도체 소자가 동작하는 초기에 고전압이 전원전압보다 전압레벨이 낮을 경우, 상기 풀-업 트랜지스터의 게이트를 전원전압으로 프리챠지하기 위하여, 드레인이 풀-업 트랜지스터의 게이트에 접속되며, 게이트로 고전압이 인가되고 소오스가 전원전압에 접속되며, 벌크 바이어스로 전압레벨 비교회로의 출력이 인가되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 데이타 출력 버퍼.
  7. 전원전압보다 전압레벨이 높은 고전압을 출력하는 고전압 발생회로에 있어서, 반도체 소자가 동작하는 초기에 고전압 출력단의 전압레벨이 전원전압보다 낮을 경우에 고전압 출력단을 전원전압레벨까지 단시간에 끌어 올리기 위하여, 전원전압과 고전압의 전압레벨을 비교하여 높은 전압레벨을 출력하는 전압레벨 비교회로와, 벌크 바이어스로 상기 전압레벨 비교회로의 출력이 사용되며, 드레인이 고전압 출력단에 접속되고 게이트가 상기 고전압 출력단의 출력에 의해 제어되며, 소오스가 전원전압에 접속된 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 고전압 발생회로.
  8. 제7항에 있어서, 상기의 전압레벨 비교회로는 드레인과 벌크가 데이타 출력버퍼의 풀-업 트랜지스터의 N-웰로 인가되는 출력노드에 접속되고 게이트가 전원전압에 접속되며, 소오스는 고전압에 접속된 제3PMOS 트랜지스터와, 드레인은 전원전압에 접속되며 게이트는 고전압에 접속되고, 소오스와 벌크가 연결되어 출력노드에 접속되어 있는 제4PMOS 트랜지스터로 구성되는 것을 특징으로 하는 고전압 발생회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930014275A 1993-07-27 1993-07-27 고전압 선택회로 및 그를 포함하는 데이타 출력버퍼 KR960000899B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930014275A KR960000899B1 (ko) 1993-07-27 1993-07-27 고전압 선택회로 및 그를 포함하는 데이타 출력버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930014275A KR960000899B1 (ko) 1993-07-27 1993-07-27 고전압 선택회로 및 그를 포함하는 데이타 출력버퍼

Publications (2)

Publication Number Publication Date
KR950004742A true KR950004742A (ko) 1995-02-18
KR960000899B1 KR960000899B1 (ko) 1996-01-13

Family

ID=19360105

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930014275A KR960000899B1 (ko) 1993-07-27 1993-07-27 고전압 선택회로 및 그를 포함하는 데이타 출력버퍼

Country Status (1)

Country Link
KR (1) KR960000899B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101286241B1 (ko) * 2007-11-26 2013-07-15 삼성전자주식회사 최대 전압 선택회로

Also Published As

Publication number Publication date
KR960000899B1 (ko) 1996-01-13

Similar Documents

Publication Publication Date Title
KR940006965B1 (ko) 출력회로
US8330515B2 (en) Inverting zipper repeater circuit
US7772883B2 (en) Level shifter
EP0908005A1 (en) Differential amplifier
KR960027337A (ko) 출력신호레벨이 개선된 정논리회로
KR100211758B1 (ko) 멀티 파워를 사용하는 데이터 출력버퍼
US10181854B1 (en) Low power input buffer using flipped gate MOS
KR950014550B1 (ko) 반도체집적회로
KR940017201A (ko) 데이타 출력 버퍼
KR100416625B1 (ko) 기준전압 변동을 감소시키는 차동 타입의 입출력 버퍼
US20050057279A1 (en) Input buffer of differential amplification type in semiconductor device
US6753707B2 (en) Delay circuit and semiconductor device using the same
KR940025178A (ko) 데이터 출력회로
KR890007503A (ko) 반도체집적회로
KR950004742A (ko) 전압레벨 비교회로와 그를 포함하는 데이타 출력 버퍼 및 고전압 발생회로
US5495182A (en) Fast-fully restoring polarity control circuit
US7155474B2 (en) Current-mode multi-valued full adder in semiconductor device
JPH05122049A (ja) 出力バツフア回路
KR101900391B1 (ko) Sr 래치를 이용한 셀프 리셋 레벨 시프터
KR940003399B1 (ko) 저잡음 데이타 출력 버퍼
KR950012703A (ko) 반도체 메모리 장치의 데이타 입력 버퍼
KR0150227B1 (ko) 입력 회로
JPH0555905A (ja) Ｃｍｏｓ論理ゲート
KR0147469B1 (ko) 출력 노이즈 감소회로
JP3057739B2 (ja) 半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19930727

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19930727

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19950831

Patent event code: PE09021S01D

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19951221

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19960408

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19960417

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19960417

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19981230

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19991229

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20001219

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20011214

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20021223

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20031219

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20041220

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20051219

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20061211

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20080102

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20090102

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20091222

Start annual number: 15

End annual number: 15

FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 16

PR1001 Payment of annual fee

Payment date: 20101224

Start annual number: 16

End annual number: 16

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee